TWI376782B - Three-dimensional semiconductor structure and method of fabricating the same - Google Patents

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TWI376782B TW098111894A TW98111894A TWI376782B TW I376782 B TWI376782 B TW I376782B TW 098111894 A TW098111894 A TW 098111894A TW 98111894 A TW98111894 A TW 98111894A TW I376782 B TWI376782 B TW I376782B
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Description

1376782 I β
TW4868PA 六、發明說明： 【發明所屬之技術領域】 本發明是有關於-種3D半導體結構及其製造方法， 且特別是有關於一種3D電阻式非揮發性記憶體㈣命 random-access memory，RRAM)之半導體結構及其製造方 法。 【先前技術】
許多現代電子元件係靠積體電路控制其各項功能，如 具有許多優點的記憶體元件可經由積體電路輕易地進行 儲存（寫入）資料和讀取資料等動作。目前半導體產業已經 研發出許多不同資料存取型態的記憶體元件，一般是根據 記憶體το件的存取速度和資料保存特性（data retenti〇n characteristic)作分類。 記憶體元件主要分為兩大類：隨機存取記憶體 RAM(Random Access Memory)和唯讀記憶體 R〇M(Read
Only Memory)。許多RAM和ROM的各種改良和研發已經 使RAM和ROM的性能表現更上層樓。隨機存取記憶體 RAM和唯讀記憶體ROM有其各自的優缺點。一般而言， RAM(即揮發性記憶體）具有較快的資料傳輸速度和有效率 的寫入架構(efficient writing architectures)，但是需要連續 供電才能保存資料。而ROM則是即使電源中斷，記憶體 儲存的資料並不會消失，重新供電後就能夠讀取内存資 料’但是在存取速度、寫入次數和寫入方式等方面較為受 限。ROM主要包括：快閃記憶體（Flash memory)、可抹除 1376782
TW4868PA 可編程唯讀記憶體（Erasable Programmable Read Only Memory，EPROM)、一次編程唯讀記憶體（One Time
Programmable Read Only Memory，OTPROM)、電子式可 抹除可編程唯讀記憶體(Electrically Erasable Programmable Read Only Memory，EEPROM)和可程式唯 讀記憶體（Programmable Read Only Memory，PROM)。RAM 主要包括：靜態隨機存取記憶體（static RAM，SRAM)和動 態隨機存取記憶體（dynamic RAM，DRAM)。 靜態隨機存取記憶體（SRAM)具有非常快速的存取速 度’且在持續供電的狀況下資料可以一直保存。然而，它 的揮發性（即電源中斷，記憶體儲存的資料也跟著消失）、 大尺寸（增加應用產品的總體積）和必須提供備用電力等種 種條件都限制了 SRAM的應用。動態隨機存取記憶體 (DRAM)具有較小尺寸，但是需要複雜的重新記憶演算法 (refresh algorithm)，也需要持續供電以避免資料消失(揮發 性）。與揮發性的RAM相比，非揮發性的快閃記憶體具有 較慢的程式化速度，且在某些狀況下必需先抹除大量的記 憶體區塊才能重新進行程式化。 電阻式非揮發性記憶體（resistive random-access memory ’ RRAM)是近年來許多相關業者致力研究的一種 新型態非揮發性記憶體。根據不同介電材料的應用，從鈣 鈦礦（perovskites)到過渡金屬氧化物（transition metal oxides)到硫屬化合物（chalcogenides)，目前已有不词形式 的RRAM被揭露。rram擁有非常優異的元件特性，許多 文獻相關資料和數據均指出：RRAM已經接近成為一個通 4 1376782 I »
TW4868PA 用記憶體（a universal memory)。例如：RRAM操作時間極 為快速(轉換時間可達10奈秒以下）’以及具有更簡單和更 小的記憶胞尺寸（如4-8 F2金屬-絕緣體-金屬堆疊）。與快閃 記憶體相比’ RRAM具有更低的操作電壓。與DRAM相 比，RRAM可保存更久的資料（10年）。 另外，記憶體元件中的記憶胞排列（cell array)方式可 區分為平面（two-dimensional，2D)記憶胞排列和立體 (three-dimensiona卜3D)記憶胞排列。因此，2D記憶體元 鲁 件是指記憶體元件中的該些記憶胞在一 X-Y平面上排 列。而3D記憶體元件是指記憶胞不但在平面上排列也在 Z轴上堆疊，以形成一個具有立體記憶胞的記憶體元件。 當每一位元線和字元線的記憶胞數量較為魔大時，使用3D 記憶胞排列方式可形成更有效率的記憶體元件。第1圖係 繪示一種傳統3D記憶體元件之剖面示意圖。如第1圖所 示，傳統的3D記憶體元件1係由兩組記憶胞l〇A和10B 堆疊而成。當然，其他傳統的3D記憶體元件結構可包括 籲 更多組堆疊的記憶胞（如疊上3組、4組、…），並不僅限於 兩組。再者，第1圖中的每一組記憶胞（10A或10B)都具 有兩組記憶胞單元，但實際應用時也可包括更多組的記憶 胞單元以符合高密度記憶胞之元件需求。因此，如第1圖 所示之傳統3D記憶體元件可以在z方向上繼續垂直堆 ' 疊，也可以在X-Y平面上繼續延伸組合。 如第1圖所示，記憶胞10B係以一基底層（base layer)ll支撐，其中基底層11係為一絕緣材質，例如氧化 物、氮化物、二氧化矽或其他絕緣材料。而基底層11可 1376782
TW4868PA 以是形成於-基板上(未使基底層 同 支樓記憶胞^和·。^記憶胞係包 形成於第-導線(如字元綠)12上，且該些插件丄二置 U化層？離。每一插件包括-金屬層13和 係形成於金屬氧化層(如位元線训 導線18係垂直於在X 向上延伸之第二 係藉由第二絕緣層19_H_3D= 時’擁有相同結構的記憶胞1GA㈣ =操作單元。例L式化記憶胞_時，可施加! /Γμ第一導線（如字元線）12和第二導線（如位元線）18 处。，屬氧化層14的電阻會隨著施加電壓的大小而改變， 而根，金屬氧化層14的不同阻值可以定義出記憶胞不同 的邏輯狀態。同理，欲程式化記憶胞1GA時，可施加一電 壓於第導線(如字元線)12,和第二導線(如位元線）18，處。 β —雖然已經發展出許多不同構造的3D記憶體元件，但 疋每5己憶胞都是獨立操作（即單獨施加電壓於各記憶胞 自己的字元線和位元線上）.，因此傳統的3D記憶體元件其 内3的單一 s己憶胞都是各自獨立地進行程式化。無論有多 少各式各樣的3D記憶體元件已被提出或廣泛應用，相關 業者仍希望能製造出一嗰具有更高密度的3D記憶體元 件’使應用電子產品的尺寸得以縮小但仍具有一樣、甚至 更多的功能。 1376782
TW4868PA 【發明内容】 本發明係有關於一種3D(three-dimensional)半導體結 構及其製造方法，特別是以簡單且低成本之方法製造的一 種高密度3D電阻式非揮發性記憶體(RRAM)之半導體結
Lit 傅0 根據本發明之第一方面，提出一種3D半導體結構， 至少包括一第一記憶胞和堆疊於第一記憶胞上方之第二 ^ 記憶胞。第一記憶胞包括一第一導線和一第二導線。第二 記憶胞包括與第一記憶胞之第一導線相對之另一第一導 線和該第二導線。第二導線係形成於第一、第二記憶胞的 ' 兩條第一導線之間。當3D半導體結構進行程式化和抹除 '動作時，第一、第二記憶胞係共用第二導線。再者，第一、 第二記憶胞各具有一二極體(diode)。 根據本發明之第二方面，提出一種3D半導體結構之 製造方法，至少包括形成一第一記憶胞和形成一第二記憶 • 胞於第一記憶胞上方之步驟。形成第一記憶胞的步驟包 括：形成一第一導線；形成一第一金屬層於第一導線上 方；形成一第一金屬氧化層於第一金屬層上；和形成一第 二導線於第一金屬氧化層上。形成第二記憶胞的步驟包 括：形成一第二金屬層於第二導線上；形成一第二金屬氧 化層於第二金屬層上；和形成另一.第一導線於第二金屬氧 化層上，且此第一導線係相對於第一記憶胞之第一導線。 其中，第二導線係形成於第一、第二記憶胞的兩條第一導 線之間，當3D半導體結構進行程式化和抹除動作時，第 1376782
TW4868PA 一、第二記憶胞係共用第二導線；且各形成一二極體（diode) 於第一、第二記憶胞内。 根據本發明之第三方面，提出一種3D半導體結構， 至少包括一第一記憶胞和堆疊於第一記憶胞上方之第二 記憶胞。第一記憶胞包括一第一位元線和一字元線。第二 記憶胞包括一第二位元線和該字元線，且第二位元線係相 對於第一記憶胞之第一位元線。字元線係形成於第一記憶 胞之第一位元線和第二記憶胞之第二位元線之間。其中， 當3D半導體結構進行程式化和抹除動作時，第一記憶胞 之第一位元線和第二記憶胞之第二位元線係共用位於兩 著之間的字元線。 根據本發明之第四方面，提出一種3D半導體結構， 至少包括一第一記憶胞和堆疊於第一記憶胞上方之第二 記憶胞。第一記憶胞包括一第一字元線和一位元線。第二 記憶胞包括一第二字元線和該位元線，其中第二字元線係 相對於第一記憶胞之第一字元線。位元線係形成於第一記 憶胞之第一字元線和第二記憶胞之第二字元線之間，其 中，當3D半導體結構進行程式化和抹除動作時，第一記 憶胞之第一字元線和第二記憶胞之第二字元線係共用位 元線。 為讓本發明之上述内容能更明顯易懂，下文特舉一較 佳實施例，並配合所附圖式，作詳細說明如下： 【實施方式】 本發明係提出一種3D半導體結構，特別是關於一種 !376782
TW4868PA 3D電阻式非揮發性記憶體(rraM)之半導體結構及其製造 方法。本發明之3D半導體結構係由至少兩個記憶胞堆叠 而成’且當3D半導體結構進行程式化和抹除時，第一、 第二記憶胞係共用伍於兩記憶胞之間的同一條導線。根據 本發明可利用簡單且低成本的製造方法，製得一種具高密 度的3U半導體結構。冉者，根據本發明之實施例，可較 佳地於3D半導體結構的每一記憶胞中形成一二極體，以 控制電荷流量與流動方向。 • 以下係提出四種實施例，以詳細說明本發明之3D半 導體結構及其製造方法。其中，第一、第二實施例之 半導體結構的每一記憶胞中係包括一個記憶元素(mem〇ry _ dement)，但兩實施例之3D半導體結構的二極體位置不 同。第二、第四實施例和第一、第二實施例之3D半導體 結構類似，但每一記憶胞中係包括兩個記憶元素(mem〇ry element)。然而，3D半導體結構中在垂直方向上可能是由 多層記憶胞堆4而成，記憶胞堆疊的數目沒有限制，而每 •-記憶胞中也可以包括任何數目的記憶元素，而四個實= 例僅是繪示可應用之3D半導體結構其中幾個不同離樣。 因此，實施例中所提出之結構僅為舉例說明之用，^ 為限縮本發明保護範圍之用。 ^ 另外，其他基本技術，例如形成p型摻 摻雜區域、蝕刻、氧化沈積、金屬氧化等等製程°「比 關技術領域者熟知之技藝，在此不多作警琉 6二目 1。再者，於管 施例中所提出之3D半導體結構可在本發，明之 ^ 域内稱微變更和修飾，本發明之說明書和圖式係二 1376782
TW4868PA 為限制之用。而實施例之圖示僅繪示本發明技術之相關 元件，省略不必要之元件，以清楚顯示本發明之技術特
< 3 D半導體結構中每一記憶胞係包括一個記憶元素> 第一實施例 第2圖係繪示本發明第一實施例之3D半導體結構之 剖面示意圖。如第2圖所示，3D半導體結構2至少由第 一記憶胞20A和第二記憶胞20B堆疊而成，第二記憶胞 20B係堆疊在第一記憶胞20A上方。第一記憶胞20A例如 是以一絕緣材質之基底層（base layer，未顯示）支樓。另外， 基底層也可以是形成於一基板上，使基底層和基板共同支 撐3D半導體結構2。 第一記憶胞20A係包括一第一導線22、一第一摻雜 區域26、一第一金屬層28、一第一金屬氧化層30、和相 對於第一導線22之一第二導線32。第一導線22和第二導 線32例如是P型導線。而第一摻雜區域26，例如是一 N 型摻雜區域，則形成於第一導線22内。第一金屬層28形 成於第一摻雜區域26上，第一金屬氧化層30形成於第— 金屬層28上。而第二導線32則形成於第一金屬氧化居％ 上。其中’第二導線32與第一導線22的表面延伸方向係 相互垂直。再者，P型第一導線22和N型第一摻雜區域' 26可作為第一記憶胞20A的二極體(PN接面），操作第— 記憶胞20A時，·二極體可控制電荷流量與流動方命。 相似的，'堆疊在第一記憶胞20A上方的第二記情胞 1376782
TW4868PA 20B係包括第二導線32、一第二摻雜區域％、一第二金 層38、一第二金屬氧化層40、和第一導線芯。第二捧雜 區域36例如是一 N型摻雜區域係形成於第二導線/上'。 第二金屬層38形成於第二摻雜區域36上，第二金屬氧化 層40形成於第一金屬層38上。第二記憶胞2〇B的第一導 線42則形成於第二金屬氧化層40上。其中，第二呓憶胞 20B的第一導線42和第二導線32的表面延伸方 垂直。再者，P型第二導線32和\型第二掺雜區域刊可 • 作為第二記憶胞20B的二極體(PN接面）；操作第二記憶胞 20B時，二極體可控制電荷流量與流動方向。 ^ 再者，當第一、二記憶胞20A和20B操作時，第一 金屬氧化層30和第二金屬氧化層40係分別為兩記憶胞之 一記憶元素(memory element)，金屬氧化層（即第一、二金 • 屬氧化層30和40)的電阻會隨著施加電壓的大小而改變， 因此第一、二記憶胞20A和20B是屬於電阻式非揮發性記 憶體(RRAM)之類型。而根據金屬氧化層的不同阻值可以 • 定義出記憶胞不同的邏輯狀態。 在結構上’第二導線32係形成於第一記憶胞2〇a的 第一導線22和第二記憶胞的第一導線42之間，如第2圖 所示。欲程式化記憶胞20A時，係施加一電壓於第一導線 (如子元線)22和第二導線（如位元線）32。欲程式化記憶胞 20B時’係施加一電壓於第一導線(如字元線)42和第二導 線(如位元線)32。因此，當3D半導體結構2進行操作時， 第一記憶胞20A和第二記憶胞20B係共用第二導線32。 實際應用時，第一記憶胞20A的第一導線22和第二記憶 Π 1376782
TW4868PA 胞的第一導線42例如是兩字元線，而第二導線32例如是 位元線，s 3D半導體結構2進行操作時，兩字元線共用 t間的位το線。又或者，第一記憶胞2〇A的第一導線 和第二記憶胞的第一導線42例如是兩位元線，而第二導 線32例如是字元線，當3D半導體結構2進行操作時，兩 位元線共用中間的字元線。 雖然，如第2圖所示之3D半導體結構2係由第一、 二記憶胞20A和20B堆疊而成，但實際應用時3D半導體 結構可在Z方向垂直堆疊更多組的記憶胞，在χ_γ平面上 也可繼續組合更多組的記憶胞形成陣列，因而在乙方向和 在X Υ平面上都可提升記憶胞的數目，以達到在實際應用 狀況下需高密度記憶胞的元件要求。因此，應用本發明之 的记憶體元件可能會包括許多個如第2圖所示之3D半導 體結構2的重複單元’且該些單^係排列成犯陣列。 再者，重複單元中，第一導線22和42例如是ρ型字 元線’第i導線32例如是ρ型位元線並且作為第一記憶 胞20A和第二記憶胞2〇b的共同位元線。或者，第一導線 22和42例如是P型位元線，第二導線32例如是字元線並 且作為第一記憶胞20A和第二記憶胞20B的共同字元線。 因此，實際應用本發明時(如將多個3D半導體結構2重複 排^成3D陣列以形成一記憶體元件本發明對於記憶胞 的操作方式、’或是以字元線/位元線作為共同導線並沒有特 別限制。 、以下係說明如第2圖所示之3D半導體結構2的製造 方法。請參照第3A〜3L圖，其繪示依照本發明第一實施 12 1376782
TW4868PA 例之3D半導體結構的製造方法示意圖。 如第3A圖所示，形成一絕緣層如第一氧化層以於 第一導線22上。第_導線22例如是包括p型導電材料， 第-氧化層24可以用任何方式如沈積法形成於第一導線 22上。之後，如第3B圖所示，圖案化第一氧化層％以暴 露出第一導線22的部分表面益形成孔洞以卜其中，第一 氧化層24可利用#刻方式進行圖案化。 接著’如第3C圖所示’摻雜第一導線心形成第一 • 摻雜區域26，例如一 Ν型摻雜區域。其中，可利用離子 佈植將材料#雜於第一導線22。而第一摻雜區域26的位 置係對應於第3Β圖中暴路出的第一導線表面。之後， 將一導體如金屬形成於第一氧化層24上和第一導線22的 的暴露表面處’以填滿孔洞241 ’接著再進行平坦化以形 成如第3D圖所示之第一金屬層28。其中，第一金屬層28 和第一氧化層24的平坦化可透過化學機械研磨（cmp)平 坦技術、或僅運用蝕刻技術、或是藉由CMP再搭配餘刻 • 技術而達成。 然後，如第3Ε圖所示，利用各種習知之形成方法， 例如熱氧化法（Thermal Oxidation)、電漿氧化法(plasma oxidation)等方法’於第一金屬層28上形成一第一金屬氧 化層30 ◊之後，沈積一導電層31於第一金屬氧化層3〇和 第一氧化層24上，如第3F圖所示。其中，第一金屬氧化 層30係包括氧化鎢（tungsten oxide，W0X)、氧化鎳(Nickel Oxide，NiO)、氧化銀(Niobium Oxide，Nb205)、氧化銅 (Copper Oxide，Cu〇2)、氧化组（Tantalum Oxide，Ta205)、 13 1376782
TW4868PA 氧化紹（Aluminum Oxide，Al2〇3)、氧化銘（Cobalt Oxide， CoO)、氧化鐵(Ferric Oxide，Fe2〇3)、氧化铪(Hafnium Oxide，Hf〇2)、二氧化欽(Titanium Dioxide，Ti〇2)、鈦酸 錄（Strontium Titanate，SrTi03)、錯酸錄（Strontium Zirconate ’ SrZr03)、鋇錄鈦（Barium Strontium Titanate， (BaSr)Ti03)、錯鈦（Germanium Titanium，GeTi)、蹄化猛錫 (Tin manganese telluride，SnMnTe)、銻碲（Antimony
Tellurium ’ SbTe)、鈣鈦礦錳氧化物（Pri_xCaxMn〇3)、或其 他類似材料。在某些特殊狀況下，可利用相變化材料取代 上述金屬氧化材料。 接著，圖案化導電層31以形成一第二導線32於第一 金屬氧化層30上方，且第二導線32的寬度實質上與第一 金屬氧化層30的寬度相等，如第3G圖所示。其中，可身 用姓刻方法以案化導電層3卜第二導線3 了P型導電材料。 也包右 如第3H圖所示，將 然後 第 第-導線氧化層34沈積於 第-導線32上並覆蓋第二導線32。接著， 化層34，以暴露出第— ”第一孝 34卜如第31_ 導線32之^表面和形成孔洞 層34進行圖案化所不。其中’可利驗刻技術對第二^ 摻雜區域36不’摻雜第二導線32以形成第」 植技術將材料摻雜里推雜區域其中’可利用離子佈 位置係對應於第'3㈣一導線32。而第二摻雜區域36 & ^ 昂31圖中暴露出的第二導線32类= 將一導體如金屬沈積於第二氧化層34上表面。之後 乐〜導線32 έ 1376782 • »
TW4868PA 的暴露表面處’以填滿孔洞341，接著再進行平坦化以形 成如第3K圖所示之第二金屬層38。其中，第二金屬層％ 和第一氧化層34的平坦化可透過化學機械研磨（cmp)平 坦技術、或僅運用银刻技術、或是藉由CMP再搭配触刻 技術而達成。 然後’如第3L圖所示’利甭各種習知之形成方法， 例如熱氧化或電漿氧化等方法，於第二金屬層38上形成 一第二金屬氧化層40。且第二氧化層34和第二金屬氧化 • 層40的上表面係齊平。之後，沈積另一第一導電層42於 第一金屬氧化層40和第二氧化層34上方，如第3L圖所 示。其中，第二金屬氧化層40可包括氧化鎢(w〇x)、氧化 錄（NiO)、氧化銳(灿2〇5)、氧化銅（Cu02)、氧化组(Ta2〇5)、 氧化鋁（AbO3)、氧化鈷（c〇〇)、氧化鐵(Fe2〇3)、氧化姶 (Hf〇2)、一氧化鈦(Ti〇2)、鈦酸錄（SrTi03)、錯酸錄 (SrZr03)、鋇錄鈦（(BaSr)Ti03)、鍺鈦（〇eTi) ' 碲化猛錫 (SnMnTe)、銻碲(SbTe)、鈣鈦礦錳氧化物(Pri xCaxMn〇3)、 • 或其他等類似材料。而第二金屬氧化層40和第一金屬氧 化層30的材料可以相同或不同，視實際應用元件之條件 要求而定。而第一導線42係與第二導線32的表面延伸方 向相互垂直。再者，第二記憶胞20B的第一導線42，係與 第一記憶胞20A的第一導線22相對，例如也包括p型材 料。
根據上述，如第2圖所示之3D半導體結構2，包括 第一記憶胞20B堆疊於第一記憶胞20A上方，係製作完成β 在第一實施例之3D半導體結構中（第2圖和第3L 15 1376782
TW4868PA 圖），第一記憶胞20A係具有一記憶胞單元，即形成於第 一導線22和第二導線32之間的第一疊層單元(first multi-layer unit)43 ;其中第一疊層單元43包括第一金屬層 28(形成於第一導線22上方）和第一金屬氧化層30(形成於 第一金屬層28上方）。同樣地，第二記憶胞20B也具有一 記憶胞單元，即形成於第一導線42和第二導線32之間的 第二疊層單元(second multi-layer unit)45 ;其中第二疊層單 元45包括第二金屬層38和第二金屬氧化層40。再者，當 3D半導體結構2進行操作時，第一記憶胞20A和第二記 憶胞20B係共用形成於第一導線22和42之間的第二導線 32。再者’根據第一實施例’也在每一記憶胞中較佳地建 構出一二極體，例如：第一記憶胞20A裡的第一導線(P 型）22和第一摻雜區域(1^型）26可作為第一二極體226,而 第二記憶胞20B裡的第二導線(p型）32和第二摻雜區域(n 型）36可作為第二二極體326。 第二實施例 第4圖係繪示本發明第二實施例之3D半導體結構之 剖面示意圖。如第4圖所示，3D半導體結構5至少由第 一記憶胞50A和第二記憶胞5〇B垂直堆疊而成。第一實施 例和第二實施例之3D半導體結構類似，除了第一記憶胞 50A和第二記憶胞50B的二極體位置略為不同。 如第4圖所示，第一記憶胞50A係包括一第一導線 52、一第一金屬層56、一第一金屬氧化層58、一第一摻 雜區域60、和相對於第一導線52之一第二導線62。第一 13767.82
TW4868PA 導線52和第二導線62例如是P型導線。第一金屬層56 形成於第一導線52上，第一金屬氧化層58形成於第一金 屬層56上。第一摻雜區域60，例如是一 N型摻雜區域， 則形成於第一金屬氧化層58上和位於第二導線62下方。 形成於第一摻雜區域60上之第二導線62，係與第一導線 52的表面延件方向係相互垂直。再者，P型第二導線62 和N型第一摻雜區域60可作為第一記憶胞50A的二極體 (PN接面），記憶胞進行操作時，二極體可控制電荷流量與 φ 流動方向。 相似的，堆疊在第一記憶胞50A上方的第二記憶胞 50B係包括第二導線62、一第二摻雜區域64、一第二金屬 層68、一第二金屬氧化層70、和另一個第一導線72。第 二摻雜區域64例如是一 N型摻雜區域係形成於第二導線 ' 62上。第二金屬層68形成於第二摻雜區域64上，第二金 屬氧化層70形成於第二金屬層68上。第二記憶胞50B的 第一導線72則形成於第二金屬氧化層70上，並與第二導 • 線62的表面延伸方向係相互垂直。再者，P型第二導線 62和N型第二摻雜區域64可作為第二記憶胞50B的二極 體(PN接面）；操作第二記憶胞50B時，二極體可控制電荷 流量與流動方向。 根據第二實施例，第4圖之3D半導體結構5中，第 一摻雜區域60和第二摻雜區域64係分別位於第二導線62 下方和上方。例如是一N型摻雜區域，則形成於第一金屬 氧化層58和位於第二導線62。再者，當第一、二記憶胞 50A和50B操作時，第一金屬氧化層58和第二金屬氧化 17 1376782
TW4868PA 層70係分別為兩記憶胞之一記憶元素（memory element)。 在結構上，第二導線62係位於第一記憶胞50A的第一導 線52和第二記憶胞50B的第一導線72之間，如第4圖所 示。欲程式化記憶胞50A時，係施加一電壓於第一導線（如 字元線）52和第二導線(如位元線)62。欲程式化記憶胞50B 時，係施加一電壓於第一導線(如字元線)72和第二導線（如 位元線)62。與第一實施例之結構相似，當第二實施例之 3D半導體結構5進行操作時’第一記憶胞50A和第二記 憶胞50B係共用第二導線62。 再者’當實際應用第二實施例之3D半導體結構5 時’應用本發明之的記憶體元件可能會包括許多個如第4 圖所示之3D半導體結構5的重複單元，且該些單元係排 列成3D陣列（如在Χ_γ平面上形成更多組的記憶胞陣列， 和在Ζ方向上垂直堆疊更多組的記憶胞）。另外，第一導 線52和72例如是ρ型字元線，第二導線62例如是卩型 位兀線並且作為第-記憶胞观和第二記憶胞5()Β的妓同 位元線。或者，第一導線52和72例如是p型位元線，、 二導線62例如是字元線並且作為第—記憶胞嫩和第二 記憶胞50B的共同字元線。因此， — 將多個3D半導體結構5重複排列成^陣^ 一 ^ = 施 方法。請參照第半導體結構5的製造 例之3D半導體結構的製造方法示^照本發明第二實 1376782
TW4868PA 如第5A圖所示，形成一絕緣層如第一氧化層54於 第一導線52上。第一導線52例如包括P型導電材料，而 第一氧化層54例如以沈積方式形成於第一導線52上。之 後，如第5B圖所示，例如以钱刻方式圖案化第一氧化層 54以暴露出第一導線52的部分表面並形成孔洞541 ^ 接著，如第5C圖所示，將一導體如金屬沈積於第一 導線52的暴露表面處以填滿孔洞541，接著再進行平坦 化，如透過化學機械研磨（CMP)平坦技術、或僅運用蝕刻 • 技術、或是藉由CMP並搭配蝕刻技術，以形成第一金屬 層56。然後，利用熱氧化或電漿氧化等方法，於第一金屬 層56上形成一第一金屬氧化層58。其中，第一氧化層54 和第一金屬氧化層58的上表面係齊平。 請參照第5D和5E圖，依序沈積一摻雜之多晶矽薄 膜59、一導電層61、和另一摻雜之多晶矽薄膜63於第一 金屬氧化層58上，然後進行圖案化（如蝕刻）以分 第-摻雜區格和一第二導線62和一第二摻雜 =一 擊64。在此實施例中，第二導線62係包括p型導電材料， 而第一、二摻雜區域60和64例如是兩個N型摻雜區域。 :者，第一摻雜區域60、第二導線62和第二摻雜區域64 、位置係對應（如對齊）於第5B圖中暴露出的第一導線52 表面。 ^ 一接著，如第5F圖所示，將一第二氧化層66沈積於第 第^層54上並覆蓋第一推雜區域6〇、第二導線62和 ^ 一摻雜區域64。接著，圖案化（如蝕刻）第二氧化層M， 以暴露出第二摻雜區域64之部分表面並形成孔洞661，如 1376782
TW4868PA 第5G圖所示。 之後，如第5H圖所示，將一導體如金屬沈積於第二 摻雜區域64的暴露表面處，以填滿孔洞661，接著再對導 體和第二氧化層66進行平坦化，如利用化學機械研磨 (CMP)、或蝕刻、或是CMP搭配蝕刻技術，以形成第二金 屬層68。 然後，如第51圖所示，利用熱氧化、或電漿氧化、 或他習知方法，於第二金屬層68上形成一第二金屬氧化 層70。且第二氧化層66和第二金屬氧化層70的上表面係 齊平。之後，沈積另一第一導電層72於第二金屬氧化層 70和第二氧化層66上方，如第5J圖所示。其中，第一導 線72係與第二導線62的表面延伸方向相互垂直。再者， 於此實施例中，與第一記憶胞50A的第一導線52相對的 第二記憶胞50B之第一導線72，也包括P型材料。 根據上述，如第4圖所示之3D半導體結構5，包括 第二記憶胞50B堆疊於第一記憶胞50A上方，係製作完成。 在第二實施例之3D半導體結構5中（第4圖和第5J 圖），第一記憶胞50A係具有一記憶胞單元，即形成於第 一導線52和第二導線62之間的第一疊層單元73 (包括第 一金屬層56和第一金屬氧化層58)。同樣地，第二記憶胞 50B也具有一記憶胞單元，即形成於第一導線72和第二導 線62之間的第二疊層單元-75(包括第二金屬層68和第二 金屬氧化層70)。再者！當3D半導體結構5進行操作時， 第一記憶胞50A和第二記憶胞50B係共用形成於第一導線 52和72之間的第二導線62。再者，根據第二實施例，也 20 1376782
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TW4868PA 在每一記憶胞中較佳地建構出一二極體，例如：第二導線 (P型）62和第一摻雜區域(N型）60可作為第一記憶胞50A 的第一二極體620,而第二導線(P型）62和第二摻雜區域(N 型）64可作為第二記憶胞50B的第二二極體624。 ^ 1-^ *·▲ 2^4» KtoL. t I * I . Z— · * »i 一· /- •‘ #—· · - »-». —* j- ου千等篮菇稱τ母一記彳恩胞你巴枯夕1固ϊ匕m兀京〉 第三實施例 第6圖係繪示本發明第三實施例之3D半導體結構之 φ 剖面示意圖。其中，第三實施例之3D半導體結構6係和 第一實施例之3D半導體結構2類似，除了第三實施例中 每個記憶胞係包括多個記憶元素，使製得之3D半導體結 構具有多層晶胞(MLC，Multi Level Cel卜即每個記憶胞中 可儲存多個位元）。第6圖中與第2圖相同之元件係沿用相 ' 同標號，且第三實施例之3D半導體結構6的製法可參照 第一實施例之相關說明，在此不再贅述。 根據第三實施例之3D半導體結構6,第一記憶胞60A • 係具有至少兩個記憶胞單元（即兩個疊層單元），包括一第 一疊層單元281(即第一金屬層28和第一金屬氧化層30)， 和一第二疊層單元282(即另一第一金屬層81和另一第一 金屬氧化層82)，且兩個疊層單元係位於第一導線22和第 二導線32之間。因此，如第6圖所示，第一疊層單元281 和第二疊層單元282係堆疊於第二導線32和第一摻雜區 域26之間，而每一疊層單元都包括了一第一金屬層和形 成於第一金屬層上之一第一金屬氧化層。 同樣的，第二記憶胞60B具有至少兩個記憶胞單元 21 1376782
TW4868PA (即兩個疊層單元），包括一第三疊層單元283(即第二金屬 層38和第二金屬氧化層40)，和一第四疊層單元284(即另 一第二金屬層83和另一第二金屬氧化層84)，且兩個疊層 單元係位於第一導線42和第二導線32之間。因此，如第 6圖所示，第三疊層單元283和第四疊層單元284係堆疊 於第二摻雜區域36和第二記憶胞60B之第一導線42之 間，而每一個疊層單元都包括了一第二金屬層和形成於第 二金屬層上之一第二金屬氧化層。 而類似於第一實施例之結構，第三實施例之3D半導 體結構6進行操作時，第一記憶胞60A和第二記憶胞60B 係共用形成於第一導線22和42之間的第二導線32。再 者，第一導線(P型）22和第一摻雜區域(N型）26可作為第 一記憶胞60A的第一二極體226，而第二導線(P型）32和 第二摻雜區域(N型）36可作為第二記憶胞60B的第二二極 體 326。 第6圖之3D半導體結構6係可作為一具有多層晶胞 (MLC)之元件結構。比起儲存單一位元資訊的記憶胞，MLC 可以儲存多個位元。其中，第一記憶胞60A具有兩個記憶 元素（即第一疊層單元281和第二疊層單元282)可儲存兩 個位元資訊，而第二記憶胞60B也具有兩個記憶元素（即 第三疊層單元283和第四疊層單元284)可儲存兩個位元資 訊。因此，如第6圖所示之3D半導體結構6的記憶胞可 以定義出四個邏輯狀態”〇〇”，“01”，“10”和“11”。 第四實施例 22 1376782
TW4868PA 第7圖係繪示本發明第四實施例之3D半導體結構之 剖面示意圖。其中，第四實施例之3D半導體結構8係和 第二實施例之3D半導體結構5類似，除了第四實施例中 每個記憶胞係包括多個記憶元素，使製得之3D半導體結 構的記憶胞是多層晶胞(MLC)。第7圖中與第4圖相同之 〆 ·.! *·· I - _ I ΤΓ· ” k —· «-Vi · · · » . A - *» 〜·》 · · % mt. Λ 兀仟你沿用相1¾栋翫，且弟四貫施例^ 午等體蛞稱》 的製法可參照第二實施例之相關說明，在此不再贅述。 根據第四實施例之3D半導體結構8,第一記憶胞80A _ 係具有至少兩個記憶胞單元（即兩個疊層單元），包括一第 一疊層單元481(即第一金屬層56和第一金屬氧化層58)， 和一第二疊層單元482(即另一第一金屬層91和另一第一 金屬氧化層92)，且兩個疊層單元係位於第一導線52和第 二導線62之間。因此，如第7圖所示，第一疊層單元481 和第二疊層單元482係堆疊於第一導線52和第一摻雜區 域60之間，而每一疊層單元都包括了一第一金屬層和形 成於第一金屬層上之一第一金屬氧化層。 • 同樣的，第二記憶胞80B具有至少兩個記憶胞單元 (即兩個疊層單元），包括一第三疊層單元483(即第二金屬 層68和第二金屬氧化層70)，和一第四疊層單元484(即另 一第二金屬層93和另一第二金屬氧化層94)，且兩個疊層 單元係位於第一導線72和第二導線62之間。因此，如第 7圖所示，第三疊層單元483和第四疊層單元484係堆疊 於第二摻雜區域64和第二記憶胞80B之第一導線72之 間，而每一個疊層單元都包括了一第二金屬層和形成於第 二金屬層上之一第二金屬氧化層。 23 lJ/Ο/δΖ
TW4868PA 類第-實施例之3D半導體結構5，第四實施 例之3D半導體結構8進行 冓5第實施 8fm後mi作時第一記憶胞80A和第 -6己隐胞麵係共用械於第—導線 導線62。再者，第二導線(1>型)62和2m- 可作為第-記憶胞8GA的第―_ /雜以⑺型)60 〜弟一極體620，而第-導繞 ^ )62 ^ ^(N ,, )64 ^^ " 第二二極體624。 。己隱胞晒的 第7圖之3D半導體結構8係可作為一具有多層曰 叫〇=元件結構。比起儲存單—位元資訊的記憶胞曰，二 可以儲存多個位元。其中，第一記憶胞8〇Α具有兩個記情 元素(即第-疊層單元481.和第二疊層單元嫩)可儲存： 個位，資訊’而第二記憶胞_也具有兩個記憶元素（即 第二疊層單το 483和第四疊層單元484)可儲存兩個位元資 訊。因此，如第7圖所示之3D半導體結構8的記憶胞可 以定義出四個邏輯狀態，，〇〇，，，“〇 i，，，“ 1 〇，，和“ J J，，。 綜上所述’雖然本發明已以實施例揭露如上，然其並 非用以限定本發明。本發明所屬技術領域中具有通常知識 者，在不脫離本發明之精神和範圍内，當可作各種之更動 與潤飾。因此，本發明之保護範圍當視後附之申請專利範 圍所界定者為準。 【圖式簡單說明】 第1圖繪示一種傳統3D記憶體元件之剖面示意圖。 第2圖繪示本發明第一實施例之3D半導體結構之剖 24 1376782
TW4868PA 面示意圖。 第3A〜3L圖繪示依照本發明第一實施例之3D半導 體結構的製造方法示意圖。 第4圖繪示本發明第二實施例之3D半導體結構之剖 面示意圖。 ▼ m· •夂 » » »*«· I Jfc-Ar »-*.* »，· 》- » «. ^ τπχ «Ι> i'ifr 弟：>Α〜DJ圍臀不依照不赞明弟二1 ：5也例I 干守 體結構的製造方法示意圖。 第6圖繪示本發明第三實施例之3D半導體結構之剖 Φ 面示意圖。 第7圖繪示本發明第四實施例之3D半導體結構之剖 面示意圖。 【主要元件符號說明】 1、2、5、6、8 : 3D記憶體元件 10A、10B :記憶胞 11 :基底層 φ 12、12,、22、42、52、72 :第一導線 13、 13’ ：金屬層 14、 14’ ：金屬氧化層 16、16’ ：第一絕緣層 18、 18’、32、62 :第二導線 19、 19’ ：第二絕緣層 20A、50A、60A、80A :第一記憶胞 24、54 :第一氧化層 26、60 :第一摻雜區域 25 1376782
TW4868PA 28、56、81、91 :第一金屬層 30、58、82、92 :第一金屬氧化層 20B、50B、60B、80B :第二記憶胞 34、66 :第二氧化層 36、64 :第二摻雜區域 38、68、93 :第二金屬層 40、70、94 :第二金屬氧化層 43、73、281、481 :第一疊層單元 45、75、282、482 :第二疊層單元 283、 483 :第三疊層單元 284、 484 :第四疊層單元 24卜 341、541、661 :孔洞 226、620 :第一二極體 326、624 :第二二極體

Claims (1)

  1. •1376782 101年.09月10日核正_頁 2012/9/10_la 申復 & 修正 七、申請專利範圍： 1. 一種3D(three-dimensional)半導體結構，至少包 括： 一第一記憶胞，包括： 一第一導線； 一第二導線；和 一第一摻雜區域(first doped region)，形成於該 第一導線内；以及 一第二記憶胞’堆疊於該第一記憶胞上方，該第二記 憶胞包括： 另一第一導線，係相對於該第一記憶胞之該第 一導線； 該第二導線，係形成於該第一、第二記憶胞的 兩條第一導線之間，當該3D半導體結構進行程式 化和抹除動作時，該第一、第二記憶胞係共用該 第二導線；和 一第二摻雜區域（second doped region) ’形成於 該第二導線上方； 其中，該第一、第二記憶胞各具有一二極體(diode)。 2. 如申請專利範圍第1項所述之3D半導體結構，其 中該第一記憶胞更包括一第一疊層單元(first multi-layer unit)形成於該第一、第二導線之間，且該第一疊層單元包 括形成於該第一導線上之一第一金屬層（first metal layer) ’和形成於該第一金屬層上之一第一金屬氧化層 (first metal oxide layer) ° 098U1894 1013343229-0 27 1376782 101年09月10日修正替^頁 2012/9/10_lsl 申復 & 修正 3. 如申請專利範圍第1項所述之3D半導體結構，其 中該第一記憶胞更包括至少兩個疊層單元（multi-layer units)堆疊於該第一、第二導線之間，且每一疊層單元係包 括一第一金屬層和一第一金屬氧化層。 4. 如申請專利範圍第1項所述之3D半導體結構，更 包括： 一第一金屬層，形成於該第一記憶胞之該第一播雜區 域上； 一第二金屬層，形成於該第二記憶胞之該第二摻雜區 域上； 一第一金屬氧化層，形成於該第一記憶胞之該第一金 屬層上； 一第二金屬氧化層形成於該第二記憶胞之該第二金 屬層上； 其中，該第二導線係形成於該第一記憶胞之該第一金 屬氧化層上，而該第二記憶胞之該第一導線係形成於該第 二金屬氧化層上。 5. 如申請專利範圍第1項所述之3D半導體結構，更 包括： 一第一疊層單元，係包括形成於該第一記憶胞之該第 一摻雜區域上的一第一金屬層（first metal layer)，和形成於 該第一記憶胞之該第一金屬層上的一第一金屬氧化層 (first metal oxide layer)； 一第二疊層單元，堆疊於該第一記憶胞之該第一疊層 單元上，該第二疊層單元係包括：另一第一金屬層（another 098111894 1013343229-0 28 1376782 101；年09月10日按正替換頁 2012/9/10_lst 申復 & 修正 first metal layer)形成於該第一記憶胞中該第一疊層單元的 該第一金屬氧化層上’以及另一第一金屬氧化層（another first metal oxide layer)开j成於該第一記憶胞中該第二疊層 單元的該第一金屬層上； 一第三疊層單元，係包括形成於該第二記憶胞之該第 二摻雜區域上的一第二金屬層（second metallayer)，和形成 於該第二記億胞之該第二金屬層上的一第二金屬氧化層 (second metal oxide layer);和 一第四疊層單元，堆疊於該第二記憶胞之該第三疊層 單元上’該第四疊層單元係包括：另一第二金屬層（another second metal layer)形成於該第二記憶胞中該第三疊層單 元的該第二金屬氧化層上’以及另一第二金屬氧化層 (another second metal oxide layer)形成於該第二記憶胞中 該第四疊層單元的該第二金屬層上； 其中’該第一和第二疊層單元係堆疊於該第一記憶胞 的該第一換雜區域和該第二導線之間’該第三和第四疊層 單元則堆疊於該第二記憶胞的該第二摻雜區域和該第一 導線之間。 6. 如申請專利範圍第1項所述之3D半導體結構，其 中該些第一導線和該第二導線包括p型導電材料，該第 一、第二摻雜區域則包括N型導電材料。 7. —種3.D半導體結構，至少包括： 一第一記憶胞，包括： 一第一導線； 第一'導線，和 0981118孕4 29 101334:3229-0 |~ϊ〇1 年.09 月 10 日 ~~：~' 20】2/9/】〇_151申復&修正 一第一摻雜區域；以及 一第二記憶胞，堆疊於該第-記億胞上方，該第二記 憶胞包括： 另一第一導線，係相對於該第一記憶胞之該第 一導線； 該第二導線’係形成於該第一、第二記憶胞的 兩條第-導線之間，當該3D半導體結構進行程式化和抹 除動作時’該第―、第二記憶胞係共用該第二導線；和 一第二摻雜區域，且該第一、第二摻雜區域分 別位於並直接接觸該第二導線的下方和上方， 其中該第-摻雜區域和該第二導線形成該第一記憶 ^第極體’而該第二摻雜區域和該第二導線形成 該第二記憶胞的一第二二極體。 8‘如申δ月專利範圍第7項所述之3D半導體結構，更 包括： 記憶胞之該第一導線 第一金屬層，形成於該第一 域上； 金屬I ’形成於該第：記憶胞之該第二摻雜區 屬層上； 第-金屬氧化層，形成於該第一記憶胞之該第一 金 屬層上； 第二金屬氧化層形成於 該第二記憶胞之該第二金 金域係形成於該第一記憶胞之該第 記憶胞之該第一導線係形成於 30 098111894 1013343229-0 1376782 101年09月10日核正脊换頁 2012/9/10_lsl 申復 & 修正 έ亥第二記憶胞的該第二金屬氧化層上。 9·如申請專利範圍第7項所述之3D半導體結構，更 包括： —第一疊層單元，係包括形成於該第一記憶胞之該第 一導線上的一第一金屬層，和形成於該第一記憶胞之該第 一金屬層上的一第一金屬氧化層； 一第二疊層單元，堆疊於該第一疊層單元上，且該.第 一逢層單元係包括：另一第一金屬層（another first metal layer)形成於該第一疊層單元的該第一金屬氧化層上，以及 另一弟一金屬氧化層（another first metal oxide layer)形成 於該第一記憶胞中該第二疊層單元的該第一金屬層上； —第三疊層單元，係包括形成於該第二記憶胞之該第 一摻雜區域上的一第二金屬層（second metal layer)，和形成 於該第二記憶胞之該第二金屬層上的一第二金屬氧化層 (second metal oxide layer);和 一第四疊層單元，堆疊於該第二記憶胞之該第三疊層 單元上，i該第四疊層單元係包括：另一第二金屬層 (another second metal layer)形成於該第三疊層單元的該第 二金屬氧化層上，以及另一第二金屬氧化層（another second metal oxide layer)形成於該第二記憶胞中該第四疊 層單元的該第二金屬層上； 其中，該第一和第二疊層單元係堆疊於該第一記憶胞 的該第一導線和該第一摻雜區域之間，該第三和第四疊層 單元則堆疊於該第二記憶胞的該第二摻雜區域和其該第 一導線之間。 098111894 1013343229-0 101年09月10日修正替^百 20〗2/9/10Jst申復&修正 10.如申請專利範圍第i項所述之31)半導體結構， 裳一該些第一導線係為一第一字元線和一第二字元線，該 一係為一位元線。 如申請專利範圍第！項所述之3D半導體結構， 5玄些第一導線係為一第—位元線和一第二位元線，該 弟一係為一字元線。 12· 一種3D(three-dimensional)半導體結構之製造方 法’至少包括步驟：· 形成一第一記憶胞，包括步驟： 形成一第一導線； 形成一第一金屬層於該第一導線上方； 形成一第一金屬氧化層於該第一金屬層上；和 形成一第一導線於該第一金屬氧化層上；以及 形成一第二記憶胞於該第一記憶胞上方，包括步驟： 形成一第二金屬層於該第二導線上； 形成一第二金屬氧化層於該第二金屬層上；和 形成另一第一導線於該第二金屬氧化層上，且 此該第一導線係相對於該第一記憶胞之該第一導 線； 其中，s亥第二導線係形成於該第一、第二記憶胞的兩 條第一導線之間，當該3D半導體結構進行程式化和抹除 動作時，該第一、第二記憶胞係共用該第二導線；且各形 成一二極體(diode)於該第一、第二記憶胞内。 13.如申請專利範圍第12項所述之製造方法，其中 形成該第一記憶胞之步驟包括： 098111894 32 101334322.9-0 101年.09月10日修正_頁 开4出石，丨、1 « 2012/9/10_151申復&修正 形成單元於該m線之間，且 成該第aL 70 驟係包括：形成該第一金屬層和形 成該第-金屬氧化層於該第—金屬層上。 带成，笛如申明專利祀圍第13項所述之製造方法，其中 形成该苐二記憶胞之步驟包括： 少兩個疊層單S於該第_、第二導線之間，且 成^~，單元的步_包括：形成該第二金屬層和形 成该第二金屬氧化層於該第二金屬層上。 =如中請專利範圍第12項所述之製造方法，其中 二，亥弟-記憶胞之步驟更包括：在形成該第 一金屬層之 :先形成-第—摻雜區域於該第—導線内，而使得該第一 7㈣和該第—導線可作為該第一記憶胞的該二極 :：成該第二記憶胞之步驟更包括：在形成該第二金屬 之則先形成一第二摻雜區域於該第二導線上，而使得該 ‘雜區域和5玄第一導線可作為該第二記憶胞的該二 極體。 ,16.如申請專利範圍第12項所述之製造方法，其中 形年該第一記憶胞之步驟更包括：在形成該第二導線之前 先形成一第一摻雜區域於該第一金屬氧化層上；形成該第 一记憶胞之步驟更包括：在形成該第二金屬層之前先形成 一第一摻雜區域於該第二導線上，而使得該第一摻雜區域 和6亥第一導線可作為該第一記憶胞的該二極體，該第二摻 雜區域和該第二導線可作為該第二記憶胞的該二極體。 17.如申請專利範圍第12項所述_之製造方法，其中 形成該第一記憶胞之步驟包括： 0981.11894 33 101334:3229-0 1376782 , 101年09月10日核正替®rs 2012/9/10_lsl 申復&修正 形成一第一氧化層於該第一導線上，並圖案化該第一 氧化層以曝露出該第一導線之部分區域； 離子佈植一第一摻雜區域於該第一導線内，且該第一 摻雜區域係對應於曝露之該第一導線部分區域； 沈積該第一金屬層於對應曝露之該第一導線部分區 域處，並平坦化該第一金屬層和該第一氧化層； 形成該第一金屬氧化層於該第一金屬層上； 沈積一導電層於該第一金屬氧化層和該第一金屬層 上；以及 圖案化該導電層以形成該第二導線於該第一金屬氧 化層上。 18. 如申請專利範圍第17項所述之製造方法，其中 形成該第二記憶胞之步驟包括： 形成一第二氧化層於該第二導線上，並圖案化該第二 氧化層以曝露出該第二導線； 離子佈植一第二摻雜區域於該第二導線内； 沈積該第二金屬層於該第二導線上，並平坦化該第二 金屬層和該第二氧化層； 形成該第二金屬氧化層於該第二金屬層上； 沈積另一導電層於該第二金屬氧化層和該第二金屬 層上；以及 圖案化該導電層以形成另該第一導線於該第二金屬 氧化層上。 19. 如申請專利範圍第12項所述之製造方法，係包 括： 098111894 1013343229-0 34 1376782 101年.09月10日修正替換頁 2012/9/10_lsl 申復 & 修正 形成一第一氧化層於該第一導線上，並圖案化該第一 氧化層以曝露出該第一導線之部分區域； 沈積該第一金屬層於對應曝露之該第一導線部分區 域處，並平坦化該第一金屬層和該第一氧化層； 形成該第一金屬氧化層於該第一金屬層上； 依序沈積一第一多晶石夕薄膜、一導電層和一第二多晶 石夕薄膜於該第一金屬氧化層和該第一金屬層上； 圖案化該第一多晶矽薄膜、該導電層和該第二多晶矽 薄膜導電層以分別形成該第一換雜區域、該第二導線和該 第二摻雜區域於該第一金屬氧化層上； 形成一第二氧化層於該第一氧化層上，且該第二氧化 層係覆蓋該第一摻雜區域、該第二導線和該第二摻雜區 域； 圖案化該第二氧化層以曝露出該第二摻雜區域； 沈積該第二金屬層於該第二摻雜區域上，並平坦化該 第二金屬層和該第二氧化層； 形成該第二金屬氧化層於該第二金屬層上； 沈積另一導電層於該第二金屬氧化層和該第二金屬 層上；以及 圖案化該導電層以形成另該第一導線於該第二金屬 氧化層上。 20. —種3D(three-dimensional)半導體結構，至少包 括： 一第一記憶胞，包括： 一第一位元線；和 098111894 10133^229-0 35 1376782 101年09月10日梭正替换百 2012/9/10_lsl 申復&修正 一字元線；以及 一第二記憶胞，堆疊於該第一記憶胞上方，該第二記 憶胞包括： 一第二位元線，係相對於該第一記憶胞之該第 一位元線；和 該字元線，係形成於該第一記憶胞之該第一位 元線和該第二記憶胞之該第二位元線之間， 其中，當該3D半導體結構進行程式化和抹除動作 時，該第一記憶胞之該第一位元線和該第二記憶胞之該第 二位元線係共用該字元線。 21. —種3D(three-dimensional)半導體結構，至少包 括： 一第一記憶胞，包括： 一第一字元線；和 一位元線；以及 一第二記憶胞，堆疊於該第一記憶胞上方，該第二記 憶胞包括： 一第二字元線，係相對於該第一記憶胞之該第 一字元線；和 該位元線，係形成於該第一記憶胞之該第一字 元線和該第二記憶胞之該第二字元線之間， 其中，當該3D半導體結構進行程式化和抹除動作 時，該第一記憶胞之該第一字元線和該第二記憶胞之該第 二字元線係共用該位元線。 098111894 1013343229-0 36
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