CN106298902A - 具有集成保护结构的结隔离阻断电压装置及其形成方法 - Google Patents

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Abstract

本公开涉及具有集成保护结构的结隔离阻断电压装置及其形成方法。提供了结隔离阻断电压装置及其形成方法。在具体实施方式中，阻断电压装置包括电连接至第一p阱的阳极终端、电连接至第一n阱的阴极终端、电连接至第二p阱的接地终端、以及用于隔离第一p阱和p型衬底的n型隔离层。第一p阱和第一n阱操作作为阻塞二极管。阻断电压装置还包括与第一n阱中形成的P+区域、第一n阱、第一p阱和第一p阱中形成的N+区域相关的PNPN硅控整流器(SCR)。此外，阻断电压装置还包括与第一p阱中形成的N+区域、第一p阱、n型隔离层、第二p阱以及第二p阱中形成的N+区域相关的NPNPN双向SCR。

Description

具有集成保护结构的结隔离阻断电压装置及其形成方法
本分案申请是2013年11月19日递交的题为“具有集成保护结构的结隔离阻断电压装置及其形成方法”的中国专利申请No.201310581244.9的分案申请。
技术领域
本发明的实施例涉及电子系统，更具体地说涉及对集成电路(IC)的保护。
背景技术
一些电子系统可能暴露至瞬间电事件，或者暴露至具有相对短持续时间、相对较快的改变电压和高功率的电信号。例如，瞬间电事件可包括静电放电(ESD)事件和/或电磁干扰(EMI)事件。
瞬间电事件可能由于相对于较小面积的IC的过压情况和/或高程度的功耗而损坏电子系统内的集成电路(IC)。高功耗可增大电路温度，并导致大量问题，例如栅氧击穿、结损坏、金属损坏和/或表面电荷累计。而且，瞬间电事件可引起锁定(换言之，低阻抗路径的不利出现)，从而使得IC的功能混乱并且潜在地导致了对IC的永久损害。因此，需要提供一种具有针对这种瞬间电事件(例如在IC的上电和掉电的情况期间)的保护的IC。
发明内容
在一个实施例中，一种设备包括p型衬底，布置在p型衬底中的第一p型阱，布置在p型衬底中的与第一p型阱邻接的第一n型阱，布置在p型衬底中的第二p型阱，以及处于第一p型阱、第一n型阱以及第二p型阱的至少一部分下方的n型隔离层。第一p型阱包括电连接至第一终端的至少一个p型有源区和至少一个n型有源区。此外，第一n型阱包括电连接至第二终端的至少一个p型有源区和至少一个n型有源区。而且，第二p型阱包括电连接至第三终端的至少一个p型有源区和至少一个n型有源区。第一p型阱和第一n型阱被配置成操作作为阻塞二极管。此外，第一n型阱的至少一个p型有源区、第一n型阱、第一p型阱以及第一p型阱的至少一个n型有源区被配置成操作作为PNPN硅控整流器。而且，第一p型阱的至少一个n型有源区、第一p型阱、n型隔离层、第二p型阱以及第二p型阱的至少一个n型有源区被配置成操作作为NPNPN双向硅控整流器。
在另一个实施例中，一种设备包括阻塞二极管、第一PNP双极型晶体管、第一NPN双极型晶体管、第二NPN双极型晶体管以及双向PNP双极型晶体管。阻塞二极管包括电连接至第一终端的阳极以及电连接至第二终端的阴极。此外，第一PNP双极型晶体管包括电连接至第二终端的发射极、基极以及集电极。而且，第一NPN双极型晶体管包括电连接至第一终端的发射极、电连接至第一PNP双极型晶体管的集电极的基极、以及电连接至第一PNP双极型晶体管的基极的集电极。此外，第二NPN双极型晶体管包括电连接至第三终端的发射极、基极以及集电极。而且，双向PNP双极型晶体管包括电连接至第二NPN双极型晶体管的基极的发射极/集电极、电连接至第一NPN双极型晶体管的基极的集电极/发射极、以及电连接至第一和第二NPN双极型晶体管的集电极的基极。第一PNP双极型晶体管和第一NPN双极型晶体管被配置成操作作为PNPN硅控整流器。此外，第一NPN双极型晶体管、双向PNP双极型晶体管和第二NPN双极型晶体管被配置成操作作为NPNPN双向硅控整流器。
在另一个实施例中，提供了一种制造阻断装置的方法。所述方法包括：在p型衬底中形成第一p型阱，在第一p型阱中形成至少一个p型有源区和至少一个n型有源区，在p型衬底中形成与第一p型阱邻接的第一n型阱，在第一n型阱中形成至少一个p型有源区和至少一个n型有源区，在p型衬底中形成第二p型阱，在第二p型阱中形成至少一个p型有源区和至少一个n型有源区，以及在第一p型阱、第一n型阱以及第二p型阱的至少一部分下方形成n型隔离层。第一p型阱和第一n型阱被配置成操作作为阻塞二极管。此外，(1)第一n型阱的(1)至少一个p型有源区、第一n型阱、第一p型阱以及第一p型阱的至少一个n型有源区被配置成操作作为PNPN硅控整流器。而且，第一p型阱的至少一个n型有源区、第一p型阱、n型隔离层、第二p型阱以及第二p型阱的至少一个n型有源区被配置成操作作为NPNPN双向硅控整流器。
附图说明
图1是电子系统的一个示例的示意框图。
图2是根据一个实施例的阻断电压电路的电路图。
图3A是根据一个实施例的具有的集成保护结构的结隔离阻断电压装置的俯视图。
图3B是沿图3A的线3B-3B截取的图3A的结隔离阻断电压装置的截面图。
图3C是沿图3A的线3C-3C截取的图3B结隔离阻断电压装置的注释截面图。
图4A-4H是结隔离阻断电压装置的各种实施例的截面图。
图5A是根据另一实施例的具有集成保护结构的结隔离阻断电压装置的截面图。
图5B是图5A的结隔离阻断电压装置的一部分的注释截面图。
图6A-6C是用于IC的接口电路的各种实施例的电路图。
图7A-7D示出了用于结隔离阻断电压装置的一个示例的传输线脉冲(TLP)实验室数据的示图。
具体实施方式
以下对具体实施例的详细描述代表了本发明特定实施例的各种说明。但是，本发明可按照权利要求所限定和覆盖的多种不同方式来实现。在说明书中，对附图标记了参考标号，其中类似的参考标号表示相同或者功能类似的元素。
本文使用的诸如“上”、“下”、“上方”等之类的术语指的是附图所示定位的器件，并且应该进行相应的解释。还应该理解的是，由于半导体器件(例如晶体管)内的区域是通过利用不同杂质对半导体材料的不同部分进行掺杂或使杂质的浓度不同来进行定义的，所以不同区域之间的具体物理边界可能不会实际存在于完成的器件中，相反，区域可能从一个转换成另一个。附图所示的一些边界具有这样的类型，并且仅仅为了方便读者而被图示为突变结构。在上述实施例中，p型区域可包括p型半导体材料，例如硼，作为掺杂物。而且，n型区域可包括n型半导体材料，例如磷，作为掺杂物。技术人员将构想出上述区域中的掺杂物的各种浓度。
结隔离阻断电压装置的概览
为了有助于确保电子系统是可靠的，制造商可以在各种组织(例如，电子器件工程联合委员会(JEDEC)、国际电工委员会(IEC)、汽车工程协会(AEC)以及国际标准化组织(ISO))设置的标准所描述的明确的应力条件下测试电子系统。标准可覆盖前面讨论的宽范围的瞬间电事件，包括静电释放(ESD)事件和/或电磁干扰(EMI)事件。
通过向IC的焊盘提供保护装置而提高了电子电路可靠性。保护装置通过在瞬态信号的电压达到触发电压时从高阻状态转化至低阻状态来将焊盘处的电压电平保持在预定安全范围内。据此，保护装置可在瞬态信号的电压达到可导致IC损坏的最常见原因之一的正或负失效电压之前分流与瞬态信号相关的电流的至少一部分。
需要在保护装置激活之前向IC内的电路提供保护。例如，保护装置可被优化成承受在与高电压接口相关的焊盘之间出现的ESD和/或EMI应力条件，但是可具有有限的接通时间。如果没有附加的保护，诸如阻塞二极管之类的具体接口电路可能被在保护装置激活之前出现的瞬态应力条件损坏。由此，阻断电压装置需要能够比保护装置更小且更快，而且包括集成保护结构，其提供了附加的释放路径以在保护装置激活之前呈现出对应力条件的保护，从而保护阻断电压装置和/或包括阻断电压装置的接口电路以防止超出安全操作条件的过应力。
在具体实施方式中，提供了包括集成保护结构的结隔离阻断电压装置。阻断电压装置布置在p型衬底中，并且包括电连接至第一p阱的阳极终端、电连接至第一n阱的阴极终端、电连接至第二p阱的接地终端、以及延伸至第一p阱、第一n阱以及第二p阱的至少一部分下方的n型隔离层。第一p阱和第一n阱操作作为阻塞二极管，其在阳极终端的电压大于阴极终端的电压时可变成正向偏置。此外，在阴极终端的电压小于阳极终端的电压时，阻塞二极管可变成反向偏置并提供相对高的阻断电压(例如，大约70V或更高)。对于与ESD和/或EMI事件相关的非常大的反向偏置电压，集成保护结构可激活以预防阻塞二极管产生由于方向击穿而导致的损坏。在具体实施方式中，集成保护结构包括与布置在第一n阱中的至少一个P+区域、第一n阱、第一p阱以及布置在第一p阱中的至少一个N+区域相关的PNPN硅控整流器(SCR)。
阻断电压装置的接地终端可被用来在阻塞二极管与p型衬底之间提供改进的隔离，从而增大对锁定的稳健性。例如，接地终端可被用来在阳极终端与阴极终端之间接收到的ESD和/或EMI事件期间收集注入p型衬底的载流子。在具体实施方式中，集成保护结构进一步包括接地终端与阳极终端之间的NPNPN双向SCR，可被用来保护阻断电压装置以防止阳极终端与接地终端之间的瞬间电事件。例如，在具体实施方式中，NPNPN双向SCR与布置在第一p阱中的至少一个N+区域、第一p阱、n型隔离层、第二p阱、和布置在第二p阱中的至少一个N+区域相关。NPNPN双向SCR可保护灵敏结和装置以防止在ESD和/或EMI事件期间激活。例如，NPNPN双向SCR可被用来保护与n型隔离层和p型衬底相关的寄生二极管和/或与第一p阱、n型隔离层和p型衬底相关的寄生PNP双极型晶体管。
结隔离阻断电压装置可被用来提高包括阻断电压装置的IC的锁定稳健性。阻断电压装置还可有助于保护寄生衬底装置以防止在ESD和/或EMI条件期间损坏，这对于在结隔离工艺(例如，结隔离双极型-CMOS-DMOS(BCD)工艺)中实现接口电路而言是个全行业的挑战。阻断电压装置可被用于各种应用，包括局部互联网络(LIN)接口、控制器局域网络(CAN)接口、FlexRay接口、RS-232接口、RS-485接口、和/或A2B接口。
图1是电子系统20的一个示例的示意框图。电子系统20包括电路板或卡11和引擎控制单元(ECU)12。电路板11包括IC 1、第一引脚15、第二引脚16和第三引脚17。IC 1包括第一至第三焊盘5-7和保护系统8。
IC 1和ECU 12可彼此电连接，以使得信号可以在IC 1和ECU 12之间传递和/或能量可被提供给IC 1。例如，IC 1的第一至第三焊盘5-7可分别电连接至电路板11的第一至第三引脚15-17，第一至第三引脚15-17可利用例如布线或电缆电连接至ECU 12。在具体实施方式中，电路板11的第一引脚15是电源下端(power-low)引脚，电路板11的第二引脚16是信号引脚，电路板11的第三引脚17是电源上端(power-high)引脚。然而，其它配置是可行的，例如，其它配置包括采用更多或更少引脚的配置。
瞬间电事件可在能到达IC 1的电子系统20中。例如，与用于电连接电路板11和ECU12的束线的感性耦合相关的ESD事件和/或EMI事件可导致瞬间电事件14的产生。瞬间电事件14还可与IC 1的人工或机械处理相关，例如AEC-Q100规范定义的ESD事件。瞬间电事件14可产生过电压或欠电压条件，并可耗尽高水平的能量，这可能扰乱IC 1的功能并潜在地造成永久损坏。就此处的使用而言，“欠电压条件”是负幅值的过电压条件。
保护系统8被配置成向IC 1提供瞬间电事件保护，从而提高其中可使用IC 1的应用的范围和/或IC 1可工作的电气环境的恶劣程度。保护系统8可被用于通过将IC 1的焊盘5-7处的电压电平保持在特定的电压范围内(该范围对于各个焊盘可能不同)来确保IC 1的可靠性。保护系统8可被配置成使与IC的焊盘上接收的瞬间电事件相关的电流转移至IC的焊盘的其它节点，从而提供瞬间电事件保护。
例如，电子系统20可表示局部互联网络(LIN)协议系统、控制器局域网络(CAN)协议系统、传输线系统、工业控制系统、电源管理系统、微机电系统(MEMS)传感器系统、变换器系统、或各种其它系统。在一个实施例中，电子系统20是汽车接口系统，IC 1是用于汽车的传感器信号信令IC。
图2是根据一个实施例的阻断电压电路30的电路图。阻断电压电路30包括第一或阳极终端A，第二或阴极终端C，和第三或接地终端G。阻断电压电路30进一步包括阻塞二极管31，第一PNP双极型晶体管32，第二或双向PNP双极型晶体管33，第一NPN双极型晶体管34，第二NPN双极型晶体管35，以及第一至第三电阻器41-43。
第一NPN双极型晶体管34包括发射极，其电连接至阳极终端A、第一电阻器41的第一端、以及阻塞二极管31的阳极。第一NPN双极型晶体管34进一步包括基极，其电连接至双向PNP双极型晶体管33的集电极/发射极C/E、第一电阻器41的第二端、以及第一PNP双极型晶体管32的集电极。第一NPN双极型晶体管34进一步包括集电极，其电连接至第一PNP双极型晶体管32的基极、双向PNP双极型晶体管33的基极、第二NPN双极型晶体管35的集电极以及第二电阻器42的第一端。第一PNP双极型晶体管32进一步包括发射极，其电连接至阴极终端C、阻塞二极管31的阴极以及第二电阻器42的第二端。第二NPN双极型晶体管35进一步包括发射极，其电连接至接地终端G以及第三电阻器43的第一端。第二NPN双极型晶体管35进一步包括基极，其电连接至双向PNP双极型晶体管33的发射极/集电极E/C以及第三电阻器43的第二端。
双向PNP双极型晶体管33双向操作，而且作为发射极和集电极的发射极/集电极E/C和集电极/发射极C/E的操作可取决于阳极终端A和接地终端G的电压条件。例如，当阳极终端A的电压大于接地终端G的电压时，双向PNP双极型晶体管33的集电极/发射极C/E作为发射极，而双向PNP双极型晶体管33的发射极/集电极E/C作为集电极。相反，当阳极终端A的电压小于接地终端G的电压时，双向PNP双极型晶体管33的集电极/发射极C/E作为集电极，而双向PNP双极型晶体管33的发射极/集电极E/C作为发射极。
在阳极终端A和阴极终端C之间的正常操作条件期间，阻断电压电路30可类似于高阻断电压二极管来操作。例如，当阳极终端A的电压大于阴极终端C的电压时，阻塞二极管31可变成正向偏置以向阻断电压电路30提供高正向导通电流处理能力。此外，当阳极终端A的电压小于阴极终端C时，阻塞二极管31可变成反向偏置以向阻断电压电路30提供相对高的阻断电压。
然而，与传统阻塞二极管相反，图示的阻断电压电路30包括内置的或集成的保护结构，其可被用来保护电路以防止过应力条件期间的损害。
例如，为了保护阻塞二极管31以防止在阳极终端A和阴极终端C之间接收到的ESD和/或EMI事件期间产生反向击穿，阻断电压电路30被配置成包括PNPN硅控整流器(SCR)46，其包括第一PNP双极型晶体管32和第一NPN双极型晶体管34。具体地，第一PNP双极型晶体管32和第一NPN双极型晶体管34被布置成在反馈中交叉耦接的双极型晶体管，由此使得第一PNP双极型晶体管32的集电极电流的增大会使得第一NPN双极型晶体管34的基极电流增大，而且第一NPN双极型晶体管34的集电极电流的增大会使得第一PNP双极型晶体管32的基极电流增大。随着阴极终端C和阳极终端A之间的电压差在瞬间电事件期间增大，第一PNP双极型晶体管32和第一NPN双极型晶体管34之间的反馈可以是可重生的，并使得PNPN SCR 46进入或者转换至低阻抗状态。据此，晶体管之间的反馈可将PNPN SCR 46保持在低阻抗状态，只要阴极终端C和阳极终端A之间的电压差超过PNPN SCR 46的正向保持电压。
图示的阻断电压电路30进一步包括NPNPN双向SCR 47，其包括双向PNP双极型晶体管33和第一和第二NPN双极型晶体管34，35。NPNPN双向SCR 47可有助于保护保护阻断电压电路30以防止当阻断电压电路的阳极终端A相对于接地终端G收到应力时的损害。例如，第一NPN双极型晶体管34和双向PNP双极型晶体管33交叉耦接并可被用来保护阻断电压电路30以防止使接地终端G的电压相对于阳极终端A的电压增大的瞬间电事件。此外，第二NPN双极型晶体管35和双向PNP双极型晶体管33交叉耦接，而且可被用来保护阻断电压电路30以防止使阳极终端A的电压相对于接地终端G的电压增大的瞬间电事件。
PNPN SCR 46和NPNPN双向SCR 47可被配置成具有相对于某些其他保护电路的相对高的保持电压。采用利用具有高保持电压的保护结构的保护阻塞二极管31可缓解在向IC供电时的应力测试期间的锁定危险。
可利用阻塞二极管31，例如通过二极管尺寸、几何形状和/或掺杂情况的选择，来控制阳极终端A和阴极终端C之间的阻断电压电路的正向传导特征。此外，通过第一NPN双极型晶体管34和第一PNP双极型晶体管32的增益和传导强度以及通过选择第一和第二电阻器41、42的电阻值，可控制阳极终端A和阴极终端C之间的反向传导特征；第一和第二电阻器41、42分别布置在第一NPN双极型晶体管34和第一PNP双极型晶体管32的基极-发射极结两端，而且该反向传导特征在瞬间电事件期间可加速导通。而且，通过第一和第二NPN双极型晶体管34、35和双向PNP双极型晶体管33的增益和传导强度以及通过第一和第三电阻器41、43的电阻值，可控制阳极终端A和接地终端G之间的正向和反向传导特征。在具体实施方式中，通过选择与晶体管有关的有源区和阱的尺寸、间隔以及掺杂浓度，可以控制双极型晶体管的操作特征。由此，可提供阻断电压电路30的正向和反向传导特征的精调控制，从而使得能够在精确度接口信令应用中实施阻断电压电路30。
图3A是根据一个实施例的配置有集成保护结构的结隔离阻断电压装置100的俯视图。图3B是沿图3A的线3B-3B截取的图3A的结隔离阻断电压装置100的截面图。图3C是沿图3A的线3C-3C截取的图3B结隔离阻断电压装置100的注释截面图。
阻断电压装置100形成在p型衬底51中，并且包括第一至第三p阱52a-52c、第一至第五p型有源区或P+区域53a-53e、第一和第二n阱54a，54b、第一至第八n型有源区或N+区域55a-55h、第一至第六浅p型区域56a-56f、第一至第三浅n型区域57a-57c、氧化物区域58、以及n型隔离层59。出于简洁的原因，在图3A的俯视图中仅仅图示了第一和第二n阱54a，54b、第一至第三p阱52a-52c、第一至第五P+区域53a-53e和第一至第八N+区域55a-55h。
如图3A所示，第一n阱54a被构建成围绕并毗连第一p阱52a的第一环，由此第一p阱52a成为第一n阱54a中的岛。此外，第二p阱52b被构建成围绕并毗连第一n阱54a的第二环。而且，第二n阱54b被构建成围绕并毗连第二p阱52b的第三环。此外，第三p阱52c被构建成围绕但不毗连毗连第二n阱54b的第四环。第一P+区域53a和第一和第六N+区域55a，55f被形成在第一p阱52a中，其中第一P+区域53a布置在第一和第六N+区域55a，55f之间。第二P+区域53b和第二和第三N+区域55b，55c被形成在第一n阱54a中与第一p阱52a的第一侧邻接，而且第五P+区域53e以及第七和第八N+区域55g，55h被形成在第一n阱54a中与第一p阱52a的与第一侧相对的第二侧邻接。如图3A所示，第二P+区域53b被布置在第二和第三N+区域55b，55c之间，而且第五P+区域53e被布置在第七和第八N+区域55g，55h之间。此外，第一、第二和第五P+区域53a，53b，53e和第一至第三及第六至第八N+区域55a-55c，55f-55h已经被配置成沿着阻断电压装置100的第一或垂直方向延伸，这可有助于在阻断电压装置100的第二或水平方向引导电流流动或传导。第三P+区域53c和第四及第五N+区域55d，55e被形成为第二p阱52b中的环，其中第三P+区域53c布置在第四和第五N+区域55d，55e之间。第四P+区域53d被形成为第三p阱52c中的环。
第一至第三浅p型区域56a-56c被形成分别处在第六N+区域55f、第一P+区域53a和第一N+区域55a下方。此外，第四至第六浅p型区域56d-56f被形成分别处在第四N+区域55d、第三P+区域53c和第五N+区域55e下方。而且，第一浅n型区域57a被形成在第一n阱54a中并处于第二N+区域55b和第一p阱52a之间。此外，第二浅n型区域57b被形成在第一n阱54a中并处于第三N+区域55c和第二p阱52b之间。而且，第三浅n型区域57c被形成在第二n阱54b中。此外，n型隔离层59被布置在第一p阱52a、第一n阱54a、第二p阱52b下方，并处于第二n阱54b的一部分的下方。
在图示的配置中，阻断电压装置100直接形成在p型衬底51中。然而，此处的指教可应用至其它配置，例如其中p型衬底包括掺杂或未掺杂的衬底区域上方的p型外延层，并且阻断电压装置100被形成在p型外延层中的配置。虽然在图3A-3C中没有示出，但是p型衬底51还可包括在其中形成的其它装置或结构。
第二n阱54b和n型隔离层59可有助于将第一和第二p阱52a，52b与p型衬底51进行电隔离，从而允许p型衬底51和第一和第二p阱52a，52b在不同电势下操作。就此处的使用而言，而且本领域技术人员可以理解的是，术语“n型隔离层”指的是任意适当的n型隔离层或结构，例如，包括在掩埋n-层技术中或在深n阱技术中使用的n型隔离层或结构。在图示的配置中，第二n阱54b被配置成电悬浮，这可有助于扩展阻断电压装置的终端可操作的电压的范围。
第三p阱52c和第四P+区域53d可形成阻断电压装置100的保护环或结构。在集成在芯片上时，保护环可被用来消除阻断电压装置100与周围的半导体组件之间的不期望的寄生路径的形成。在图示的配置中，第三p阱52c与第二n阱54b隔开以通过减少注入p型衬底51的载流子来提高锁定免疫力。保护环可电连接至衬底电压VSUB，例如，电源下端或接地电源。
图示的阻断电压装置100包括氧化物区域58。氧化物区域58的形成可涉及在p型衬底51中刻蚀沟槽，利用诸如二氧化硅(SiO2)之类的电介质填充沟槽，以及利用诸如化学机械平坦化之类的适当方法去除多余的电介质。在具体实施方式中，氧化物区域58可以是布置在有源区之间的浅沟槽(STI)区域或硅的局部氧化(LOCOS)区域。
在一个实施例中，第一至第三p阱52a-52c和第一和第二n阱54a，54b可具有彼此类似的深度，例如相对于p型衬底51的表面的介于大约3μm和大约5.5μm之间的深度。在一些实施方式中，第一至第五P+区域53a-53e和第一至第八N+区域55a-55h的深度比其中形成有源区的阱的深度小大约10倍至大约25倍。在具体实施方式中，第一至第六浅p型区域56a-56f的深度比第一至第三p阱52a-52c的深度小大约3.5倍至大约5倍，而且第一至第三浅n型区域57a-57c的深度比第一和第二n阱54a，54b的深度小大约2.8倍至大约4.0倍。氧化物区域58可具有任意合适的深度，例如比第一至第三p阱52a-52c和第一和第二n阱54a，54b的深度小大约6倍至大约12倍的深度。在具体实施方式中，氧化物区域58可相对深于第一至第五P+区域53a-53e和第一至第八N+区域55a-55h。
用于构建阻断电压装置100的第一至第三p阱52a-52c和第一和第二n阱54a，54b可被轻掺杂，并操作作为阻断结和/或提供可有助于实现目标内置保护特征的有效电阻。在具体实施方式中，n阱可具有处于大约1016施主/cm3至大约1018施主/cm3的范围内(例如，大约7x1017施主/cm3)的峰值掺杂浓度。此外，在具体实施方式中，p阱可具有处于大约1016施主/cm3至大约1018施主/cm3的范围内(例如，大约9x1017施主/cm3)峰值掺杂浓度。然而，本领域普通技术人员将容易确定不同的掺杂水平。
阻断电压装置100可经历后端处理以形成接触和金属化。出于简洁的目的，这些细节被省略并由注释的电连接代替。
如图3B和3C所示，阻断电压装置100包括接地终端G、阴极终端C和阳极终端A。接地终端G电连接至第三P+区域53c并电连接至第四和第五N+区域55d，55e。此外，阴极终端C电连接至第二和第五P+区域53b，53e，电连接至第二和第三N+区域55b，55c，而且电连接至第七和第八N+区域55g，55h。而且，阳极终端A电连接至第一P+区域53a而且电连接至第一和第六N+区域55a，55f。
在具体实施方式中，接地终端G利用包含一个或多个钳位结构(例如，反并联二极管)的电源下端去耦电路电连接至衬底电压VSUB。在接地终端G和对衬底进行偏置的衬底电压VSUB之间加入电源下端去耦电路，可有助于通过在过电压条件期间减少注入衬底的载流子来预防锁定。然而，其它配置也是可行的，包括其中接地终端G直接电连接至衬底电压VSUB的配置，其中接地终端G开尔文连接至衬底电压VSUB的配置，或者其中接地终端G连接至与IC外部的衬底电压VSUB相连的专用接地或电源下端焊盘的配置。
本领域普通技术人员可以理解的是，图3A-3C的阻断电压装置100可对应于图2所示的阻断电压电路30的一个实施方式。例如，图3C的阻断电压装置100被注释成包括图2所示的电路装置，例如阻塞二极管31、第一PNP双极型晶体管32、第二或双向PNP双极型晶体管33、第一NPN双极型晶体管34、第二NPN双极型晶体管35、和第一至第三电阻器41-43。图3C的阻断电压装置100也被注释为包括未在图2示出的电路装置，例如第四电阻器81、第三PNP双极型晶体管82和衬底PNP双极型晶体管83。
阻塞二极管31可具有从第一p阱52a形成的阳极以及从第一n阱54a形成的阴极。此外，第一PNP双极型晶体管32可以是一个横向寄生双极型装置，其具有从第二P+区域53b形成的发射极、从第一n阱54a形成的基极、以及从第一p阱52a形成的集电极。而且，双向PNP双极型晶体管33可以是一个横向寄生双极型装置，其具有从第二p阱52b形成的发射极/集电极E/C、从n型隔离层59形成的基极、以及从第一p阱52a形成的集电极/发射极C/E。此外，第三PNP双极型晶体管82可以是一个横向寄生双极型装置，其具有从第二P+区域53b形成的发射极、从第一n阱54a形成的基极、以及从第二p阱52b形成的集电极。而且，第一NPN双极型晶体管34可以是一个纵向寄生双极型装置，其具有从第一和第六N+区域55a，55f形成的发射极、从第一p阱52a形成的基极、以及从n型隔离层59形成的集电极。此外，第二NPN双极型晶体管35可以是一个纵向寄生双极型装置，其具有从第四和第五N+区域55d，55e形成的发射极、从第二p阱52b形成的基极、以及从n型隔离层59形成的集电极。
可从第一P+区域53a和第一NPN双极型晶体管34的基极之间的第一p阱52a的电阻形成第一电阻器41。此外，可以从第二N+区域55b与第一PNP双极型晶体管32的基极之间的第一n阱54a的电阻来形成第二电阻器42。而且，可以从第三P+区域53c与第二NPN双极型晶体管35的基极之间的第二p阱52b的电阻来形成第三电阻器43。此外，可以从第三N+区域55c与第三PNP双极型晶体管82的基极之间的第一n阱54a的电阻来形成第四电阻器81。
在阳极终端A和阴极终端C之间的正常操作条件期间，阻断电压装置100可类似于高阻断电压二极管进行操作。例如，与第一p阱52a和第一n阱54a相关的阻塞二极管31在阳极终端A的电压大于阴极终端C的电压时可变成正向偏置，并且在阳极终端A的电压小于阴极终端C的电压时可变成反向偏置。然而，图示的阻断电压装置100还包括集成保护结构，可被用来保护电路以防止过应力条件期间的损害。
例如，阻断电压装置100包括包含第一PNP双极型晶体管32和第一NPN双极型晶体管34的PNPN硅控整流器(SCR)。第一PNP双极型晶体管32和第一NPN双极型晶体管34操作作为交叉耦接的双极型晶体管对，可保护阻塞二极管31以防止阳极终端A和阴极终端C之间接收的ESD和/或EMI事件期间的反向击穿造成的损害。在图示的配置中，PNPNSCR与第二P+区域53b、第一n阱54a、第一p阱52a和第一和第六N+区域55a，55f相关。
此外，阻断电压装置100包括包含双向PNP双极型晶体管33和第一和第二NPN双极型晶体管34，35的NPNPN双向SCR。在图示的配置中，NPNPN双向SCR与第一和第六N+区域55a，55f、第一p阱52a、n型隔离层59、第二p阱52b和第四和第五N+区域55d，55e相关。
NPNPN双向SCR可有助于预防p型衬底51的寄生装置在阻断电压装置的阳极终端A相对于接地终端G受到应力时激活并被损害。例如，衬底PNP双极型晶体管83可包括从第一p阱52a形成的发射极、从n型隔离层59形成的基极、以及从p型衬底51形成的集电极。NPNPN双向SCR可被配置成在衬底PNP双极型晶体管83激活之前在瞬间电事件期间导通，从而预防衬底PNP双极型晶体管83受到损害。例如，第一NPN双极型晶体管34和双向PNP双极型晶体管33操作作为第一交叉耦接的双极型晶体管对，其可保护阻断电压装置100以防止使得接地终端G的电压相对于阳极终端A的电压增大的ESD和/或EMI事件。此外，第二NPN双极型晶体管35和双向PNP双极型晶体管33操作作为第二交叉耦接的双极型晶体管对，其可保护阻断电压装置100以防止使得阳极终端A的电压相对于接地终端G的电压增大的ESD和/或EMI事件。
图示的阻断电压装置100进一步包括包含第三PNP双极型晶体管82和第二NPN双极型晶体管35的PNPN SCR。第三PNP双极型晶体管82和第二NPN双极型晶体管35操作作为交叉耦接的双极型晶体管对，其可保护阻断电压装置100以防止阴极终端C和接地终端G之间接收的ESD和/或EMI事件期间的损坏，例如与n型隔离层59和p型衬底51之间的结相关的损坏。虽然该结可能在阻断电压装置100被用作阻塞二极管元件时更不容易被损坏，第三PNP双极型晶体管82和第二NPN双极型晶体管35仍有利于保护该结。
可包含第一至第六浅p型区域56a-56f以提高阻断电压装置100的保护特征。例如，第一至第六浅p型区域56a-56f可具有比第一和第二p阱52a，52b更高的掺杂浓度，因此可被用来增大与其中形成的N+和P+区域靠近的空穴的浓度。增大这些区域中的空穴的浓度可提升阻断电压装置100的整体电流处理能力，减小第一和第二NPN双极型晶体管34的双极型电流增益，35，并增大阻断电压装置的保持电压以避免ESD和/或EMI条件的锁定。在具体实施方式中，第一、第三、第四和第六浅p型区域56a，56c，56d，56f被用来控制第一和第二NPN双极型晶体管34，35的增益，而且第二和第五浅p型区域56b，56e被分别用来减小第二和第一p阱52b，52a的电阻。虽然阻断电压装置100被图示为包含浅p型区域，但是在具体实施方式中，浅p型区域可省略或者布置成其它方式。例如，在一个实施例中，省略第二和第五浅p型区域56b，56e。在另一实施例中，第一至第三浅p型区域56a-56c合起来操作作为第一浅p型结构，而且第四至第六浅p型区域56d-56f合起来操作作为第二浅p型结构。
第一至第三浅n型区域57a-57c可具有相对于其中形成它们的阱更高的掺杂浓度，因此可被用来减小其中形成它们的n阱的电阻。例如，第三浅n型区域57c可减小装置的侧壁n阱电阻。第一和第二浅n型区域57a，57b可被用来通过增大载流子浓度和装置的表面附近的电流量来高传导率并减小与n阱相关的晶体管和二极管结构的电阻。例如，第一和第二浅n型区域57a，57b可被用来减小包含第一PNP双极型晶体管32和第一NPN双极型晶体管34的PNPN SCR结构的导通电阻以及调节第一n阱54a和第一和第二p阱52a，52b之间的阻断电压。例如，更靠近阻断结地布置浅n型区域可导致更低的阻断电压。虽然阻断电压装置100被图示为包括浅n型区域，在具体实施方式中，浅n型区域可省略或者布置成其它方式。
在一个实施例中，第一至第六浅p型区域56a-56f更浅、更窄，并且具有比第一至第三浅n型区域57a-57c高的掺杂浓度。然而，其它配置也是可行的，例如与用于制造阻断电压装置100的具体工艺相关的配置。例如，在其它实施方式中，第一至第六浅p型区域56a-56f的深度可大约等于第一至第三浅n型区域57a-57b的深度。由此，在一些实施方式中浅p型区域56a-56f无需更浅、更窄、和/或具有比浅n型区域57a-57b高的掺杂浓度。
阻断电压装置100被注释为示出了上述阱、区域和层的各种尺寸。在图3A-3C中，阻断电压装置100是对称的。由此，虽然下面参考装置的左半边描述了尺寸，但是装置的右半边可被配置成具有类似的尺寸。本领域普通技术人员可以理解的是，此处的指教还可应用至非对称装置。例如，通过在非对称配置中布置装置的阱、有源区、和/或其它结构，可以提供非对称结构。
图3A所示的第一距离D1被用来指示第一p阱52a的宽度，而且可被用来控制装置的阳极区域的宽度。在具体实施方式中，第一距离D1可被选择为处于大约25μm至大约35μm的范围内，例如，大约28μm。然而，本领域技术人员可以容易地确定其它尺寸。
图3A所示的第二距离D2被用来指示第一N+区域55a的边缘与第二N+区域55b的边缘之间的距离，而且可被选择来控制第一PNP双极型晶体管32的传导强度以及控制阻塞二极管31的传导特征。在具体实施方式中，第二距离D2可被选择为处于大约15μm至大约25μm的范围内，例如，大约20μm。然而，本领域技术人员可以容易地确定其它尺寸。
图3A所示的第三距离D3被用来指示第一p阱52a和第二p阱52b之间的距离，而且可被选择来控制装置的阴极区域的宽度。在具体实施方式中，第三距离D3可被选择为处于大约30μm至大约60μm的范围内，例如，大约45μm。然而，本领域技术人员可以容易地确定其它尺寸。
图3A所示的第四距离D4被用来指示第一p阱52a和第一n阱54a中形成的N+和P+区域的高度。此外，图3A所示的第五距离D5被用来指示第一p阱52a和第一n阱54a中形成的N+区域的宽度，而且图3A所示的第六距离D6被用来指示第一p阱52a和第一n阱54a中形成的P+区域的宽度。第四至第六距离D4-D6可被选择来控制，例如，与装置相关的阻塞二极管电流处理能力并优化阳极和阴极终端之间的PNPN SCR的触发和保持电压。在具体实施方式中，第四距离D4可被选择为处于大约120μm至大约180μm的范围内，例如，大约150μm，第五距离D5可被选择为处于大约4.0μm至大约7.0μm的范围内，例如，大约4.8μm，而且第六距离D6可被选择为处于大约4.0μm至大约7.0μm的范围内，例如，大约4.8μm。然而，本领域技术人员可以容易地确定其它尺寸。此外，在具体实施方式中，第一p阱52a和第一n阱54a的N+和P+区域的高度和宽度可被选择成针对每个具体N+和P+区域具有不同的值。
图3A所示的第七距离D7被用来指示第一n阱54a的高度。在图示的配置中，阳极终端A和阴极终端C被配置成之间的电流传导可横向操作。第七距离D7可被选择成足够大以致于能够预防与垂直电流相关的边缘效应。在具体实施方式中，第七距离D7可被选择为处于大约260μm至大约300μm的范围内，例如，大约280μm。然而，本领域技术人员可以容易地确定其它尺寸。
图3B所示的第八距离D8被用来指示第二浅n型区域57b的边缘与第二p阱52b的边缘之间的距离，而且可有助于控制阴极终端C和接地终端G之间的操作特征。在具体实施方式中，第八距离D8可被选择为处于大约0.3m至大约1.5m的范围内，例如，大约1m。然而，本领域技术人员可以容易地确定其它尺寸。
图3B所示的第九距离D9被用来指示第一浅n型区域57a与第一p阱52a的边缘之间的距离，而且可有助于控制阻塞二极管31的操作特征，例如二极管的阻断电压。在具体实施方式中，第九距离D9可被选择为处于大约0.3m至大约1.5m的范围内，例如，大约1m。然而，本领域技术人员可以容易地确定其它尺寸。
虽然图3A-3C图示了阻断电压装置的一个具体配置，其它实施方式也是可行的，例如多个阳极/阴极指状实施方式、环形和圆形布局阵列实施方式，或其适应芯片级布局、接合和封装限制的他实施方式。例如，在具体实施方式中，多阳极区域可被形成为与第一n阱54a相关的阴极区域中的岛。而且，可按照各种方式实现阻断电压装置，例如参考图4A-5B描述和讨论的那样。
图4A-4H是结隔离阻断电压装置的各种实施例的截面图。阻断电压装置可被用来提供精调阳极终端A与阴极终端C之间及阴极终端C和接地终端G之间的正向和方向保护特征的控制。
图4A是根据一个实施例的结隔离阻断电压装置110的截面图。图4A的阻断电压装置110类似于图3B的阻断电压装置100，除了图4A的阻断电压装置110不包括第一至第六浅p型区域56a-56f。在具体实施方式中，可省略第一至第六浅p型区域56a-56f，例如与表面附近足够高的p阱掺杂浓度相关的配置，包括分开的深p阱的配置，或者其中不能在具体制造工艺中获取浅p型区域的配置。
图4B是根据另一实施例的结隔离阻断电压装置120的截面图。图4B的阻断电压装置120of类似于图3B的阻断电压装置100，除了图4B的阻断电压装置120图示了其中第一n阱54a和第一和第二p阱52a，52b中形成的P+和N+区域的极性反过来的配置。具体地，图4B的阻断电压装置120类似于图3B的阻断电压装置100，除了P+区域53a-53c，53e已经被N+区域125a-125c，125e代替，而且N+区域55a-55h已经被P+区域123a-123h代替。参见图2和4B，按照这样的方式配置阻断电压装置120可增大空穴的注入以及装置中电子的复合，从而相对于第一和第二NPN双极型晶体管34，35改善第一PNP双极型晶体管32和双向PNP双极型晶体管33的操作。此外，图4B的阻断电压装置120还可具有比图3B的阻断电压装置100更大的PNP发射极面积，这可减小第一PNP双极型晶体管32和双向PNP双极型晶体管33的发射极电阻。相对装置的NPN双极型晶体管的强度增大装置的PNP双极型晶体管的强度可有助于将PNPNSCR 46的保持电压以及NPNPN双向SCR 47的正向和方向保持电压增大至适合具体应用使用的水平。
图4C是根据另一实施例的结隔离阻断电压装置130的截面图。图4C的阻断电压装置130类似于图3B的阻断电压装置100，除了图4C的阻断电压装置130图示了其中第一n阱54a中形成的P+和N+区域的极性反过来的配置。具体地，图4C的阻断电压装置130类似于图3B的阻断电压装置100，除了P+区域53b，53e已经被N+区域135b，135e代替，而且N+区域55b-55c，55g，55h已经被P+区域133b-133c，133g，133h代替。参见图2和4C，按照这样的方式配置阻断电压装置130可增大第一PNP双极型晶体管32的强度以及第一NPN双极型晶体管34的强度，从而减小PNPN SCR 46的保持电压。
图4D是根据另一实施例的结隔离阻断电压装置140的截面图。阻断电压装置140of图4D类似于阻断电压装置100of图3B，除了阻断电压装置140of图4D图示了其中第一和第二p阱52a，52b中形成的P+和N+区域的极性反过来的配置。具体地，图4D的阻断电压装置140类似于图3B的阻断电压装置100，除了P+区域53a，53c已经被N+区域145a，145c代替，而且N+区域55a，55d-55f已经被P+区域143a，143d-143f代替。参见图2和4A-4D，按照这样的方式配置阻断电压装置140可相对于图4A-4D所示的配置减小双向PNP双极型晶体管33的强度以及第一和第二NPN双极型晶体管34，35的强度，从而增大NPNPN双向SCR 47的正向和方向保持和触发电压。
图4E是根据另一实施例的结隔离阻断电压装置150的截面图。图4E的阻断电压装置150类似于图3B的阻断电压装置100，图4E的除了阻断电压装置150图示了其中第一n阱54a和第二p阱52b中形成的P+和N+区域的极性反过来的配置。具体地，图4E的阻断电压装置150类似于图3B的阻断电压装置100，除了P+区域53b-53c，53e已经被N+区域155b-155c，155e代替，而且N+区域55b-55e，55g-55h已经被P+区域153b-153e，153g-153h代替。参见图2和4E，按照这样的方式配置阻断电压装置150可相对于第一NPN双极型晶体管34的强度增大第一PNP双极型晶体管32的强度，并且可相对于第二NPN双极型晶体管35的强度增大双向PNP双极型晶体管33的强度，从而增大PNPN SCR 46的保持电压并增大NPNPN双向SCR 47的正向保持电压。
图4F是根据另一实施例的结隔离阻断电压装置160的截面图。图4F的阻断电压装置160类似于图3B的阻断电压装置100，除了图4F的阻断电压装置160省略了第二n阱54b、第三浅n型区域57c和第三p阱52c。此外，第二p阱52b已经被延伸以使得第三和第四P+区域53c，53d和第四和第五N+区域55d，55e被形成在第二p阱52b中。按照这样的方式配置阻断电压装置160可相对于图3A-3C所示的配置稍微减小图4F的阻断电压装置160的面积，同时提供类似的保护特征。然而，在阻断电压装置160被集成在芯片上并与其它电路共享半导体衬底时，省略第二n阱54b可增大偏置成不同电势的其他无关n阱被锁定的可能性。
图4G是根据另一实施例的结隔离阻断电压装置170的截面图。图4G的阻断电压装置170图示了阻断电压装置的非对称配置的一个示例。例如，图4G的阻断电压装置170类似于图3B的阻断电压装置100，除了图4G的阻断电压装置170省略了第五P+区域53e、第五至第八N+区域55e-55h和第一和第六浅p型区域56a，56f。此外，不同于将第一n阱54a配置为围绕第一p阱52a的第一环以及将第二p阱52b配置为围绕第一n阱54a的第二环，阻断电压装置170图示了不同实施方式。具体地，第一n阱54a已经被布置在第一和第二p阱52a，52b之间，而且第二n阱54b已经被配置为围绕第一n阱54a和第一和第二p阱52a，52b的第一环。而且，第三p阱52c已经被配置为围绕但不毗连第二n阱54b的第二环。为了有助于预防形成第一p阱52a和p型衬底51之间的寄生结构，第二n阱54b的与第一p阱52a邻接的一部分已经被配置成宽于第二n阱54b的与第二p阱52b邻接的一部。图4G的阻断电压装置170的其它细节可类似于之前描述的那样。
图4G的阻断电压装置170图示了其中装置的阳极终端A、阴极终端C和接地终端G并排布置的配置。然而，阻断电压装置170的其它配置也是可行的。例如，在具体实施方式中，可按照与参考图4B-4E描述的方式类似的方式将第一n阱54a和第一和第二p阱52a，52b中的装置的P+和N+区域的极性反过来。在其它实施方式中，可省略具体区域，例如浅n型和/或浅p型区域。而且，在一个实施例中，阻断电压装置170被配置成使得装置的线171左边的一部分是线171右边的镜像和复制。在该配置中，第一p阱52a、第一n阱54a、第二p阱52b、n阱54b的与第二p阱52b邻接的左边部分，以及p阱52c邻接的左边部分可被配置成以环形结构围绕悬浮n阱，由此n阱54b的右边部分被定义为环形结构的中心。
图4H是根据一个实施例的结隔离阻断电压装置180的截面图。图4H的阻断电压装置180类似于图3B的阻断电压装置100，除了图4H的阻断电压装置180不包括第三浅n型区域57c。虽然包括第三浅n型区域57c可减小装置的侧壁n阱电阻，但是在具体实施方式中，可省略第三浅n型区域57c，例如其中附加的掺杂未被用来减小寄生双极型增益的配置。
图5A是根据另一实施例的配置有集成保护结构结隔离阻断电压装置200的截面图。图5B是图5A的结隔离阻断电压装置200的一部分的注释截面图。
阻断电压装置200被形成在p型衬底51中，并且包括第一至第三p阱52a-52c、第一至第五P+区域53a-53e、第一至第三n阱54a-54c、第一至第八N+区域55a-55h、第一至第九浅p型区域56a-56i、第一至第四浅n型区域57a-57d、氧化物区域58和n型隔离层59。
图5A-5B的阻断电压装置200图示了其中阳极终端A和阴极终端C的顺序相对于图3A-3C的阻断电压装置100的顺序反过来的配置。例如，第一p阱52a被构建成围绕并毗连第一n阱54a的第一环，由此第一n阱54a是第一p阱52a中的岛。此外，第三n阱54c被构建成围绕并毗连第一p阱52a的第二环，可被用来提供阴极终端C和接地终端G之间的电隔离。而且，第二p阱52b被构建成围绕并毗连第三n阱54c的第三环。此外，第二n阱54b被构建成围绕并毗连第二p阱52b的第四环。而且，第三p阱52c被构建成围绕但是不毗连第二n阱54b的第五环。
按照与之前参考图3A-3C描述的方法类似的方法，第一至第四P+区域53a-53d、第一至第六N+区域55a-55f、第一至第六浅p型区域56a-56f和第一至第三浅n型区域57a-57c被形成在第一至第三p阱52a-52c和第一和第二n阱54a，54b中。然而，与图3A-3B的阻断电压装置100(其中第五P+区域53e和第七和第八N+区域55g，55h被形成在第一n阱54a中)相反，在图示的配置中，第五P+区域53e和第七和第八N+区域55g，55h被分别形成在第一p阱52a中。此外，第七至第九浅p型区域56g-56i被形成在第七N+区域55g、第五P+区域53e和第八N+区域55h下方。而且，第四浅n型区域57d被形成在第三n阱54c中。此外，n型隔离层59被布置在第一p阱52a、第一n阱54a、第二p阱52b、第三n阱54c下方，并且在第二n阱54b的一部分下方。
图5A-5B的阻断电压装置200可对应于图2所示的阻断电压电路30的另一实施方式。例如，图5B已经被注释为包括图2所示的电路装置，例如阻塞二极管31、第一PNP双极型晶体管32、第二或双向PNP双极型晶体管33、第一NPN双极型晶体管34、第二NPN双极型晶体管35和第一至第三电阻器41-43。
图5A-5B的阻断电压装置200图示了其中阳极终端A和阴极终端C的顺序已经相对于图3A-3C的阻断电压装置100反过来的配置。为了有利于将阳极终端A与接地终端G电隔离，在第一和第二p阱52a，52b之间包含了第三n阱54c。阻断电压装置200中包含第三n阱54c可相对于图3A-3C所示的阻断电压装置100增大装置的尺寸。阻断电压装置200的其他细节可以类似于之前描述的那样。
在上述实施例中，包括装置可包括具有n型或p型施主的层、区域和/或阱。在其它实施例中，阻断电压装置的所有层、区域和阱的掺杂类型可以与上述实施例中描述和示出的那些相反，而且同样的原理和优势可应用至其它实施例。例如，可利用n型衬底来形成图3A-5B的阻断电压装置的互补形式。在该实施例中，n型隔离层被p型隔离层代替，而且阻断电压装置的n阱和p阱可分别被p阱和n阱代替。此外，n型有源区和p型有源区可分别被p型有源区和n型有源区代替。
图6A-6C是用于IC的接口电路的各种实施例的电路图。接口电路图示了其中可使用此处描述的阻断电压装置的各种配置。然而，阻断电压装置可用于其它布置和实施方式。
图6A是用于IC的接口电路300的一个示例的电路图。接口电路300包括n型双扩散金属氧化物半导体(NDMOS)晶体管301、p型双扩散金属氧化物半导体(PDMOS)晶体管302、第一阻断电压装置303、第二阻断电压装置304、第一接口控制电路305、第二接口控制电路306、第一电阻器307、第二电阻器308、保护装置或钳位器309、以及焊盘310。例如，接口电路300可被用作用于FLEXRAY的驱动器电路或高端和低端LIN接口。
NDMOS晶体管301包括与至第一电源V1(例如，接地或电源下端)电连接的源极和体区。NDMOS晶体管301进一步包括与第一接口控制电路305的输出电连接的栅极。NDMOS晶体管301进一步包括与第一阻断电压装置303的阴极终端电连接的漏极。第一阻断电压装置303进一步包括与第一电源V1电连接的接地终端以及与第一电阻器307的第一端电连接的阳极终端。第一电阻器307进一步包括与第二电阻器308的第一端、保护钳位器309的第一终端、和焊盘310电连接的第二端。保护钳位器309进一步包括与第一电源V1电连接的第二终端。第二电阻器308进一步包括与PDMOS晶体管302的漏极电连接的第二端。PDMOS晶体管302进一步包括与第二接口控制电路306的输出电连接的栅极以及与第二阻断电压装置304的阴极终端电连接的源极和体区。第二阻断电压装置304进一步包括与第一电源V1电连接的接地终端以及与第二电源V2(例如，电源上端)电连接的阳极终端。
第一和第二接口控制电路305，306可被用来控制焊盘310的电压电平。例如，NDMOS和PDMOS晶体管301，302包括分别与第一和第二接口控制电路305，306的输出电连接的栅极。在具体实施方式中，NDMOS晶体管301的栅极被控制成对应于期望灌电流的电压电平，和/或PDMOS晶体管302的栅极控制成对应于期望源极电流的电压电平，由此控制焊盘310的电压电平。
第一和第二阻断电压装置303，304可有助于扩展焊盘310的操作电压范围。例如，焊盘310上的信令条件可包括正的或负的电压信令电平，而且第一和第二阻断电压装置303，304可被用来在焊盘310的电压下降至第一电源V1的电压电平以下或上升至电压电平of第二电源V2的电压电平以上时预防NDMOS和PDMOS晶体管301，302的体区变成正向偏置。
第一和第二电阻器307，308可有助于在焊盘310时接收到的瞬间电事件期间预防电流分别流经NDMOS和PDMOS晶体管301，302。在一些实施方式中，第一电阻器307的电阻被选择成处于大约0Ω(省略)和大约10Ω的范围内，第二电阻器308的电阻被选择成处于大约0Ω(省略)和10Ω的范围内。然而，本领域普通技术人员将容易确定其它适当电阻值，例如与信号处理整理性和/或最小噪声限制相关的电阻值。虽然第一和第二电阻器307，308可有助于预防电流流经接口的敏感电路，第一和第二电阻器307，308还可降低信号质量。由此，在具体实施方式中，可省略第一和第二电阻器307，308中的一个或者两者。
当在焊盘310上接收到瞬间电事件时，焊盘310的电压可增大，直到到达保护钳位器309的触发电压。然而，在具体实施方式中，在保护钳位器309激活之前焊盘310上的电压可能过冲。如之前描述的那样，第一和第二阻断电压装置303，304可包括可在保护钳位器309激活之前预防接口电路的敏感部分被损坏的集成保护结构。第一和第二阻断电压装置303，304的其它细节可以如之前描述的那样。
图6B是IC的接口电路320的另一示例的电路图。接口电路320包括NDMOS晶体管301、第一阻断电压装置303、第一接口控制电路305、第一电阻器307和焊盘310。例如，接口电路320可被用作用于下侧LIN接口的驱动器电路。接口电路320的其它细节可以类似于之前描述的那样。
图6C是IC的接口电路330的另一示例的电路图。接口电路330包括NDMOS晶体管301、PDMOS晶体管302、第一和第二阻断电压装置303，304、第一和第二接口控制电路305，306、第一和第二电阻器307，308、第一和第二保护钳位器309a，309b、和第一和第二焊盘310a，310b。例如，接口电路330可被用作用于CAN接口的驱动器电路。
图6C的接口电路330可类似于图6A的接口电路300。然而，与图6A的接口电路300(其中NDMOS和PDMOS晶体管301，302已经被配置成驱动焊盘310)相反，图6C的接口电路330图示了差分配置，其中NDMOS和PDMOS晶体管301，302已经被配置成分别驱动第一和第二焊盘310a，310b。此外，分开的保护钳位器309a，309b已经分别被连接在第一电源V1和第一和第二焊盘310a，310b之间。接口电路330的其它细节可以类似于之前描述的那样。
图7A-7D示出了用于结隔离阻断电压装置的传输线脉冲(TLP)实验室数据的一个示例的示图。示图对应于与图3A-3C的阻断电压装置100一个实施方式相关的数据。
图7A是针对阳极终端A和阴极终端C之间的正向偏置测试的图3A-3C的阻断电压装置100的一个实施例的TLP电流-电压特征的示图401。如示图401所示，阻断电压装置在该偏置条件下可类似于阻塞二极管操作。图7B是针对阴极终端C和阳极终端A之间的反向偏置测试的图3A-3C的阻断电压装置100的一个实施例的TLP电流-电压特征的示图402。如图7B所示，阻断电压装置可具有比大约70V相对高的阻断电压。此外，随着电压的幅值进一步增大，装置的PNPN SCR可激活并向装置提供保护。
图7C是针对阳极终端A和接地终端G之间的正衬底应力条件测试的，图3A-3C的阻断电压装置100的一个实施例的TLP电流-电压特征的示图403。此外，图7D是针对阳极终端A和接地终端G之间的负衬底应力条件测试的，图3A-3C的阻断电压装置100的一个实施例的TLP电流-电压特征的示图404。如图7C和7D所示，阻断电压装置包括NPNPN双向SCR，其可提供保护以防止阳极和接地终端之间的过电压和欠电压条件。
如图7A-7D所示，图示的阻断电压装置的实施例已经被配置成具有高电流处理能力，超过对于各种应力条件的9安培TLP。对于各种应力条件，在实施每个应力电压之后验证泄漏电流数据以确定高电压阻断结的完整性，直到达到附图所示的最大电流。技术人员可以理解的是，每个脉冲之后的泄漏电流值的相对小的变化可表示IC的完整性。相反，泄漏电流中的激烈变化可表示IC损坏。
应用
采用上述方案的装置可实施在各种在恶劣的电气环境中工作的高性能电子装置和接口应用中。电子装置的示例可包括但不限于消费电子产品、消费电子产品的部分、电子测试设备、高稳健性工业及汽车应用等。电子装置的示例还可包括光网或其它通信网络的电路。消费电子产品可包括但不限于移动电话、引擎控制单元、车辆引擎管理控制器、传输控制器、安全带控制器、防锁死刹车系统控制器、摄像录像机、相机、数码相机、编写存储芯片、清洗器、干燥器、清洗器/干燥器、复印机、传真机、扫描器、多功能外围设备等。而且，电子装置可包括未完工的产品，包括用于工业、医疗和汽车应用的产品。
前述说明以及权利要求可表示被“连接”或“耦接”在一起的元素或特征。就此处的使用而言，除非相反地明确说明，否则“连接”指的是一个元素/特征直接或间接连接至另一元素/特征，并且并非必须是机械的。类似地，除非相反地明确说明，否则“耦接”指的是一个元素/特征直接或间接耦接至另一元素/特征，并且并非必须是机械的。因此，虽然附图所示的各种方案描绘了元素和组件的示例配置，但是其它的插入元素、装置、特征或组件可出现在实际实施例中(假设所示电路的功能不会受到不利的影响)。
虽然已经针对具体实施例描述了本发明，但是对于本领域普通技术人员而言显而易见的其它实施例，包括不提供前述所有特征和优势的实施例，也包含在本发明的范围内。而且，上述各种实施例可组合以提供进一步的实施例。而且，一个实施例中示出的具体特征也可并入其它实施例。从而，本发明的范围仅仅由所附权利要求所限定。

Claims (21)

1.一种设备，包括：
阻断电压结构，所述阻断电压结构包括：
第一终端；
第二终端，其中所述阻断电压结构被配置为在所述第二终端和所述第一终端之间提供电压阻断；
第三终端；以及
集成保护结构，所述集成保护结构包括：
硅控整流器，所述硅控整流器电连接在所述第一终端和所述第二终端之间，其中所述硅控整流器被配置为当所述第二终端的电压相对于所述第一终端的电压增大时，保护所述阻断电压结构免受过压；以及
双向硅控整流器，所述双向硅控整流器电连接在所述第三终端和所述第二终端之间，其中所述双向硅控整流器被配置为当所述第三终端的电压相对于所述第二终端的所述电压增大时，保护所述阻断电压结构免受过压，以及其中所述双向硅控整流器还被配置为当所述第二终端的所述电压相对于所述第三终端的所述电压增大时，保护所述阻断电压结构免受过压。
2.根据权利要求1所述的设备，其中所述阻断电压结构包括阻断电压二极管。
3.根据权利要求1所述的设备，还包括：
电连接到所述第一终端的焊盘；
接口控制电路；以及
n型双扩散金属氧化物半导体(NDMOS)晶体管，包括电连接至第一电源的源极和体区、电连接至所述接口控制电路的输出的栅极以及电连接至所述第二终端的漏极。
4.根据权利要求1所述的设备，还包括：
焊盘；
接口控制电路；
p型双扩散金属氧化物半导体(PDMOS)晶体管，包括电连接至第二终端的源极和体区、电连接至所述接口控制电路的输出的栅极以及电连接至所述焊盘的漏极。
5.根据权利要求1所述的设备，其中所述集成保护结构还包括：
第一PNP双极型晶体管，包括电连接至所述第二终端的发射极、基极以及集电极；
第一NPN双极型晶体管，包括电连接至所述第一终端的发射极、电连接至所述第一PNP双极型晶体管的所述集电极的基极以及电连接至所述第一PNP双极型晶体管的所述基极的集电极；
第二NPN双极型晶体管，包括电连接至所述第三终端的发射极、基极以及集电极；以及
双向PNP双极型晶体管，包括电连接至所述第二NPN双极型晶体管的基极的发射极/集电极、电连接至所述第一NPN双极型晶体管的基极的集电极/发射极以及电连接至第一NPN双极型晶体管和第二NPN双极型晶体管的集电极的基极，
其中所述第一PNP双极型晶体管和所述第一NPN双极型晶体管被配置成操作作为硅控整流器，以及
其中所述第一NPN双极型晶体管、所述双向PNP双极型晶体管和所述第二NPN双极型晶体管被配置成操作作为双向硅控整流器。
6.根据权利要求1所述的设备，其中所述阻断电压结构还包括：
第一p型阱，所述第一p型阱包括电连接至所述第一终端的至少一个p型有源区和至少一个n型有源区；
第一n型阱，所述第一n型阱包括电连接至所述第二终端的至少一个p型有源区和至少一个n型有源区；以及
第二p型阱，所述第二p型阱包括电连接至所述第三终端的至少一个p型有源区和至少一个n型有源区；以及
处于所述第一p型阱、所述第一n型阱以及所述第二p型阱的至少一部分下方的n型隔离层。
7.根据权利要求6所述的设备，
其中所述第一n型阱的所述至少一个p型有源区、所述第一n型阱、所述第一p型阱以及所述第一p型阱的所述至少一个n型有源区被配置成操作作为硅控整流器，以及
其中所述第一p型阱的所述至少一个n型有源区、所述第一p型阱、所述n型隔离层、所述第二p型阱和所述第二p型阱的所述至少一个n型有源区被配置成操作作为双向硅控整流器。
8.根据权利要求7所述的设备，其中所述阻断电压结构包括阻断电压二极管，其中所述第一p型阱和所述第一n型阱被配置成操作作为所述阻断电压二极管。
9.根据权利要求6所述的设备，其中所述阻断电压结构布置在p型衬底中，其中所述第三终端被配置为当在所述第一终端和所述第二终端之间接收到静电放电事件或电磁干扰事件时，收集注入到所述p型衬底的载流子。
10.根据权利要求6所述的设备，其中所述第一n型阱被配置成围绕所述第一p型阱，而且其中所述第二p型阱被配置成围绕所述第一n型阱。
11.根据权利要求10所述的设备，其中所述阻断电压结构还包括第二n型阱，所述第二n型阱被配置为围绕所述第二p型阱，其中所述n型隔离层延伸至所述第一p型阱、所述第一n型阱、所述第二p型阱以及所述第二n型阱的至少一部分下方。
12.根据权利要求10所述的设备，其中所述阻断电压结构还包括第一浅n型区域和第二浅n型区域，其中所述第一浅n型区域布置在所述第一n型阱中并处于所述第一p型阱与所述第一n型阱的所述至少一个n型有源区之间，而且其中所述第二浅n型区域布置在所述第一n型阱中并处于所述第二p型阱与所述第一n型阱的所述至少一个n型有源区之间。
13.根据权利要求12所述的设备，其中所述第一p型阱的所述至少一个n型有源区包括第一n型有源区和第二n型有源区，而且其中所述第一p型阱的所述至少一个p型有源区包括布置在所述第一n型有源区和第二n型有源区之间的第一p型有源区。
14.根据权利要求13所述的设备，其中所述第一n型阱的所述至少一个n型有源区包括第三n型有源区和第四n型有源区，而且其中所述第一n型阱的所述至少一个p型有源区包括布置在所述第三n型有源区和第四n型有源区之间的第二p型有源区。
15.根据权利要求10所述的设备，其中所述第一p型阱的所述至少一个p型有源区包括第一p型有源区和第二p型有源区，而且其中所述第一p型阱的所述至少一个n型有源区包括布置在所述第一p型有源区和第二p型有源区之间的第一n型有源区。
16.根据权利要求15所述的设备，其中所述第一n型阱的所述至少一个p型有源区包括第三p型有源区和第四p型有源区，而且其中所述第一n型阱的所述至少一个n型有源区包括布置在所述第三p型有源区和第四p型有源区之间的第二n型有源区。
17.根据权利要求16所述的设备，其中所述第二p型阱的所述至少一个p型有源区包括第五p型有源区和第六p型有源区，而且其中所述第二p型阱的所述至少一个n型有源区包括布置在所述第五p型有源区和第六p型有源区之间的第三n型有源区。
18.根据权利要求1所述的设备，其中所述第一终端包括阳极终端，所述第二终端包括阴极终端以及所述第三终端包括地终端。
19.一种设备，包括：
阻断电压结构，所述阻断电压结构包括：
第一终端；
第二终端，其中所述阻断电压结构被配置为在所述第二终端和所述第一终端之间提供电压阻断；
第三终端；以及
集成保护结构，所述集成保护结构包括：
用于当所述第二终端的电压相对于所述第一终端的电压增大时保护所述阻断电压结构免受过压的装置；以及
用于当所述第三终端的电压相对于所述第二终端的所述电压增大时保护所述阻断电压结构免受过压，并且当所述第二终端的所述电压相对于所述第三终端的所述电压增大时保护所述阻断电压结构免受过压的装置。
20.一种集成电路，包括：
阻断电压结构，所述阻断电压结构包括：
第一p型阱，所述第一p型阱包括电连接至第一终端的至少一个p型有源区和至少一个n型有源区；
第一n型阱，所述第一n型阱包括电连接至第二终端的至少一个p型有源区和至少一个n型有源区；
第二p型阱，所述第二p型阱包括电连接至第三终端的至少一个p型有源区和至少一个n型有源区；
处于所述第一p型阱、所述第二n型阱以及所述第二p型阱的至少一部分下方的n型隔离层；以及
集成保护结构，所述集成保护结构包括：
硅控整流器，所述硅控整流器与所述第一n型阱的所述至少一个p型有源区、所述第一n型阱、所述第一p型阱以及所述第一p型阱的所述至少一个n型有源区相关联；以及
双向硅控整流器，所述双向硅控整流器与所述第一p型阱的所述至少一个n型有源区、所述第一p型阱、所述n型隔离层、所述第二p型阱以及所述第二p型阱的所述至少一个n型有源区相关联。
21.根据权利要求20所述的集成电路，其中所述阻断电压结构包括阻断电压二极管。
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