CN102593155A - 一种基于多孔道均流的瞬态电压抑制器 - Google Patents

Abstract

本发明公开了一种基于多孔道均流的瞬态电压抑制器，包括P+衬底层和P-外延层；第一外延区与P+衬底层之间设有N+埋层，第二外延区上设有N+有源注入区；第一外延区上嵌有N阱，N阱上设有P+有源注入区；P+有源注入区通过金属电极与N+有源注入区相连；N阱与铺设于第一外延区上的N+有源注入层相连；N+有源注入层通过若干内填有N型材料的孔道与N+埋层相连。本发明通过采用多孔道均流技术，将ESD电流均匀引至齐纳结，使得齐纳结收集到的电流密度大体相同，避免了由于电流密度不同导致齐纳结局部失效的现象，有效增大结面积的利用效率，同时降低了导通电阻，提高钳位特性，从而增强器件的抗ESD能力。

Description

一种基于多孔道均流的瞬态电压抑制器

技术领域

本发明属于集成电路静电防护技术领域，具体涉及一种基于多孔道均流的瞬态电压抑制器。

背景技术

随着电子信息技术的迅速发展，当前半导体器件日益趋向小型化、高密度和多功能化，特别是像时尚消费电子和便携式产品等对主板面积要求比较严格的应用，很容易受到静电释放(ESD)的影响。静电是时时刻刻到处存在的，在60年代，随着对静电非常敏感的MOS器件的出现，静电问题也出现了，到70年代静电问题越来越来严重，80-90年代，随着集成电路的密度越来越大，一方面其二氧化硅膜的厚度越来越薄(微米变到纳米)，其承受的静电电压越来越低；另一方面，产生和积累静电的材料如塑料，橡胶等大量使用，使得静电越来越普遍存在，仅美国电子工业每年因静电造成的损失达几百亿美元，因此静电破坏已成为电子工业的隐形杀手，是电子工业普遍存在的“硬病毒”，在某个时刻内外因条件具备时就要发作。

静电破坏具有隐蔽性，潜在性，随机性和复杂性。人体不能直接感知静电除非发生静电放电，但是发生静电放电人体也不一定能有电击的感觉，这是因为人体感知的静电放电电压为2～3V，所以静电具有隐蔽性；有些电子元器件受到静电损伤后的性能没有明显的下降，但多次累加放电会给器件造成内伤而形成隐患。因此静电对器件的损伤具有潜在性；从一个元件产生以后，一直到它损坏以前，所有的过程都受到静电的威胁，而这些静电的产生也具有随机性，其损坏也具有随机性；静电放电损伤的失效分析工作，因电子产品的精、细、微小的结构特点而费时、费事、费钱，要求较高的技术往往需要使用扫描电镜等高精密仪器。即使如此，有些静电损伤现象也难以与其他原因造成的损伤加以区别，使人误把静电损伤失效当作其他失效。这在对静电放电损害未充分认识之前，常常归因于早期失效或情况不明的失效，从而不自觉地掩盖了失效的真正原因。所以静电对电子器件损伤的分析具有复杂性。

静电放电现象的模式通常分为四种：HBM(人体放电模式)，MM(机器放电模式)，CDM(组件充电放电模式)以及FIM(电场感应模式)。而最常见也是工业界产品必须通过的两种静电放电模式是HBM和MM。当发生静电放电时，电荷通常从芯片的一只引脚流入而从另一只引脚流出，此时静电电荷产生的电流通常高达几个安培，在电荷输入引脚产生的电压高达几伏甚至几十伏。如果较大的ESD电流流入内部芯片则会造成内部芯片的损坏，同时，在输入引脚产生的高压也会造成内部器件发生栅氧击穿现象，从而导致电路失效。因此，为了防止内部芯片遭受ESD损伤，对芯片的每个引脚都要进行有效的ESD防护，对ESD电流进行泄放。

在集成电路的正常工作状态下，静电放电保护器件是处于关闭的状态，不会影响输入输出引脚上的电位；而在外部静电灌入集成电路而产生瞬间的高电压的时候，这个器件会开启导通，迅速的排放掉静电电流。

ESD静电因为时间短，能量大，往往对电路产生瞬间的冲击导致电路中各器件的损坏，这就要求ESD防护结构不但要有很好的电流泄放能，而且对于ESD静电有一种较快的反应速度。

电路保护元件的选择根据所要保护的布线情况、可用的电路板空间以及被保护电路的电特性来决定。因为利用先进工艺技术制造的IC电路里氧化层比较薄，栅极氧化层更易受到损害；而且一些采用深亚微米工艺和甚精细线宽布线的复杂半导体功能电路，对电路瞬变过程的影响更加敏感，这将导致上述问题加重。因此要求保护器件必须具备低箝位电压以提供有效的ESD保护；而且响应时间足够短以满足高速数据线路的要求；封装集成度高以适用便携设备印制电路板面积紧张的情况；同时还要保证多次ESD过程后不会劣化以保证高档设备应有的品质。瞬态电压抑制器(TVS：Transient Voltage Suppressor)正是为解决这些问题而产生的，它已成为保护电子信息设备的关键性技术器件。

但传统TVS中二极管结构大多是在P衬底上或者在P外延上注入N+形成PN结，依靠较大的PN结面积承载ESD大电流，或者是在N衬底或N外延上注入P+形成PN结；目前传统TVS主要应用于手机，MP3和数码相机等便携电子产品中，这些产品由于数据传输速度比较慢，因此，对TVS的寄生电容的要求不高，一般允许在(30～100)pF的范围内；但目前的一些高端数码产品基本都采用如USB2.0、USB3.0、HDMI等高速传输接口，如USB3.0，数据传输速率达到600MBps，因此对TVS的寄生电容要求极高，必须要求低于3.5pF甚至更低，而传统大电容值的TVS应用于高速传输接口中会影响整个系统的信号完整性，失去ESD防护的性能，已经不能满足这种高速要求。

现有的低电容TVS结构如图1所示，为双通道防护器件，背面地电极技术，实现了低电容要求，放电结面为NBL(N+埋层)与P+衬底形成的齐纳结，可利用齐纳结面积越大，放电能力就会越强，以I/O1为例，当ESD事件发生时，电流经过P+有源注入区进入N-外延，然后经过外延流入NBL，如图中带箭头的直线所示，由于电流积聚效应，以及外延上的寄生电阻会产生压降，ESD电流会首先到达P+有源注入区正下方的NBL埋层，离P+有源注入区越远的NBL接收到的ESD电流就会越晚，电流密度也越低，随着ESD电流的增加，P+有源注入区正下方附近的齐纳结的电流密度逐渐增加，由于寄生电阻的影响，距离P+有源注入区较远的NBL埋层形成的齐纳结的电流密度比P+正下方的齐纳结小的多，当ESD电流增大到一定程度，P+有源注入区正下方的齐纳结会首先发生击穿，加上电流积聚效应，会导致ESD器件局部过热而提前失效，抗ESD能力受到影响。

发明内容

针对现有技术所存在的上述技术缺陷，本发明提供了一种基于多孔道均流的瞬态电压抑制器，采用多孔道均流技术，有效增加齐纳结的利用效率，增强器件的抗ESD能力。

一种基于多孔道均流的瞬态电压抑制器，包括P+衬底层；所述的P+衬底层上设有P-外延层，P+衬底层底部设有接地电极；所述的P-外延层通过外隔离环和内隔离环被分割成两块区域：位于内隔离环内的第一外延区和位于外隔离环与内隔离环之间的第二外延区；所述的第一外延区与P+衬底层之间设有N+埋层，所述的第二外延区上设有四个N+有源注入区；

所述的第一外延区上嵌有四个N阱，四个N阱上分别设有四个P+有源注入区；四个P+有源注入区通过四个金属电极分别与四个N+有源注入区相连；

所述的N阱与铺设于第一外延区上的N+有源注入层相连；所述的N+有源注入层通过若干内填有N型材料的孔道与N+埋层相连。

所述的P-外延层的掺杂浓度为(5×10¹⁴～5×10¹⁵)atom/cm³，厚度为(5～8)um。

所述的N+埋层的掺杂浓度为(5×10¹⁹～5×10²⁰)atom/cm³，厚度为(1～1.5)um。

优选地，所述的孔道内的N型材料的掺杂浓度为(5×10¹⁴～5×10¹⁵)atom/cm³；可起到良好的均匀导通作用。

优选地，所述的外隔离环或内隔离环的宽度为(1.5～2)um，深度为(8～10)um；可有效地抑制寄生效应。

优选地，所述的孔道的直径为(1.5～2)um；可起到良好的均匀导通作用。

所述的瞬态电压抑制器的等效电路由八个二极管和一个齐纳稳压管构成；其中，二极管D1、D3、D5、D7的阴极均与齐纳稳压管Q的阴极相连，二极管D2、D4、D6、D8的阳极均与齐纳稳压管Q的阳极相连并接地；二极管D1的阳极与二极管D2的阴极相连并构成瞬态电压抑制器的第一输入输出端，二极管D3的阳极与二极管D4的阴极相连并构成瞬态电压抑制器的第二输入输出端，二极管D5的阳极与二极管D6的阴极相连并构成瞬态电压抑制器的第三输入输出端，二极管D7的阳极与二极管D8的阴极相连并构成瞬态电压抑制器的第四输入输出端。

所述的二极管D1、D3、D5、D7分别由四个N阱和四个P+有源注入区构成；所述的二极管D2、D4、D6、D8分别由第二外延区和四个N+有源注入区构成；所述的齐纳稳压管Q由N+埋层和P+衬底层构成。

本发明瞬态电压抑制器的保护电压范围可达(1.2～5)V，钳位电压范围为(7～12)V。

本发明的有益技术效果为：

(1)本发明通过串联二极管的多通道的结构设计，使得TVS具有极短的响应时间和相当高的浪涌吸收能力，当其两端经受瞬间的高能量冲击时，TVS能以极快的速度把两端间的阻抗值由高阻抗变为低阻抗，以吸收一个瞬间大电流，从而将其两端电压箝制在一个预定的数值上，从而保护后面的电路元件不受瞬态高压尖峰脉冲的冲击。

(2)本发明通过采用齐纳稳压管与低电容二极管的组合结构以及深槽隔离技术，进一步降低了TVS的寄生电容，将寄生效应抑制到最低程度，可广泛应用于一些便携式设备和高速接口的静电防护上。

(3)本发明通过采用多孔道均流技术，将ESD电流均匀引至齐纳结，使得齐纳结收集到的电流密度大体相同，避免了由于电流密度不同导致齐纳结局部失效的现象，有效增大结面积的利用效率，同时降低了导通电阻，提高钳位特性，从而增强器件的抗ESD能力。

附图说明

图1为现有TVS器件的结构示意图。

图2为本发明TVS器件的实施版图。

图3为图2沿AA’方向的剖面示意图。

图4为本发明TVS器件的等效电路图。

图5为本发明TVS器件的防护路径示意图。

图6(a)为图3沿x方向的剖面浓度曲线图。

图6(b)为图3沿y方向的剖面浓度曲线图。

图6(c)为图3沿z方向的剖面浓度曲线图。

图7为本发明TVS器件的制备工艺流程示意图。

具体实施方式

为了更为具体地描述本发明，下面结合附图及具体实施方式对本发明的技术方案及其相关原理进行详细说明。

如图2和图3所示，一种基于多孔道均流的瞬态电压抑制器，包括P+衬底层1；P+衬底层1上设有P-外延层2，P+衬底层1底部设有接地电极9；P-外延层2通过外隔离环42和内隔离环41被分割成两块区域：位于内隔离环41内的第一外延区21和位于外隔离环42与内隔离环41之间的第二外延区22；第一外延区21与P+衬底层1之间设有N+埋层11，第二外延区22上设有四个N+有源注入区6；

第一外延区21上嵌有四个N阱3，四个N阱3上分别设有四个P+有源注入区7；四个P+有源注入区7通过四个金属电极8分别与四个N+有源注入区6相连；

N阱3与铺设于第一外延区21上的N+有源注入层5相连；N+有源注入层5通过若干内填有N型材料的孔道10与N+埋层11相连。

本实施方式中，P-外延层2的掺杂浓度为1×10¹⁵atom/cm³，厚度为7um；N+埋层11的掺杂浓度为2×10²⁰atom/cm³，厚度为1.2um；孔道10内的N型材料的掺杂浓度为1×10¹⁵atom/cm³；外隔离环42和内隔离环4的宽度均为1.8um，深度均为10um；孔道10的直径为2um。

图2为本实施方式TVS的俯视图，即版图结构；图中孔道10用虚线表示，表明真实存在的孔道10连接于器件表面与N+埋层11之间，高密度的孔道10遍布于整个器件可以均匀的将ESD电流引至N+埋层11，避免局部电流密度过大造成局部齐纳结过热而提前失效。

图6(a)、(b)、(c)分别为沿图3中x、y和z三个方向的浓度曲线，从浓度曲线可以看到浓度分布情况以及PN结的位置。

如图4所示，本实施方式TVS的等效电路由八个二极管和一个齐纳稳压管构成；其中，二极管D1、D3、D5、D7的阴极均与齐纳稳压管Q的阴极相连，二极管D2、D4、D6、D8的阳极均与齐纳稳压管Q的阳极相连并接地GND；二极管D1的阳极与二极管D2的阴极相连并构成瞬态电压抑制器的第一输入输出端I/O1，二极管D3的阳极与二极管D4的阴极相连并构成瞬态电压抑制器的第二输入输出端I/O2，二极管D5的阳极与二极管D6的阴极相连并构成瞬态电压抑制器的第三输入输出端I/O3，二极管D7的阳极与二极管D8的阴极相连并构成瞬态电压抑制器的第四输入输出端I/O4。

二极管D1、D3、D5、D7分别由四个N阱3和四个P+有源注入区7构成；二极管D2、D4、D6、D8分别由第二外延区22和四个N+有源注入区6构成；齐纳稳压管Q由N+埋层11和P+衬底层1构成。

如图5所示，本实施方式的瞬态电压抑制器可以实现从一端到另一端的防护(路径1)，从任一端到地的防护(路径2)以及地到任一端的防护(路径3)。当ESD来临时，以路径2为例，ESD电流从瞬态电压抑制器的输入输出端I/O2流入，首先流过二极管D5，经过齐纳稳压管Q，流向地端GND；最终输入输出端的电压被钳位在V＝V_D5+V_Q，其中：V_D5表示二极管D5的正向压降，约为0.6～0.7V左右，V_Q表示齐纳稳压管Q的反向击穿电压，通过控制P+衬底层和N+埋层的浓度可以得到不同应用范围的电压值，通常控制在5～8V之间，因此，输入输出端的电压被钳制在安全电压范围内，起到了保护作用。

如图7所示，本实施方式TVS的制备工艺实现大体可分六步实现：

第一步，N+埋层制备：如图7(a)所示，左图中N+埋层用虚线表示，说明真实存在的N+埋层位于P-外延层的下方，在俯视图中无法直接观察到。

第二步，挖槽与填充：如图7(b)所示，分两步挖槽，首先挖较深的内外隔离环，槽内填充氧化硅即可，用于隔离不需要的寄生效应，然后在N+埋层正上方如左图所示的位置挖孔道，孔道内填充N型导电材料，目的是将ESD电流均匀引至N+埋层，避免局部电流密度过大导致齐纳结提前击穿。

第三步，N阱：如图7(c)所示，外延层上如左图所示的位置用扩散的方式形成四个N阱，注意N阱要避免与N+埋层相连，N阱目的是作为ESD电流的入口。

第四步，N+有源注入：如图7(d)所示，首先形成表面互连N+有源注入区；内隔离环内，在N+埋层正上方N阱区域以外的位置进行N+有源注入，N+有源注入区与N阱表面相连，同时与所有孔道相连，目的是将N阱内的ESD电流引至引流孔；然后在内外隔离环之间四个区域进行N+有源注入，作为与电极的互连。

第五步，P+有源注入：如图7(e)所示，在四个N阱正上方分别进行P+有源注入，用于连接电极，将ESD电流引至N阱。

第六步，引电极：如图7(f)所示，如左图所示，分别将N阱上方的P+有源注入和内外隔离环之间的N+有源注入用金属相连作为输入输出口，共有四个输入输出口；同时在背面采用镀金或镀铜形成地电极。

Claims (6)

1.一种基于多孔道均流的瞬态电压抑制器，包括P+衬底层(1)；所述的P+衬底层(1)上设有P-外延层(2)，P+衬底层(1)底部设有接地电极(9)；所述的P-外延层(2)通过外隔离环(42)和内隔离环(41)被分割成两块区域：位于内隔离环(41)内的第一外延区(21)和位于外隔离环(42)与内隔离环(41)之间的第二外延区(22)；所述的第一外延区(21)与P+衬底层(1)之间设有N+埋层(11)，所述的第二外延区(22)上设有四个N+有源注入区(6)；其特征在于：

所述的第一外延区(21)上嵌有四个N阱(3)，四个N阱(3)上分别设有四个P+有源注入区(7)；四个P+有源注入区(7)通过四个金属电极(8)分别与四个N+有源注入区(6)相连；

所述的N阱(3)与铺设于第一外延区(21)上的N+有源注入层(5)相连；所述的N+有源注入层(5)通过若干内填有N型材料的孔道(10)与N+埋层(11)相连。

2.根据权利要求1所述的基于多孔道均流的瞬态电压抑制器，其特征在于：所述的P-外延层(2)的掺杂浓度为5×10¹⁴～5×10¹⁵atom/cm³，厚度为5～8um。

3.根据权利要求1所述的基于多孔道均流的瞬态电压抑制器，其特征在于：所述的N+埋层(11)的掺杂浓度为5×10¹⁹～5×10²⁰atom/cm³，厚度为1～1.5um。

4.根据权利要求1所述的基于多孔道均流的瞬态电压抑制器，其特征在于：所述的孔道(10)内的N型材料的掺杂浓度为5×10¹⁴～5×10¹⁵atom/cm³。

5.根据权利要求1所述的基于多孔道均流的瞬态电压抑制器，其特征在于：所述的外隔离环(42)或内隔离环(41)的宽度为1.5～2um，深度为8～10um。

6.根据权利要求1所述的基于多孔道均流的瞬态电压抑制器，其特征在于：所述的孔道(10)的直径为1.5～2um。

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