CN110034108A - 瞬态电压抑制器 - Google Patents

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Abstract

本发明公开了一种瞬态电压抑制器，包括一连接第一节点的重掺杂基板、一形成于重掺杂基板上的第一掺杂层、一形成于第一掺杂层上的第二掺杂层、形成于第二掺杂层中的第一重掺杂区与第二重掺杂区以及多个形成于重掺杂基板中以作为电性隔离的沟槽。其中，第一重掺杂区与第二重掺杂区共同连接一第二节点，沟槽的深度不小于第一掺杂层的深度。重掺杂基板、第二掺杂层、以及第二重掺杂区为第一半导体型。第一掺杂层与第一重掺杂区为第二半导体型。本发明可将pn接面成功地控制于元件的表面底下，由此降低瞬态电压抑制器的接面电容值。

Description

瞬态电压抑制器
技术领域
本发明有关于一种瞬态电压抑制器，特别是藉由将接面埋入于表面底下以降低输入电容的瞬态电压抑制器。
背景技术
随着现今科技的快速发展，集成电路(integrated circuit，IC)已被广泛地应用于各类电子元件中。然而，在这些电子元件于测试、组装、以及操作过程中，常会遭遇到静电放电(Electro Static discharge，ESD)的问题，进而对其内部的集成电路造成相当的损伤及威胁。一般而言，已知静电放电属于集成电路的芯片与外部物体之间电荷释放与移转的一种现象，由于短时间内大量电荷的移转，将引发过高能量的释放，当这些过多的能量超过芯片所能承受的范围，则会对于芯片造成其电路功能暂时性的失效或形成永久的损伤。为了降低此等静电放电问题的发生，在芯片的制造过程中可使用一静电消除腕带(wriststrap)或防静电布料(anti-static clothing)，不过当芯片在不同的环境或条件下使用时，其好发于芯片与外部物体间的静电放电现象，仍无法因此被轻易地消弭。有鉴于此，为了提供一更佳的静电防护效果，直接在电路中设置有静电防护元件以作为放电路径，为现今一较佳的做法，藉此也可提升集成电路整体的可靠度与使用寿命。
请参考图1所示，其为现有技术对核心电路进行静电防护的示意图，如图1所示，静电防护元件1为本领域具通常知识者，在设计集成电路的布局时相当重要的存在，其可用以防止一被保护元件2免于遭受静电放电事件。此类被保护元件2例如可为易被静电放电事件所破坏的核心电路。在现有技术中，现有资料已有许多相关的文献，皆有公开瞬态电压抑制器(transient voltage suppressors，TVS)为一种相当常见可用以进行静电防护的元件，举例来说：美国专利US 2018/0047717公开一种静电放电防护装置与其制造方法，值得注意的是，该专利在其ESD装置的元件表面上使用一磷硅玻璃层(phospho-silicate-glass，PSG)作为第一层金属前介电质(Pre-Metal Dielectric,PMD)，基于此磷硅玻璃层中的掺杂物会在表面产生有向外扩散的现象(out diffusion)，将使得元件表面的接面电容值(junction capacitance)剧烈地增加，由此大大影响了元件的特性。
发明内容
为解决现有技术存在的问题，本发明的一目的在于提出一种创新的瞬时电压抑制器。藉由本发明的设计，本发明所公开的瞬态电压抑制器结构，其pn接面(pn junction)可被成功地控制于元件的表面底下，缘是，即可有效地降低元件的接面电容值，同时将瞬时电压抑制器结构的特性维持地较佳而不受影响。
为达到本发明的发明目的，本发明公开一种瞬态电压抑制器，包括：一具有第一半导体型的重掺杂基板、一具有第二半导体型的第一掺杂层、一具有第一半导体型的第二掺杂层、一具有第二半导体型的第一重掺杂区、一具有第一半导体型的第二重掺杂区、以及多个设置于该重掺杂基板中的沟槽。
其中，重掺杂基板电性连接于一第一节点。第一掺杂层形成于重掺杂基板上，第二掺杂层形成于第一掺杂层上。第二掺杂层中形成有该第一重掺杂区与第二重掺杂区，且第一重掺杂区与第二重掺杂区共同连接于一第二节点。多个沟槽形成于重掺杂基板中，且每一个沟槽的深度不小于第一掺杂层的深度。第一重掺杂区与第二重掺杂区之间设置有至少一沟槽，以作为电性隔离。
根据本发明的一实施例，其中当该第一半导体型为N型时，该第二半导体型为P型，且该第一节点与该第二节点各自为一输入输出接脚与一接地端。
在此实施例中，所述的具有第二半导体型的第一掺杂层为一P型磊晶层，且具有第一半导体型的第二掺杂层可为一N型磊晶层、抑或一N型轻掺杂井型区。
当该具有第一半导体型的第二掺杂层为一N型轻掺杂井型区时，形成有该第一重掺杂区的N型轻掺杂井型区可选择性地移除，使得该第一重掺杂区直接形成于该第一掺杂层(即P型磊晶层)中。
根据本发明的另一实施例，其中当该第一半导体型为P型时，该第二半导体型为N型，且该第一节点与该第二节点各自为一接地端与一输入输出接脚。
在此另一实施例中，所述的具有第二半导体型的第一掺杂层为一N型磊晶层，且具有第一半导体型的第二掺杂层可为一P型磊晶层、抑或一P型轻掺杂井型区。
当该具有第一半导体型的第二掺杂层为一P型轻掺杂井型区时，形成有该第一重掺杂区的P型轻掺杂井型区可选择性地移除，使得该第一重掺杂区直接形成于该第一掺杂层(即N型磊晶层)中。
综上，本发明公开了一种瞬态电压抑制器结构，特别是一种将其接面埋入于元件表面底下的瞬态电压抑制器，藉由此种将pn接面改良为埋入于表面底下的配置概念，可由此消弭现有技术所陈并存在的诸多缺失。除此之外，本发明所公开的瞬态电压抑制器结构，藉由此设计，更可有效地降低其接面电容值。
下面通过具体实施例配合所附的图式详加说明，当更容易了解本发明的目的、技术内容、特点及其所达成的功效。
附图说明
图1为现有技术对核心电路进行静电防护的示意图。
图2为根据本发明所公开瞬态电压抑制器的示意图。
图3为根据本发明较佳第一实施例的瞬态电压抑制器的示意图。
图4为根据本发明较佳第二实施例的瞬态电压抑制器的示意图。
图5为根据本发明较佳第三实施例的瞬态电压抑制器的示意图。
图6为根据本发明较佳第四实施例的瞬态电压抑制器的示意图。
图7为根据本发明较佳第五实施例的瞬态电压抑制器的示意图。
图8为根据本发明较佳第六实施例的瞬态电压抑制器的示意图。
附图标记说明：1-静电防护元件；2-被保护元件；10-重掺杂基板；12-第一节点；14-第二节点；20-第一掺杂层；22-第二掺杂层；30-第一重掺杂区；32-第二重掺杂区；40-沟槽；100-瞬时电压抑制器。
具体实施方式
以上有关于本发明的内容说明，与以下的实施方式用以示范与解释本发明的精神与原理，并且提供本发明的专利申请范围更进一步的解释。本发明的实施例将藉由下文配合相关图式进一步加以解说，并尽可能的，于图式与说明书中，相同标号代表相同或相似构件。
以下本发明所公开的技术特征与方法手段，用以使本领域具备通常知识者能根据本发明所公开的技术思想了解、制造、与使用本发明。然而，该些实施并不能用以限制本发明的发明范畴。本领域具通常知识者在参阅以下本发明的详细说明后，当可在不超过本发明的发明范围内自行变化与修饰，而皆应隶属于本发明的发明范畴。有关本发明的特征、实作与功效，兹配合图式作较佳实施例详细说明如下。
为了有效克服现有技术的诸多缺失，本发明针对此发明目的提出一种较佳的改良设计，其为一种瞬态电压抑制器结构，请参阅图2所示，此种瞬态电压抑制器100包括：一重掺杂基板10、一第一掺杂层20、一第二掺杂层22、一第一重掺杂区30、一第二重掺杂区32、以及多个设置于其中以作为电性隔离的沟槽40。
根据本发明的实施例，其中该重掺杂基板10电性连接于一第一节点12。第一掺杂层20形成于重掺杂基板10上，第二掺杂层22形成于第一掺杂层20上。第二掺杂层22中形成有该第一重掺杂区30与第二重掺杂区32，且该第一重掺杂区30与第二重掺杂区32共同连接于一第二节点14。多个沟槽40形成于重掺杂基板10中，且每一个沟槽40的深度不小于第一掺杂层20的深度。第一重掺杂区30与第二重掺杂区32之间设置有至少一沟槽40，以作为电性隔离。
根据本发明所公开的实施例，其中所述的重掺杂基板10、第二掺杂层22、以及第二重掺杂区32为一第一半导体型，而第一掺杂层20与第一重掺杂区30为一第二半导体型。该第一半导体型与该第二半导体型为相异的导电型态。举例来说，在一实施例中，当所述的第一半导体型为N型时，则第二半导体型为P型。在另一实施例中，当所述的第一半导体型为P型时，则第二半导体型为N型。本领域具通常知识者在详阅并理解本发明的技术内容后，当可在不超过本发明的发明范围内自行变化与修饰，而皆应隶属于本发明的发明范畴。
以下，我们将针对此两种第一半导体型与第二半导体型不同的组合态样，揭示下列的实施例进行示范及说明。首先，请先参阅图3，其为根据本发明较佳第一实施例的瞬态电压抑制器的示意图，其中所述的第一半导体型为N型，第二半导体型为P型。在此实施例中，重掺杂基板10为一N型重掺杂基板(N+sub)，第一掺杂层20为一P型磊晶层(P-epi)，第二掺杂层22为一N型磊晶层(N-epi)，第一重掺杂区30为一P型重掺杂区(P+)，第二重掺杂区32为一N型重掺杂区(N+)，且该P型重掺杂区与N型重掺杂区共同连接于一接地端GND。换言之，在此实施例中，该第一节点12为一输入输出接脚I/O，该第二节点14为接地端GND。
另一方面而言，图4为根据本发明较佳第二实施例的瞬态电压抑制器的示意图，其中所述的第一半导体型为P型，第二半导体型为N型。在此实施例中，则重掺杂基板10为一P型重掺杂基板(P+sub)，第一掺杂层20为一N型磊晶层(N-epi)，第二掺杂层22为一P型磊晶层(P-epi)，第一重掺杂区30为一N型重掺杂区(N+)，第二重掺杂区32为一P型重掺杂区(P+)，且该N型重掺杂区与P型重掺杂区共同连接于一输入输出接脚。换言之，在此实施例中，该第一节点12为接地端GND，而该第二节点14为一输入输出接脚I/O。
藉由本发明的设计，可以明显看出本发明所公开的瞬态电压抑制器结构，其pn接面(pn junction)不同于现有技术般地座落于元件的表面，而改良为埋入于表面底下。于是，当pn接面成功地被控制位在表面底下时，元件的接面电容值(junction capacitance)不同于现有技术般地过高，故可将瞬态电压抑制器结构的特性维持地较佳，而不受磷硅玻璃层中的掺杂物在表面产生向外扩散的影响。
更进一步而言，值得说明的是本发明并不以上述该二种实施例为限。请进一步参阅图5及图6所示，其各自为本发明较佳第三及第四实施例的瞬态电压抑制器的示意图。
图5改良自图3所示的实施例，如图5所示，第二掺杂层22亦可以一N型轻掺杂井型区(N-)来取代图3中所使用的N型磊晶层。相同地，图6改良自图4所示的实施例，如图6所示，第二掺杂层22亦可以一P型轻掺杂井型区(P-)来取代图4中所使用的P型磊晶层。在此等实施态样中，则该些N型轻掺杂井型区及/或P型轻掺杂井型区可通过离子布植技术(ionimplantation)来实现。藉此，经由不同的制程技术，本发明更进一步公开两种不同的实施态样，如图5与图6所示，则亦可在不超过本发明的发明范围内实现本发明的发明目的。
再进一步而言，本发明再改良图5与图6所示的实施例，而公开又两种不同的实施态样，其分别如图7与图8所示。根据本发明的实施例，图7改良自图5所示的实施例，图8改良自图6所示的实施例。首先比较图5与图7，可以看出形成有第一重掺杂区30(P+)的第二掺杂层22(N-)可选择性地移除，而使得第一重掺杂区30(P+)直接形成于第一掺杂层20(P型磊晶层)中。
相同地，比较图6与图8，可以看出形成有第一重掺杂区30(N+)的第二掺杂层22(P-)亦可选择性地移除，而使得第一重掺杂区30(N+)直接形成于第一掺杂层20(N型磊晶层)中。换言之，根据本发明的该等实施例，则形成有第一重掺杂区30的第二掺杂层22可选择性地不配置，而这些实施方式亦可在不超过本发明的发明范围内，用以实现本发明的发明目的。
综上所陈，与现有技术相比较，申请人认为本发明确实公开了一种前所未见的瞬态电压抑制器结构，如图2、图3、图4、图5、图6、图7、图8所示，其可将瞬态电压抑制器结构的pn接面成功地控制在表面之下，以藉此消弭现有技术存在的各种缺失，并有效地降低其接面电容值。以上所述的实施例仅为说明本发明的技术思想及特点，其目的在使熟习此项技艺的人士能够了解本发明的内容并据以实施，当不能以之限定本发明的保护范围，即大凡依本发明所揭示的精神所作的均等变化或修饰，仍应涵盖在本发明的保护范围内。

Claims (11)

1.一种瞬态电压抑制器，其特征在于，包括：
一重掺杂基板，为一第一半导体型，该重掺杂基板电性连接于一第一节点；
一第一掺杂层，为一第二半导体型，该第一掺杂层形成于该重掺杂基板上；
一第二掺杂层，为该第一半导体型，该第二掺杂层形成于该第一掺杂层上；
一第一重掺杂区，为该第二半导体型，该第一重掺杂区形成于该第二掺杂层中，且该第一重掺杂区电性连接于一第二节点；
一第二重掺杂区，为该第一半导体型，该第二重掺杂区形成于该第二掺杂层中，且该第二重掺杂区电性连接于该第二节点；以及
多个沟槽，形成于该重掺杂基板中，且每一该沟槽的深度不小于该第一掺杂层的深度，其中，该第一重掺杂区与该第二重掺杂区之间设置有至少一该沟槽，以作为电性隔离。
2.如权利要求1所述的瞬态电压抑制器，其特征在于，当该第一半导体型为N型时，该第二半导体型为P型，且该第一节点与该第二节点各自为一输入输出接脚与一接地端。
3.如权利要求2所述的瞬态电压抑制器，其特征在于，该第一掺杂层为一P型磊晶层。
4.如权利要求3所述的瞬态电压抑制器，其特征在于，该第二掺杂层为一N型磊晶层。
5.如权利要求3所述的瞬态电压抑制器，其特征在于，该第二掺杂层为一N型轻掺杂井型区。
6.如权利要求5所述的瞬态电压抑制器，其特征在于，形成有该第一重掺杂区的该第二掺杂层可选择性地移除，使得该第一重掺杂区直接形成于该第一掺杂层中。
7.如权利要求1所述的瞬态电压抑制器，其特征在于，当该第一半导体型为P型时，该第二半导体型为N型，且该第一节点与该第二节点各自为一接地端与一输入输出接脚。
8.如权利要求7所述的瞬态电压抑制器，其特征在于，该第一掺杂层为一N型磊晶层。
9.如权利要求8所述的瞬态电压抑制器，其特征在于，该第二掺杂层为一P型磊晶层。
10.如权利要求8所述的瞬态电压抑制器，其特征在于，该第二掺杂层为一P型轻掺杂井型区。
11.如权利要求10所述的瞬态电压抑制器，其特征在于，形成有该第一重掺杂区的该第二掺杂层可选择性地移除，使得该第一重掺杂区直接形成于该第一掺杂层中。
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