CN111446241B - 一种低电容大功率瞬态电压抑制器及其制造方法 - Google Patents

一种低电容大功率瞬态电压抑制器及其制造方法 Download PDF

Info

Publication number
CN111446241B
CN111446241B CN202010367137.6A CN202010367137A CN111446241B CN 111446241 B CN111446241 B CN 111446241B CN 202010367137 A CN202010367137 A CN 202010367137A CN 111446241 B CN111446241 B CN 111446241B
Authority
CN
China
Prior art keywords
layer
substrate
metal
transient voltage
voltage suppressor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010367137.6A
Other languages
English (en)
Other versions
CN111446241A (zh
Inventor
蒋骞苑
苏海伟
赵德益
赵志方
吕海凤
张彩霞
张啸
王允
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Wei'an Semiconductor Co ltd
Original Assignee
Shanghai Wei'an Semiconductor Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Wei'an Semiconductor Co ltd filed Critical Shanghai Wei'an Semiconductor Co ltd
Priority to CN202010367137.6A priority Critical patent/CN111446241B/zh
Publication of CN111446241A publication Critical patent/CN111446241A/zh
Application granted granted Critical
Publication of CN111446241B publication Critical patent/CN111446241B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8222—Bipolar technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0744—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common without components of the field effect type
    • H01L27/0788—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common without components of the field effect type comprising combinations of diodes or capacitors or resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8613—Mesa PN junction diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明涉及一种低电容瞬态电压抑制器及其制造方法。低电容大功率瞬态电压抑制器，在TVS管结构基础上，在衬底上通过掺杂形成一个与整个芯片面积相同或相近的大面积N+/P+结反偏二极管T1，与一个以上限制在每组隔离槽内的小结面积P+/P‑（PW）/NW（N‑）/N+组成的二极管串联结构。本发明还提供了所述结构的低电容瞬态电压抑制器的制造方法。本发明比传统低容结构的TVS器件，拥有大功率防护及较小的导通电阻和钳位电压的特点，可以更好的保护后级电路芯片；整个器件的电容仍然很小，更好的满足高速信号传输端口的要求，可以应用在诸如高速网口、HDMI、局域网等设备中。可以长期稳定的保护后级电路。

Description

一种低电容大功率瞬态电压抑制器及其制造方法
技术领域
本发明属于半导体保护器件领域，尤其涉及应用于信号端口的低电容瞬态电压抑制器及其制造方法。
背景技术
瞬态电压抑制器（Transient Voltage Suppressors，简称TVS）是一种普遍使用的保护器件，它具有极快的响应速度和相当大的浪涌泄放能力。当它经受瞬间的高能量浪涌或静电冲击时，TVS能以极高的速度把两端间的阻抗值由高阻抗转变为低阻抗，以泄放一个瞬间大电流，同时把它两端的电压钳位在一个较小值，从而保护后级电路芯片不受瞬态高压浪涌脉冲的冲击，因此TVS是一种必不可少的保护类器件。
当瞬态电压抑制器应用于各类信号传输端口时，一方面要求其具有较高浪涌和静电防护能力。另一方面，要求其自身的寄生电容要小，因为当电容较大时，会影响信号传输，造成数据丢失，将会严重影响信号传输的质量。
传统技术为了提高瞬态电压抑制器的防护能力，通常采用增大器件面积获得更大的结面积来提升浪涌和静电能力。但与此同时，器件的寄生电容会明显增大，导致信号传输时容易发生数据丢失，无法满足高速信号端口传输的要求。
发明内容
为了解决上述问题，本发明目的在于：提供一种低电容大功率瞬态电压抑制器，通过结构创新，优化电流导通路径，使其具有更高的浪涌电流能力，同时器件的电容仍然维持在原有较小的水平，更加满足了高速信号传输端口对瞬态电压抑制器的性能需求。
本发明的再一目的在于：提供所述低电容大功率瞬态电压抑制器的制造方法。
本发明提供一种性能更优的瞬态电压抑制器，一种低电容大功率瞬态电压抑制器，包括P+/N+衬底材料，在TVS管结构基础上，在衬底上通过掺杂形成一个与整个芯片面积相同或相近的大面积N+/P+结反偏二极管T1，与一个以上限制在每组隔离槽内的小结面积P+/P-（PW）/NW（N-）/N+组成的二极管串联结构。
大面积N+/P+结反偏二极管T1，提供了大功率防护和较小的导通电阻和钳位电压，可以更好的保护后级电路芯片；与一个以上小结面的二极管串联，NW（N-）和P-（PW）轻掺杂，不但整个器件的电容小，还具有很宽的空间电荷区，与T1管串联后，更加满足高速信号传输端口的要求，可以应用在诸如高速网口、HDMI、局域网等设备中。
在上述方案基础上，本发明提供一种低电容大功率瞬态电压抑制器，包括衬底硅片、衬底上有外延层的TVS管结构，采用P+衬底，在P+衬底正面依序生长P-外延层、P-外延层表面生长NW层、NW层表面设有槽深大于NW结深的隔离槽，每二个隔离槽为一组，至少在每组隔离槽内的NW区进行N型重掺杂形成N+区，在NW层和隔离槽表面有介质层，N+区域的上表面进行金属引出，与正面金属层连接，上表面有钝化层，形成正面金属窗口，用于电路中的接地端；在P+衬底背面生长N+层，在背面N+层底部与背面金属层连接，作为输入端，由背面N+/P+衬底组成的反偏二极管T1；限制在每组隔离槽内的P+衬底/P-外延/NW/N+组成的二极管均匀分布在硅片的上半部分，与反偏二极管T1串联。
优选的，所述的P+型衬底电阻率为0.005~0.05Ω*cm，衬底厚度150~300μm。
优选的，在P+型衬底上生长的P-外延层厚度为8~15μm，电阻率为50~200Ω*cm。
优选的，所述的NW层离子注入的元素为磷或砷，注入剂量1E12~1E13/cm2，注入能量100~120KeV。
优选的，所述的隔离槽为深槽内填充二氧化硅或未掺杂的多晶硅形成，隔离槽深度大于NW结深且小于P-外延与P+衬底交界面，隔离槽两个为一组，至少一组，二组以上时，每组隔离槽内的槽间距a相同。
进一步的，所述的隔离槽深度为4~12μm，槽宽度为1~3μm。
进一步的，每组隔离槽内的槽间距a与槽组数的乘积占整个芯片表面积的10%~33%。
优选的，背面N+层离子注入磷或砷元素，注入剂量为1E16~2E16/cm2，注入能量为100~120KeV。
为方便制备，在NW区整面进行N型重掺杂形成N+区，在硅片的上半部每二个槽之间均形成P+衬底/P-外延/NW/N+组成的二极管。
为进一步提高性能，可在背面N+层设有背面浅槽，且浅槽深大于背面N+结深。
本发明也可采用N+衬底材料，并在N+衬底材料依序有P+外延层、P-外延层，直接在N+衬底背面进行金属蒸发或淀积工艺，形成背面金属，作为输入端。
本发明结构也可以是如下结构，与上述结构比较，各个区域的掺杂类型反型，即采用P+衬底材料，在P+衬底材料上依序有N+埋层、N-外延层、PW区，在PW区表面有二组以上的隔离槽，每组隔离槽内进行P型重掺杂，形成P+区，N+区域的上表面进行金属引出，与正面金属层连接，上表面有钝化层，形成正面金属窗口作为输入端，在P+衬底背面金属层作为接地端；浪涌电流从上往下先经过多个二极管，再经过T1反偏二极管泄放。
本发明还提供一种根据上述低电容大功率瞬态电压抑制器的制造方法，包括下述步骤：
步骤1：选用P+型衬底硅片，在其上表面生长P-外延层；
步骤2：在上述P-外延层表面，进行NW区离子注入，NW区离子注入的元素为磷或砷，并进入高温炉管进行热过程推进；
步骤3：在上述正面进行涂胶、光刻、定义出硅刻蚀区域窗口，通过干法刻蚀，做出深槽，并在深槽内填充二氧化硅或未掺杂的多晶硅形成隔离槽，隔离槽两个为一组，至少一组，二组以上时，每组隔离槽内的两个槽的间距相同，然后将正面多余的氧化层用干法刻蚀的方法去除；
步骤4：在上述硅片正面，通过N+光刻定义N+区域，进行离子注入，然后对硅片背面整面进行背面N+离子注入，形成背面N+区域，然后进行热退火工艺，修复注入损伤，激活注入离子，并防止结漏电；
步骤5：在上述硅片正面，通过化学气相淀积形成介质层，然后进行接触孔光刻、刻蚀。再在正面进行金属溅射，将N+区域进行金属引出，并对正面金属层进行光刻、刻蚀，所述的介质层二氧化硅；正面金属层为纯铝或多层结构的金属层；
步骤6：在上述硅片正面，通过化学气相淀积形成钝化层，对金属进行有效物理保护，然后，对钝化层进行光刻、刻蚀，形成正面金属窗口，用于与电路中的地端相连接，所述的钝化层为二氧化硅或氮化硅；
步骤7：对上述硅片背面进行金属蒸发或淀积工艺，形成背面金属，作为输入端。
优选的，步骤1中，在P-外延与P+衬底之间增加一个浓度缓冲薄层，以抑制P+衬底杂质向上过度扩散。
优选的，步骤2中，NW层离子注入的元素为磷或砷，注入剂量1E12~1E13/cm2，注入能量100~120KeV，注入角度为7度。
优选的，步骤2中，炉管的热过程工艺条件为，温度1100~1200℃，推进时间为120分钟。
优选的，步骤4中，退火工艺用炉管退火，工艺条件为900~950℃,30~60分钟，或使用快速热退火（RTP）工艺，工艺条件为980~1100℃，时间15~45秒。
优选的，步骤5中，多层结构的金属层依次为钛、氮化钛、铝硅铜，其中，铝硅铜中的铝含量为98.5%，铜含量1%，硅含量0.5%，金属厚度为4~6μm。
本发明比传统低容结构的TVS器件，优越性在于：
（1）由背面N+/P+衬底组成的反偏二极管T1，结面积与整个芯片面积相同，因此拥有大功率防护的特点；另一方面，具有较小的导通电阻和钳位电压，可以更好的保护后级电路芯片。
（2）由P+衬底/P-外延/NW/N+组成的二极管，由于NW（N-）和P- /（PW）都是轻掺杂，因此具有很宽的空间电荷区；同时该二极管的结面积被每组隔离槽限制在很小的面积内，多个二极管的结面积之和只占整个芯片面积的33%~10%，受这两方面作用，二极管具有极小的电容，与T1管串联后，整个器件的电容仍然很小。更加满足高速信号传输端口的要求，可以应用在诸如高速网口、HDMI、局域网等设备中。
（3）本发明中多个二极管均匀分布在硅片的上半部分，T1反偏二极管在硅片的下半部分，当浪涌冲击或静电释放时，脉冲电流经过T1反偏二极管后，再从多个二极管同时流出，达到了有效分流的目的，避免了电流过于集中导致的潜在失效风险，本发明因此也具有高的可靠性，可以长期稳定的保护后级电路。
附图说明
图1实施例1结构示意图；
图2实施例1制备步骤1的硅片结构示意图；
图3实施例1制备步骤2的硅片结构示意图；
图4实施例1制备步骤3的硅片结构示意图
图5实施例1制备步骤4的硅片结构示意图；
图6实施例1制备步骤5的硅片结构示意图；
图7实施例1制备步骤6的硅片结构示意图
图8等效电路原理图；
图9实施例2结构示意图；
图10实施例3结构示意图；
图11实施例4结构示意图；
图12实施例5结构示意图；
图中标号说明：
图1至7标号说明：
1——P+衬底；
2——P-外延层；
3——NW区；
41、42、43、44、45、46——隔离槽一、二、三、四、五、六；
5——正面N+层；51、52、53——N+区一、二、三；
6——介质层；
7——正面金属层；
8——钝化层；
9——背面N+层；
10——背面金属；
111、112——背面浅槽一、二；
12——N+衬底；
13——P+外延层；
14——N+埋层；
15——N-外延层；
16——PW区；
171、172、173——P+区一、二、三。
具体实施方式
实施例1
一种低电容大功率瞬态电压抑制器，如图1和8所示，本发明由P+衬底、在P+衬底1正面生长P-外延层2；P-外延层表面生长N轻掺杂NW区3，NW区3上由隔离槽一、二、三、四、五、六41、42、43、44、45、46构成了三对融离槽，槽深大于NW层厚度，在每对隔离槽内的NW进行掺杂N型重掺杂形成N+区一、二、三51、52、53，在NW、N+和隔离槽构成的硅片上表面有介质层6，正面金属层7与N+区一、二、三51、52、53的上表面进行金属引出，与正面金属层7连接，上表面有钝化层8，形成正面金属窗口，用于电路中的接地端；在P+衬底1背面生长N+层9，在背面N+层9底部有背面金属层10作为输入端。
由背面N+/P+衬底组成的反偏二极管T1，结面积与整个芯片面积相同；限制在每组隔离槽内的P+衬底/P-外延/NW/N+组成的二极管，其中，P+衬底/P-外延/NW/N+一构成二极管一D1，P+衬底/P-外延/NW/N+二构成二极管二D2，P+衬底/P-外延/NW/N+三构成二极管三D3，均匀分布在硅片的上半部分，二极管一、二、三D1、2、3与反偏二极管T1串联，如图8所示。
本实施例低电容大功率瞬态电压抑制器制造过程按如下步骤：
步骤1：如图2所示，首先选用电阻率为0.005~0.05Ω*cm、衬底片厚度150~300μm的P+型衬底1硅片，在其上表面生长P-外延层2；
本实施例中，P-外延层2厚度为8~15μm，电阻率为50~200Ω*cm。
外延工艺温度不做限制，可以用常规的高温技术生长，也可以用低温技术生长。更为优选的，可以在P-外延与P+衬底之间增加一个浓度缓冲薄层，以抑制P+衬底杂质向上过度扩散。
步骤2：如图3所示，在上述P-外延表面，进行N型阱NW离子注入，并进入高温炉管进行热过程推进；
步骤2中，作为优选，NW离子注入的元素为磷或砷，注入剂量1E12~1E13/cm2，注入能量100~120KeV，注入角度为7度。
步骤2作为优选，炉管的热过程工艺条件为，温度1100~1200℃，推进时间为120分钟。
步骤3：如图4所示，在上述正面进行涂胶、光刻、定义出硅刻蚀区域窗口，通过干法刻蚀，做出深槽，并在深槽内填充二氧化硅或未掺杂的多晶硅形成隔离槽，隔离槽两个为一组，至少一组，二组以上时，每组隔离槽内的两个槽的间距相同，然后将正面多余的氧化层用干法刻蚀的方法去除；
步骤3中，作为优选，隔离槽深度要大于NW结深，同时要小于P-外延与P+衬底交界面。隔离槽深度优选范围为4~12μm，槽宽度为1~3μm。如下图中的a值。隔离槽至少需要一组，本实施例设置三组，也可以设置更多组以获得更佳的均流能力。各组槽均匀分布在硅片上表面，其a值与槽组数的乘积占整个芯片表面积的33%~10%。
步骤4：如图5所示，在上述硅片正面，通过N+光刻定义N+区域，然后进行离子注入。然后对硅片背面，整面进行背面N+离子注入，形成背面N+区域。然后进行热退火工艺，修复注入损伤，激活注入离子，并防止结漏电。
步骤4中，作为优选，N+注入区域为每组隔离槽之间。N+离子注入磷或砷元素，注入剂量为5E15~1E16/cm2，注入能量为60K~100KeV。
步骤4中，作为优选，背面N+离子注入磷或砷元素，注入剂量为1E16~2E16/cm2，注入能量为100~120KeV。
作为优选，退火工艺可以用炉管退火，工艺条件为900~950℃,30~60分钟。更为优选的，也可以使用RTP（快速热退火）工艺，工艺条件为980~1100℃，时间15~45秒。
步骤5：如图6所示，在上述硅片正面，通过化学气相淀积形成介质层，然后进行接触孔光刻、刻蚀。再在正面进行金属溅射，将N+区域进行金属引出，并对正面金属进行光刻、刻蚀。
作为优选，介质层的主要成分为二氧化硅。
作为优选，正面金属可以是纯铝；更为优选的，金属可以是多层结构，依次为钛、氮化钛、铝硅铜，其中铝硅铜中的铝含量为98.5%，铜含量1%，硅含量0.5%，采用多层结构的金属可以获得更低的导通电阻，及更高的可靠性。金属厚度为4~6μm。
步骤6：如图1所示，在上述硅片正面，通过化学气相淀积形成钝化层，对金属进行有效物理保护。然后对钝化层进行光刻、刻蚀，形成正面金属窗口，用于与电路中的地端相连接。
作为优选，钝化层为二氧化硅或氮化硅，可以保护金属，防止划伤和水汽侵入，提高了器件的可靠性。
步骤7：对上述硅片背面进行金属蒸发或淀积工艺，形成背面金属，作为输入端。
本发明比传统低容结构的TVS器件，如图1和图8等效电路图所示，具有以下技术优势：
（1）由背面N+/P+衬底组成的反偏二极管T1，具有很大的结面积，结面积与整个芯片面积相同，因此具有很大的浪涌防护能力，即拥有大功率防护的特点。另一方面，由于P+衬底掺杂较浓，且同时P+衬底厚度较薄，因此也具有较小的导通电阻和钳位电压，可以更好的保护后级电路芯片。
（2）由P+衬底/P-外延/NW/N+组成的D1二极管，由于NW和P-外延都是轻掺杂，因此具有很宽的空间电荷区。同时该二极管的结面积被每组隔离槽限制在很小的面积内，多个D1二极管的结面积之和只占整个芯片面积的33%~10%，受这两方面作用，D1二极管具有极小的电容，与T1管串联后，整个器件的电容仍然很小。因此本发明器件更加满足高速信号传输端口的要求，可以应用在诸如高速网口、HDMI、局域网等设备中。
（3）本发明多个D1二极管均匀分布在硅片的上半部分，T1反偏二极管在硅片的下半部分。当浪涌冲击或静电释放时，脉冲电流经过T1反偏二极管后，再从多个D1二极管同时流出，达到了有效分流的目的，避免了电流过于集中导致的潜在失效风险，本发明因此也具有高的可靠性，可以长期稳定的保护后级电路。
实施例2
本实施例一种低电容大功率瞬态电压抑制器，如图9所示，其他与实施例1相同，只是正面注入与芯片面积相同或相近似的正面N+层5前省去光刻版，直接在硅片上表面进行整面注入，这样在不影响性能的前提下，减小了制造成本。
在衬底背面上通过掺杂形成一个与整个芯片面积相同的大面积N+/P+结反偏二极管T1，与三个限制在每组隔离槽内的小结面积P+衬底/P-外延/NW/N+组成的二极管串联结构。
实施例3
本实施例一种低电容大功率瞬态电压抑制器，如图10所示，其他与实施例1相同，只是增加背面浅槽一、二111、112，槽深大于背面N+结深即可。
在P+衬底背面上通过掺杂形成背面N+层，构成与整个芯片面积相近的大面积N+/P+结反偏二极管T1，与三个限制在每组隔离槽内的小结面积P+衬底/P-外延/NW/N+组成的二极管串联结构。
实施例4
本实施例一种低电容大功率瞬态电压抑制器，如图11所示，其他与实施例1相同，只是衬底使用N+衬底12，并在N+衬底12上增加P-外延层13，P-外延层13为NW区3、介质层6、正面金属层7和钝化层8。直接在N+衬底背面进行金属蒸发或淀积工艺，形成背面金属，作为输入端。
由P+衬底通过掺杂形成P+外延层构成与整个芯片面积相近的大面积N+衬底/P+外延结的反偏二极管T1，与三个限制在每组隔离槽内的小结面积P+外延/P-外延/NW/N+组成的二极管串联结构。
实施例5
本实施例一种低电容大功率瞬态电压抑制器，如图12所示，其他与实施例4各个区域的掺杂类型反型，即采用P+衬底1材料，在P+衬底1上增加N+埋层14、N-外延层15和PW区16，在PW区16有三对隔离槽内的PW区内进行P重掺杂，得到P+区一、二、三171、172、173。输入端为正面金属、接地端为背面金属。
由P+衬底通过掺杂形成N+埋层构成与整个芯片面积相近的大面积N+埋层/P+衬底结的反偏二极管T1，与三个限制在每组隔离槽内的小结面积P+ /PW/N-外延/N+埋层组成的二极管串联结构。
浪涌电流从上往下先经过多个D1二极管，再经过T1反偏二极管泄放。
以上所述，只是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。本发明虽然已经作为较佳的实施例公布如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明的精神实质和技术方案的情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何修改、等同替换、等效变化及修饰，均仍属于本发明技术方案保护的范围。

Claims (16)

1.一种低电容大功率瞬态电压抑制器，包括P+衬底，在TVS管结构基础上，其特征在于：在P+衬底上通过掺杂形成一个与整个芯片面积相同或相近的大面积反偏二极管T1，并且所述反偏二极管与两个以上限制在每组隔离槽内的小面积二极管形成串联结构；
低电容大功率瞬态电压抑制器还包括：在P+衬底正面生长P-外延层、P-外延层表面生长NW层、在P-外延层内设有隔离槽，每二个隔离槽为一组，至少在每组隔离槽内的NW区上表面进行N型重掺杂形成N+区域，在NW层和隔离槽表面形成介质层，N+区域的上表面进行金属引出，N+区域与正面金属层连接，在正面金属层与介质层上表面形成钝化层，对钝化层进行刻蚀以形成正面金属窗口，正面金属窗口用于电路中的接地端；在P+衬底背面生长N+层，背面N+层底部与背面金属层连接，背面金属层作为输入端，由背面N+层、P+衬底组成反偏二极管T1；限制在每组隔离槽内的二极管均匀分布在P+衬底的上半部分，所述二极管由P+衬底、P-外延层、NW层、N+区域形成；
所述隔离槽由在深槽内填充二氧化硅或未掺杂的多晶硅形成，隔离槽深度大于NW层结深且小于P-外延与P+衬底交界面深度，且每组隔离槽的槽间距a相同；
在NW层整面进行N型重掺杂形成N+区域，在P+衬底的上半部每二个隔离槽之间均形成二极管。
2.根据权利要求1所述的低电容大功率瞬态电压抑制器，其特征在于：所述的P+衬底电阻率为0.005~0.05Ω*cm，P+衬底厚度150~300μm。
3.根据权利要求2所述的低电容大功率瞬态电压抑制器，其特征在于：在P+衬底上生长的P-外延层厚度为8~15μm，电阻率为50~200Ω*cm。
4.根据权利要求1所述的低电容大功率瞬态电压抑制器，其特征在于： NW层离子注入的元素为磷或砷，注入剂量1E12~1E13/cm2，注入能量100~120KeV。
5.根据权利要求1所述的低电容大功率瞬态电压抑制器，其特征在于：所述的隔离槽深度为4~12μm，槽宽度为1~3μm。
6.根据权利要求1所述的低电容大功率瞬态电压抑制器，其特征在于：每组隔离槽的槽间距a与槽组数的乘积占整个芯片表面积的10%~33%。
7.根据权利要求1所述的低电容大功率瞬态电压抑制器，其特征在于：背面N+层离子注入磷或砷元素，注入剂量为1E16~2E16/cm2，注入能量为100~120KeV。
8.根据权利要求1所述的低电容大功率瞬态电压抑制器，其特征在于：在背面N+层设有背面浅槽，且浅槽槽深大于背面N+层结深。
9.根据权利要求1所述的低电容大功率瞬态电压抑制器，其特征在于：采用N+衬底，并在N+衬底上依序有P+外延层、P-外延层，直接在N+衬底背面进行金属蒸发或淀积工艺，形成背面金属层，以背面金属层作为输入端。
10.根据权利要求1所述的低电容大功率瞬态电压抑制器，其特征在于：各个区域的掺杂类型反型，即采用P+衬底材料，在P+衬底材料上依序有N+埋层、N-外延层、PW区，在N-外延层内设有二组以上的隔离槽，将位于每组隔离槽内的PW区进行P型重掺杂，形成P+区域，P+区域的上表面进行金属引出，与正面金属层连接，正面金属层上表面有钝化层，对钝化层进行刻蚀形成正面金属窗口作为输入端，在P+衬底材料背面形成背面金属层作为接地端；浪涌电流从上往下先经过两个以上二极管，再经过由埋层、P+衬底材料构成反偏二极管T1泄放。
11.一种根据权利要求1至7任一项所述低电容大功率瞬态电压抑制器的制造方法，其特征在于，包括下述步骤：
步骤1：选用P+衬底硅片，在其上表面生长P-外延层；
步骤2：在上述P-外延层表面，进行NW层离子注入，NW层离子注入的元素为磷或砷，并进入高温炉管进行热过程推进；
步骤3：在硅片正面进行涂胶、光刻、定义出硅刻蚀区域窗口，通过干法刻蚀，做出深槽，并在深槽内填充二氧化硅或未掺杂的多晶硅形成隔离槽，隔离槽两个为一组，当隔离槽为二组以上时，每组隔离槽内的两个槽的间距相同，然后将硅片正面多余的氧化层用干法刻蚀的方法去除；
步骤4：在上述硅片正面，通过N+光刻定义N+区域，进行离子注入，然后对硅片背面整面进行背面N+离子注入，形成背面N+层，然后进行热退火工艺，修复注入损伤，激活注入离子，并防止结漏电；
步骤5：在上述硅片正面，通过化学气相淀积形成介质层，然后进行接触孔光刻、刻蚀，再在硅片正面进行金属溅射，将N+区域进行金属引出，并对正面金属层进行光刻、刻蚀，所述的介质层为二氧化硅；正面金属层为纯铝或多层结构的金属层；
步骤6：在上述硅片正面，通过化学气相淀积形成钝化层，以对金属进行有效物理保护，然后，对钝化层进行光刻、刻蚀，形成正面金属窗口，用于与电路中的地端相连接，所述的钝化层为二氧化硅或氮化硅；
步骤7：对上述硅片背面进行金属蒸发或淀积工艺，形成背面金属层，作为输入端。
12.根据权利要求11所述的低电容大功率瞬态电压抑制器的制造方法，其特征在于，步骤1中，在P-外延层与P+衬底之间增加一个浓度缓冲薄层，以抑制P+衬底杂质向上过度扩散。
13.根据权利要求11所述的低电容大功率瞬态电压抑制器的制造方法，其特征在于，步骤2中，NW层离子注入的元素为磷或砷，注入剂量1E12~1E13/cm2，注入能量100~120KeV，注入角度为7度。
14.根据权利要求11或13所述的低电容大功率瞬态电压抑制器的制造方法，其特征在于，步骤2中，炉管的热过程工艺条件为，温度1100~1200℃，推进时间为120分钟。
15.根据权利要求11所述的低电容大功率瞬态电压抑制器的制造方法，其特征在于，步骤4中，退火工艺用炉管退火，工艺条件为900~950℃,30~60分钟，或使用快速热退火（RTP）工艺，工艺条件为980~1100℃，时间15~45秒。
16.根据权利要求11所述的低电容大功率瞬态电压抑制器的制造方法，其特征在于，步骤5中，多层结构的金属层依次为钛、氮化钛、铝硅铜，其中，铝硅铜中的铝含量为98.5%，铜含量1%，硅含量0.5%，金属厚度为4~6μm。
CN202010367137.6A 2020-04-30 2020-04-30 一种低电容大功率瞬态电压抑制器及其制造方法 Active CN111446241B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010367137.6A CN111446241B (zh) 2020-04-30 2020-04-30 一种低电容大功率瞬态电压抑制器及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010367137.6A CN111446241B (zh) 2020-04-30 2020-04-30 一种低电容大功率瞬态电压抑制器及其制造方法

Publications (2)

Publication Number Publication Date
CN111446241A CN111446241A (zh) 2020-07-24
CN111446241B true CN111446241B (zh) 2024-06-11

Family

ID=71653583

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010367137.6A Active CN111446241B (zh) 2020-04-30 2020-04-30 一种低电容大功率瞬态电压抑制器及其制造方法

Country Status (1)

Country Link
CN (1) CN111446241B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060007677A (ko) * 2004-07-20 2006-01-26 매그나칩 반도체 유한회사 바이폴라 접합 트랜지스터의 제조방법
CN101674066A (zh) * 2008-09-11 2010-03-17 半导体元件工业有限责任公司 形成集成半导体设备及其结构的方法
US20120012974A1 (en) * 2010-07-15 2012-01-19 Che-Hao Chuang Lateral transient voltage suppressor for low-voltage applications
CN110034108A (zh) * 2018-09-06 2019-07-19 晶焱科技股份有限公司 瞬态电压抑制器
CN211629114U (zh) * 2020-04-30 2020-10-02 上海维安半导体有限公司 一种低电容大功率瞬态电压抑制器

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060007677A (ko) * 2004-07-20 2006-01-26 매그나칩 반도체 유한회사 바이폴라 접합 트랜지스터의 제조방법
CN101674066A (zh) * 2008-09-11 2010-03-17 半导体元件工业有限责任公司 形成集成半导体设备及其结构的方法
US20120012974A1 (en) * 2010-07-15 2012-01-19 Che-Hao Chuang Lateral transient voltage suppressor for low-voltage applications
CN110034108A (zh) * 2018-09-06 2019-07-19 晶焱科技股份有限公司 瞬态电压抑制器
CN211629114U (zh) * 2020-04-30 2020-10-02 上海维安半导体有限公司 一种低电容大功率瞬态电压抑制器

Also Published As

Publication number Publication date
CN111446241A (zh) 2020-07-24

Similar Documents

Publication Publication Date Title
CN113380787B (zh) 一种双向瞬态电压抑制器件及其制备方法
CN104851919A (zh) 双向穿通半导体器件及其制造方法
CN109037206B (zh) 一种功率器件保护芯片及其制作方法
CN110556416A (zh) 一种低残压大浪涌单向骤回tvs器件及其制造方法
CN111223919A (zh) 一种利用深槽刻蚀并填充高浓度多晶硅的tvs及其制造方法
CN211629114U (zh) 一种低电容大功率瞬态电压抑制器
CN212434624U (zh) 一种大功率瞬态电压抑制器
US12015025B2 (en) Transient voltage suppression device and manufacturing method therefor
CN111446241B (zh) 一种低电容大功率瞬态电压抑制器及其制造方法
CN110729344B (zh) 一种双向半导体放电管及其制备方法
CN212434623U (zh) 一种低电容瞬态电压抑制器
CN111446239A (zh) 一种低电容低钳位电压瞬态电压抑制器及其制造方法
CN108428699B (zh) 一种具有双向大骤回scr特性超低电容的tvs器件及其制造方法
CN113937098B (zh) 用于快速充电管理系统的静电防护芯片及其制备方法
CN113257806A (zh) 一种骤回瞬态电压抑制器
US11887979B2 (en) Transient voltage suppression device and manufacturing method therefor
CN210167361U (zh) 集成esd保护的沟槽mosfet
CN210272371U (zh) 一种低残压大浪涌单向骤回tvs器件
EP3621111B1 (en) Gated diode having fingers with elevated gates
CN109326592B (zh) 瞬态电压抑制器及其制造方法
CN210640253U (zh) 一种基于soi衬底的tvs器件
CN111029399A (zh) 一种基于p-型soi衬底的tvs保护器件及其制造方法
CN111312708A (zh) 一种低电容瞬态电压抑制器及其制造方法
CN218769530U (zh) 一种静电保护器件和电子设备
CN110600468B (zh) 一种带有超低残压降容管且具有scr特性的tvs器件及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant