CN101674066A - 形成集成半导体设备及其结构的方法 - Google Patents

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Abstract

形成集成半导体设备及其结构的方法。在一个实施方式中，多个ESD设备用来形成集成半导体滤波器电路。为了增加输入电容，形成与ESD结构并联的附加二极管。

Description

形成集成半导体设备及其结构的方法
相关申请的交叉引用
本申请与以下申请相关：具有公共受让人和发明人为Keena等、代理案号为ONS00989、申请号为097134579、名称为“METHOD OFFORMING LOW CAPACITANCE ESD DEVICE ANDSTRUCTURE THEREFOR(形成低电容ESD设备及其结构的方法)”的申请，以及具有共同专利权人和发明人为Salih等人、案号为ONS01014、申请号为097134578、名称为“MULTI-CHANNEL ESDDEVICE AND METHOD THEREFOR(多通道ESD设备及其制备方法)”的申请。
技术领域
本发明大致涉及电子学，更具体地，涉及半导体及其结构和形成半导体设备的方法。
背景技术
在过去，半导体工业利用各种方法和结构形成集成滤波电路。现有集成滤波电路通常不能具有快速静电放电(ESD)响应，并且也不能具有高输入电容。根据一个国际技术规范，即通常被称为IEC61000-4-2(标准2)的国际电工委员会(IEC)的技术规范(IEC的地址为3，rue de Varembé，1211Genève 20，Switzerland)，对于ESD事件而言，峰值电压可能在两千至三万伏特(2000-30000V)之间，其可能在几纳秒时段内发生，通常小于两纳秒(2nsec.)，并且其可能仅持续约1纳秒(1nsec.)。ESD设备应当在约1纳秒时段内对ESD事件作出响应。
因此，人们渴望能有一种形成具有快速ESD响应并具有高输入电容的集成滤波设备的方法。
附图说明
图1图示了根据本发明的集成半导体设备的部分实施方式的放大截面图；
图2示意性地图示了根据本发明的构造为Pi-型滤波器的图1的集成半导体设备的电路表示图；
图3图示了根据本发明的另一集成半导体设备的部分实施方式的放大截面图，其是图1的集成半导体设备的替代实施方式；
图4示意性地图示了根据本发明的图3的集成半导体设备的电路表示图；
图5图示了根据本发明的另一集成半导体设备的部分实施方式的放大截面图，其是图1的集成半导体设备的另一替代实施方式；
图6示意性地图示了根据本发明的图5的集成半导体设备的电路表示图；
图7图示了根据本发明的又一集成半导体设备的部分实施方式的放大截面图，其是图6的集成半导体设备的替代实施方式；
图8示意性地图示了根据本发明的图8的集成半导体设备的电路表示图；
图9图示了根据本发明的图5的集成半导体设备的部分实施例的放大平面图。
为了图示简单并清楚，附图中的元件不一定是按规定比例的，而且同样的附图标记在不同的附图中表示相同的元件。此外，为了简化描述，省略了公知的步骤和元件的描述和详细资料。本文所用的电流运载电极(current carrying electrode)意指运载电流穿过设备的设备元件，诸如MOS晶体管的源极或漏极，或者双极晶体管的发射极和集电极，或者二极管的阴极或阳极；控制电极意指控制电流穿过设备的设备元件，诸如MOS晶体管的栅极(gate)或双极晶体管的基极(base)。尽管本文设备被解释为某个N-通道或P-通道设备，或者某个N-型或P-型掺杂区，但是本领域普通技术人员将理解：根据本发明的补充设备(complementary devices)也是可能的。本领域技术人员将理解：本文所用的涉及电路运转的词语“期间(during)”“在(while)”“当(when)”并非意指一旦启动行为就立即发生的确定词语，而是指有少许但是合理的延迟，诸如在由初始行为启动的反应之间的传播延迟。使用词语“约”或“基本上”意指元件值具有预期非常接近规定值或位置的参数。然而，如本领域所公知的，总是具有微小的偏差，其妨碍所述值或位置确切地等于规定值。本领域已经确定离确定描述的理想目标有高达至少百分之十(10％)(对于半导体掺杂浓度来说高达百分之二十(20％))的偏差是合理的偏差。为了简化附图，设备结构的掺杂区被图示为具有一般的直线边缘和精确拐角。然而，本领域技术人员理解，由于掺杂剂扩散和活化，掺杂区域的边缘通常不可能是直线，且拐角可能不是精确的角。
具体实施方式
图1图示了集成半导体设备10的部分实施方式的放大截面图。在该优选实施方式中，设备10以集成半导体滤波器的电路结构形成。
图2示意性地图示了集成半导体设备10的电路表示图，其被构造为具有两个分支和中央感应器18的Pi型滤波器。参见图1和图2进行此描述。设备10除包含公共端13外，还包含两个输入/输出端11和12。Pi型滤波器的一个分支包含具有包含二极管21和22以及齐纳二极管23和24的多个齐纳二极管的二极管结构。二极管21和22连同齐纳二极管23形成静电放电(ESD)设备20。Pi型滤波器的另一分支包含具有包含二极管26和27以及齐纳二极管28和38的多个二极管的另一二极管结构。二极管26和27连同齐纳二极管28一起形成ESD设备29。由于ESD设备20和29，设备10可用于要求滤波器并且也能够使用设备20和29提供的ESD保护的应用中。在一个典型的应用中，端子11或12中的一个用作输入端，而端子11或12中的另一个用作输出端。输入和输出端通常参考公共端13。所述输入端通常以将由所述滤波器滤波的信号来驱动。在大多数应用中，输入端具有约十分之一伏特至约十伏特之间的范围(0V-10V)。对于这些信号范围，ESD设备20和29分别用作所述滤波器的电容器16和17。电容器16和17由虚线来图示，这是因为它们通过ESD设备20和29的二极管的结电容器形成。
在ESD事件期间，设备10构造成在端子11和13之间以及端子12和13之间具有极低箝位电压，且构造成具有用于电容器16和17的低电容值。该低电容有助于向设备10提供对ESD事件的快速响应时间。而且，设备10形成以具有锐膝电压或锐击穿电压特征，其有助于正确控制箝位电压的值。如果在端子11上接收ESD事件，那么迫使端子11相对于端子13为正电压。该正电压正向偏置二极管32，并反向偏置二极管21、23和24。当端子11和13之间的电压达到设备10的正阈值时(二极管22的正向电压加二极管23的齐纳电压)，正电流从端子11穿过二极管22和23流向端子13。设备10箝位(clamp)在端子11和13之间形成的最大电压，使箝位电压至约二极管24的齐纳电压。在设备10正常运转期间，此阈值电压值形成大于端子11和13(或端子12和13)之间接收的信号值。
ESD设备的电容通常以穿过设备所应用的零伏来额定。此零电压条件通常是指零偏压条件。所述零偏压输入电容为低频，诸如当观察端子11或12之一时看到的电容，其频率不高于约1兆赫兹(1Mhz)。所述零偏压输入电容的电容值影响设备10的滤波特征。在优选的实施方式中，为了获得特定的滤波特征，期望设备10的零偏压输入电容在五至十五皮法(pico-farads)之间。电容器16或17各自的值通常小于该理想值。处于零偏压的电容器16或17中的任何一个的电容小于约一(1)皮法，优选地不大于约0.5皮法。为了提高设备10的零偏压输入电容的值，电容器25和39分别与电容器16和17并联形成。由于电容器25和39提供额外的电容，所以各自的端子11和12的零偏压输入电容约五至十五皮法(5-5pf)。
参考图1，二极管21、22、23、24、26、27、28和38以通常的方式通过箭头来指定。设备10在大的半导体基板30上形成。半导体层31在基板30上形成，诸如通过外延生长或通过掺杂部分基板30以形成层31。基板30和层31形成半导体基板32。端子13通常通过形成导体33(诸如金属)来在基板30的低表面形成，并提供从导体33到端子13的连接。
为了形成各自的二极管23、24、38和28，半导体区域34、35、36和37在形成层31的掺杂剂和基板30的掺杂剂的界面附近形成。在优选的实施方式中，形成基板30以使其具有掺杂浓度的P型传导率来形成，所述掺杂浓度不低于约1X1019个原子/cm3，优选地约在1X1019和1X1021个原子/cm3之间。在该优选实施方式中，半导体区域34、35、36和37形成为具有峰值掺杂浓度的N型区域，所述峰值掺杂浓度不低于约1X1017个原子/cm3，优选地在约1X1019和1X1021个原子/cm3之间。本领域技术人员将理解：区域34、35、36和37的掺杂浓度影响设备10的击穿电压，从而影响箝位电压，且所述掺杂浓度可以不同，以实现不同的击穿电压。此外，区域34、35、36和37的厚度通常小于一微米，优选地在约一至三(1-3)微米之间。由于区域34、35、36和37厚度小并且基板30的掺杂浓度高，因此区域34、35、36和37形成具有极锐过渡或膝电压的齐纳二极管23、24、28和38，并允许极准确地控制这些二极管的击穿电压和齐纳电压。
层31优选形成具有较低峰值掺杂浓度，该峰值掺杂浓度低于区域34、35、36和37的掺杂浓度至少一个数量级，且通常在约1X1013和1X1017个原子/cm3之间。层31和区域35、34、36和37可以在基板30上通过各种本领域公知的方法而形成。例如，薄N型外延层(未示出)可以在基板30上作为层31的第一部分来形成。该第一部分可被掺杂以形成区域35、34、36和37。随后，层31的残余物(remainder)可以形成。
二极管22包含在层31的表面上形成的、与基板30具有相同的传导性的掺杂区域48。区域48形成以延伸进入层31并覆盖区域34。在区域48和34之间的层31的部分形成二极管22的漂移区。层31的厚度47通常约二至二十(2-20)微米，优选地是约七(7)微米。
为了隔离半导体层31的一部分，形成隔离区(诸如隔离槽41)，其中二极管22和23由层31的另一部分形成。在某些情况下，槽41通过减少接近区域48的层31的量来减小二极管22的电容。槽41通常通过从层31的顶面制造穿过层31并延伸入基板30的开口来形成。槽41也可穿过区域34一段距离延伸进入基板30，以便防止横向传导穿过区域34。槽41通过以下方式被隔离：诸如通过沿槽41的侧壁和底部形成绝缘衬垫(dielectric liner)，并以绝缘或者掺杂或不掺杂的多晶硅填充开口的剩余部分。另外，绝缘衬垫53可沿着槽41的侧壁，而不仅是底部形成，开口的剩余部分可以绝缘或具有基板30的传导性和掺杂的材料来填充。该衬垫的侧壁阻止在槽41和层31之间形成P-N结点，这是因为这样的结点将增加ESD设备20的电容。形成槽41的方法是本领域公知的。槽41优选地形成具有外围的闭合多边形，其具有开口，此开口封入(encloses)部分层31，因而，槽41可被视为多连接域。优选地，槽41是一个连续的槽，其形成以封闭区域48和区域34和基板30之间的部分界面。类似地，掺杂区域52在层31的表面上形成，并覆盖区域37以协助形成二极管27。掺杂区域52基本上与区域48形成相同，具有与区域48基本相同的掺杂类型、掺杂浓度和运载浓度。为了隔离层31的一部分，形成隔离区，诸如隔离槽44，其中二极管27和28自层31的另一部分形成。此44的形成类似于槽41。在一些情况下，槽44通过减小接近区域52的层31的量来减小二极管27的电容。
区域48和52的峰值掺杂浓度大于层31的峰值掺杂浓度，优选地约等于基板30的掺杂浓度。区域48和52通常形成以从表面延伸入层31不大于约二(2)微米，优选地约十分之一至二(0.1-2)微米的一定距离。大的掺杂浓度差(differential doping concentration)——诸如在区域48和层31之间，以及在区域52和层31之间约三至五个(优选地为五个)数量极——提供二极管22和26锐膝电压。在低掺杂浓度以及更低的掺杂程度上，区域48和52的浅啮合(shallowdepth)有助于向二极管22和27提供极小的零偏压电容。
掺杂区域46在层31中形成，具有与基板30相反的传导性，以便对二极管21形成欧姆接触。类似地，掺杂区域51在层31中形成，具有与基板30相反的传导性，以便对二极管26形成欧姆接触。区域46和51在层31的表面上形成，优选地延伸约与区域48和52相同的距离进入层31。基板30和部分区域31之间的界面通过槽40和43环绕，每个界面形成用作各自二极管21和26的P-N结点。设置区域46使得区域46的外围(诸如在层31表面处的外围)完全由隔离区(诸如隔离槽40)环绕，且设置区域51使得区域51的外围(诸如在层31表面处的外围)完全由隔离区(诸如隔离槽43)环绕。槽40和43的每一个优选地形成一个连续的槽。因为槽40和43延伸穿过层31，它们限制层31和基板30之间的界面的封闭区(enclosed area)内形成的结点的面积，从而有助于减小各自二极管21和26的电容。在优选的实施方式中，区域46和51具有与层31相同的掺杂类型和大于层31的峰值掺杂浓度且优选地约等于基板30的峰值掺杂浓度的峰值掺杂浓度。槽40和43的形成通常基本相似于槽41和44的形成。
掺杂的区域50在层31中形成，具有与基板30相反的传导性以便协助形成二极管24，形成区域50以覆盖区域35。形成隔离区域(诸如隔离槽45)，以便区域50的外围(诸如层31的表面处的外围)完全由槽45环绕。槽45延伸穿过层31和部分区域35进入基板30。基板30和由槽45环绕的部分区域35之间的界面形成用作二极管24的P-N结点。类似地，掺杂的区域49在层31中形成，具有与基板30相反的传导性以便协助形成二极管38，形成区域49以覆盖区域36。形成隔离区域(诸如隔离槽42)，以便区域49的外围(诸如层31的表面处的外围)完全由槽42环绕。槽42延伸穿过层31和部分区域36进入基板30。基板30和由槽42环绕的部分区域36之间的界面形成用作二极管38的P-N结点。区域49和50在层31的表面上形成，且优选地延伸入层31约与区域46和51相同的距离。槽42和45的每一个的形成优选地基本相似于槽41和44的形成。在优选实施方式中，区域49和50具有与层31相同的掺杂类型，具有大于层31的峰值掺杂浓度的浓度，且优选地约等于基板30的峰值掺杂浓度。在正常运转下，二极管24和38被反向偏压，且各自P-N结点的耗尽区形成各自电容器25和39。选择各个P-N结点的面积以供给各自的电容25和39，结合各自电容器16和17的值的电容值在各自端子11和12处提供所需的五至十五皮法(5-15pf)的输入电容。可改变这些面积的大小，以允许独立地调整关联电容器16和17的值。本领域技术人员将理解：用来形成二极管21或二极管26的结构的补充副本(additional copies)可被添加至设备10，以添加额外的电容来增加端子11或12之一或者两个的零偏压输入电容。例如，可以形成与槽40相似的其他隔离区域，与掺杂区域46相似的另外的掺杂区域和与导体54相似的导体可在由额外的隔离区域环绕的区域内形成。
形成导体54，优选地形成多个导体54，以从层31的表面延伸穿过区域46并进入层31。导体54减少用于流动穿过区域46之下的层31的漂移区的电流的电阻。优选地，形成的导体54具有接近层31的表面的近端，和接近基板30的界面的远端，以及由槽40环绕的、并因而接近二极管21的P-N结点的部分层31。形成的导体54的远端通常离P-N结点界面不接近于距离55。选择距离55来保持导体54远离耗尽区，该耗尽区在设备10的正常运转过程中由二极管21的P-N结点形成。如果导体54的远端太接近于由所述P-N结点形成的耗尽区，那么电容器16的电容值会增加，将为比所需的零偏压值更大的值，且在设备10的运转期间也将更大。优选地，距离55接近于所述P-N结点不超过约一或二(1-2)微米。此增加的电容值可影响设备10的ESD运转。导体54通常通过制造从层31的表面延伸入层31一定深度的开口来形成。随后，所述开口以导体(诸如掺杂多晶硅)填充，以便形成导体54。所述开口以掺杂多晶硅填充之后，可使用热循环。如果导体54由掺杂半导体材料形成，那么该材料与层31具有相同的传导性。用来形成导体54的材料的电阻率小于层31的材料的电阻率，且通常显著低于层31的材料的电阻率。在优选的实施方式中，导体54由N型掺杂多晶硅形成，所述掺杂多晶硅具有不低于约1X1019个原子/cm3，且优选地具有约在1X1019和1X1021个原子/cm3的掺杂浓度。类似地，形成导体60，且优选地形成多个导体60，其从层31的表面延伸穿过区域51并进入层31。优选地，形成的导体60具有接近于层31表面的近端和接近于二极管26的P-N结点的远端。导体60基本上与导体54相同，且以基本上相同的方式形成。
形成导体56，优选地形成多个导体56，以从层31的表面延伸穿过区域50并进入层31。优选地，形成的导体56具有接近区域35的远端。导体56减小用于流动穿过区域50之下的层31的漂移区的电流的电阻。导体56可以在基本上不影响设备10的电容值的情况下与区域35相交。类似地，形成导体57，优选地形成多个导体57，以从层31的表面延伸穿过区域49并进入层31。优选地，形成的导体57具有接近区域36的远端。导体57减小用于流动穿过区域49之下的层31的漂移区的电流的电阻。导体57可以在基本上不影响设备10的电容值的情况下与区域36相交。导体56和57可使用与用来形成导体54和60的技术相似的技术来形成。尽管图示导体54、56、57和60具有相同的进入基板32的深度，但是本领域技术人员将理解可以使用不同的深度。在一些实施方式中，穿过层31的垂直电阻足够低以提供所需的高频滤波特征，使得可以省略全部或者部分导体54、56、57和60。
随后，绝缘体63可在层31的表面上形成。开口通常穿过绝缘体63形成以暴露区域46、48、49、50、51和52的部分，以便在其中形成电连接。导体材料通常应用来并模式化以形成导体64和67。导体64将二极管21的阴极电连接至二极管22的阳极、二极管24的阴极和端子11。导体67将二极管38的阴极电连接至二极管26的阴极、二极管27的阳极和端子12。然后，绝缘体65被应用于并模式化以形成开口，其有利于导体64和67的部分电接触。导体层被应用于并模式化以形成导体66。如在图9中所看到的，导体66的部分横向延伸穿过设备10的表面以形成感应器18。
在图1和图2示出的优选的实施方式中，设备10对称的，所以端子11和12是可互换的。为了提供对称结构，所述滤波器的两个分支具有基本上相同的零偏压电容。因而，各分支的P-N结点的大小通常基本上相似，且形成约等于零偏压输入电容的电容值。电容器16和25的并联组合的低频零偏压电容约为二点五至七点五皮法(2.5-7.5pf)。类似地，电容器17和39的并联组合的低频零偏压电容也约为二点五至七点五皮法(2.5-7.5pf)。在正常运转中，所述滤波器结构削弱了以下信号的较高频率组成(诸如频率高于约五百兆赫兹(500Mhz))：应用于选作输入端的端子11或12中之一的信号。感应器18通常具有不低于，且优选地大于约十纳亨利(10nH)的值。
为了促进设备10的功能，端子11通常连接至二极管21的阴极和二极管22的阳极(并连接至等效电容器16的第一端子)、二极管24的阴极(并连接至等效电容器25的第一端子)和感应器18的第一端子。端子13通常连接至二极管21的阳极、二极管23的阳极(并连接至等效电容器16的第二端子)、二极管24的阳极(并连接至等效电容器25的第二端子)、二极管38的阳极(并连接至等效电容器39的第一端子)、二极管26的阳极和二极管28的阳极(并连接至等效电容器17的第一端子)。端子12通常连接至二极管27的阳极、二极管26的阴极(并连接至等效电容器17的第二端子)、二极管38的阴极(并连接至等效电容器39的第二端子)以及感应器18的第二端子。从所有前述内容以及图2所示的可以看出：设备10包含耦合在第一和第三端子之间的第一二极管、第二二极管、与所述第二二极管串联耦合的第一齐纳二极管，其中所述第二二极管和第一齐纳二极管的串联组合与所述第一二极管并联耦合，其中所述第一二极管、第二二极管和第一齐纳二极管形成具有第一电容值的第一电容器；耦合在所述第二和第三端子之间的第三二极管、第四二极管；与所述第四二极管串联耦合的第二齐纳二极管，其中所述第四二极管和第二齐纳二极管的串联组合与所述第三二极管并联耦合，其中所述第三二极管、所述第四二极管和所述第二齐纳二极管形成具有第二电容值的第二电容器；与所述第三二极管并联耦合的第五二极管，其中所述第五二极管形成具有第三电容值的第三电容器，其中所述第三二极管、所述第四二极管、所述第五二极管、所述第二齐纳二极管形成所述集成半导体滤波器的第一分支电容器，所述第一分支电容器具有第四电容值，其在频率不大于一兆赫兹处为二点五至七点五皮法的值；以及耦合至至少所述集成半导体滤波器的第二端子的感应器。
图3图示了集成半导体设备68的部分实施方式的放大截面图，其是图1-图2的描述中所说明的设备10的替代实施方式。
图4示意性地图示了构造为具有两个分支和中央感应器18的Pi型滤波器的集成半导体设备68的电路表示图。参看图3和图4进行此描述。设备68相似于设备10，但是设备68不包含二极管24和38以及与其相关联的电容器。因此，设备68不包含区域35、36、49、50，槽45和42，以及设备10的导体56和57.设备68与设备10相似，但是设备68包含二极管72(和相应的等效电容器73)，而不是二极管24，且包含二极管70(和相应的等效电容器74)，而不是二极管38。二极管70和72的形成不同于二极管24和38。二极管68包含区域69和71，所述区域69和71的形成类似于区域34和37，且具有基本相同的掺杂浓度和掺杂类型。区域69在区域51之下形成，并由槽43环绕。区域71在区域46之下形成，并由槽40环绕。区域69和基板30之间的界面形成用作二极管70的P-N结点。类似地，区域71和基板30之间的界面形成用作二极管72的另一P-N结点。插入区域69或71与没有区域69和71相比，使得各自的电容器74和73产生较大的电容值。选择由区域69和基板30的界面产生的P-N结点的面积，以形成电容器74的电容值，使得电容器74和17的组合形成连接至端子12的分支的所需的电容。类似地，选择由基板30和区域71的界面形成的P-N结点的面积，以足够大地为电容器73提供电容值，使得与电容器16相结合的电容器73形成连接至端子11的分支的所需的电容。区域69和71中的任何一个或者二者的大小可以扩张，使得各自的槽44和40与各自的区域相交叉。在该实施方式中，二极管26在基板30和位于区域69和隔离槽43之间的区域31的部分之间形成。类似地，二极管21在基板30和位于区域71和槽40之间的区域31的部分之间形成。
图5图示了集成半导体设备75的实施方式的部分放大截面图，其是在图1、图2的描述中说明的设备10的另一替代实施方式，在优选的实施方式中，形成的设备10具有另一集成半导体滤波器的电路排布。
图6示意性地图示了集成半导体设备75的电路表示图，所述集成半导体设备75被构造成具有两个分支、中央感应器18和并联电容器81的第三级Chebychev滤波器。参看图5、图6进行描述。设备75与设备10类似，不同之处在于设备75不包括二极管24和38以及与之关联的电容器25和39。因此，设备75不包括区域35、36、49、50以及设备10的导体56和57。设备75包括二极管79，及由其形成的与ESD设备20并联构造的等效电容器82。设备75还包括另一齐纳二极管80，及由其形成的与感应器18并联连接的等效电容器81。为了DC和低频测量，诸如，在频率小于约1MHz处，电容器16、17和82全部并联。这样，流入端子11或12的输入电容包括并联的电容器16、17和82。合并该三个电容器的值以形成零偏压输入电容。然而，在ESD事件期间，端子11将具有与端子12不同的电容，因此，设备75并不是对称设备，且在ESD事件中，端子11和端子12不能互换。形成的二极管80用于向电容器81提供值，其向由设备75形成的滤波器提供所需的高频响应。
设备75包括掺杂区域76，其形成与区域46和51相似，且具有基本上相同的掺杂类型和形貌。另一掺杂区77在区域76内形成，这样在区域76和77之间的P-N结点形成二极管80。选择在区域76和77之间形成的P-N结点的面积以向电容器81提供值，产生由设备75形成的滤波器的所需的高频响应。可以改变该面积的大小以允许独立调整电容器81的值。一般来说，区域77的形成与区域48、52类似，且与之具有基本上相同的掺杂类型和形貌。在一些实施方式中，为了给区域76提供足够的深度，其区域76可形成大于区域46、48、51或52中的任意一个的深度。在优选的实施方式中，区域46、76和51同时形成，并且所有的进入层31的深度相同，且区域77用于形成区域76的足够深度。绝缘区，诸如绝缘槽83，从层31的表面开始形成，延伸至基板30，其边缘环绕区域76，以便防止电流从区域76横向穿过层31流至设备75的其它部分。在基板30和绝缘槽83封闭的层31的部分之间所形成的PN结点形成二极管79。选择P-N结点的面积来向电容器82提供电容值，当与电容器16相结合时，向端子11提供所需的零偏压输入电容。可以改变该面积的大小以允许独立地调整电容器82的值。形成的导体78从层31的表面延伸穿过区域76并进入层31，以便减少在端子11和二极管79、80阴极间电流的电阻。导体78的形成与导体54和60相类似。
为了在端子11和二极管79和80的阴极之间形成连接，穿过绝缘体63形成的开口允许导体64与区域76电接触。另外，穿过绝缘体63的另一开口允许在导体67与区域77之间形成电接触。本领域技术人员将理解：通过将区域77布置在导体64下，而非导体67下，二极管79能够移动至滤波器的其它分支。这也改变了二极管80的极性，使得阳极连接至端子11，阴极连接至端子12。
本领域技术人员还将理解：区域50、35、槽45及导体56，和/或图1的区域49、36、槽42以及导体57可以用来向设备75提供额外的电容器，以改变零偏压输入电容或形成高频特征。另外，区域69和71(图3)也可用来向设备75提供额外的电容器，以改变零偏压输入电容或者形成高频。而且，也可以使用图1和图2中那些元素的组合。
从前述可以看出，用于形成设备75的方法包括以下步骤：提供第一传导类型的半导体基板，在半导体基板的表面上形成第二传导类型的第一掺杂区域，在第一掺杂区域的表面上形成第一传导类型的第二掺杂区域，其中，所述第二掺杂和所述第一掺杂区域形成第一二极管，在半导体基板的表面上以及在所述第二掺杂区域之下形成第二传导类型的第三掺杂区域，其中，所述第三掺杂区域和所述半导体基板的第一个部分形成第一齐纳二极管，在所述第一掺杂区域的表面上且横向远离所述第二掺杂区域的第二传导类型的第四掺杂区域，其中，所述半导体基板和所述第四掺杂区域之下的第一掺杂区域的第一部分之间的界面形成第二二极管，以及形成第一掺杂区域，其从所述第一掺杂区域延伸入所述半导体基板，其中，所述第一隔离区域具有环绕所述半导体基板和所述第一掺杂区域的第二部分之间的界面的外围，其中，所述第一掺杂区域的第二部分不在第一、第二、第三或第四掺杂区域，其中，所述半导体基板和第一掺杂区域的第二部分之间的界面形成与所述第二二极管并联的第三二极管。
图7图示了集成半导体设备85的部分实施方式的放大截面图，其是图5-图6中的描述中说明的设备75的替代实施方式。
图8示意性地图示了集成半导体设备85的电路表示图，所述集成半导体设备85被构造成具有三个分支、两个串联感应器和两个并联电容器的第五级Chebychev的过滤器。这些描述已经在图7和图8中涉及。设备85同设备75相似，不同之处是设备85包含在区域76内形成的并且远离区域77的掺杂区域86。区域86与区域77相似，不同之处是在区域77与导体67形成电接触时，区域86与导体64形成电接触。区域76和86之间的界面形成P-N结点，其形成二极管87和相关联的等效电容器90。另外，通过绝缘体65和63的开口暴露区域77和86之间的区域76的部分。通过所述开口形成另一导体92以使区域76形成电接触。导体92将图1中感应器18分裂为两个感应器，即第一感应器88和第二感应器89。导体92在感应器88和89之间，以及二极管79、80和87之间形成共同节点。
图9图示了设备75的实施方式的部分放大平面图，其在图6和7的描述中说明。所述平面图图示了一个在螺旋结构中形成导体66的实施方式，导体64和67与其结合为感应器18提供所需的感应值(inductance value)。为了附图清楚，导体64和67未图9中示出。图9也图示了可形成导体54和/或导体60以横向延伸穿过设备10的表面或可形多个短元件呈条纹结构(stripe configuration)。区域46、51、76和77部分，相关联的槽40、43和83的部分，和导体54、60和78以虚线示出，这是因为它们由感应器18的导体材料而覆盖。
由于以上所述，很显然公开了新型设备和方法。在其它特征中包括形成具有对ESD事件快速响应、良好受控的箝位电压的设备，其为频率提供滤波函数，所述频率大于约1Mhz，且也具有零偏压电容，所述零偏压电容在约五至十五皮法之间。还包括形成滤波器的方法，所述滤波器采用了与另外的二极管并联的ESD设备，以形成输入分支的零偏压电容。由于ESD设备在基板上具有高掺杂P型基板和轻掺杂N型层，所述ESD设备具有低电容。形成与ESD设备并联的另外的二极管将零偏压电容增加至期望值。
尽管本发明的主旨以具体优选实施方式进行了描述，但是很显然对于半导体领域的技术人员来说，许多备选方案和改变将是显而易见的。此外，本文所用的词语“连接”用于清楚描述，然而，意欲与词语“耦合”具有相同的意思。因此，“连接”应解释为包括直接连接或间接连接。

Claims (10)

1.一种集成半导体滤波器，包括：
第一端子；
第二端子；
第三端子；
耦合在所述第一和所述第三端子之间的第一二极管；
第二二极管；
与所述第二二极管串联耦合的第一齐纳二极管，其中所述第二二极管和所述第一齐纳二极管的串联组合与所述第一二极管并联耦合，并且其中所述第一二极管、所述第二二极管和所述第一齐纳二极管形成具有第一电容值的第一电容器；
耦合在所述第二端子和所述第三端子之间的第三二极管；
第四二极管；
与所述第四二极管串联耦合的第二齐纳二极管，其中所述第四二极管和所述第二齐纳二极管的串联组合与所述第三二极管并联耦合，并且其中所述第三二极管、所述第四二极管和所述第二齐纳二极管形成具有第二电容值的第二电容器；
与所述第三二极管并联耦合的第五二极管，其中所述第五二极管形成具有第三电容值的第三电容器，其中所述第三二极管、所述第四二极管、所述第五二极管和所述第二齐纳二极管形成集成半导体滤波器的第一分支电容器，所述第一分支电容器在不大于一兆赫兹的频率下具有约2.5-7.5皮法的第四电容值；和
与至少所述集成半导体滤波器的所述第二端子耦合的电感器。
2.根据权利要求1所述的集成半导体滤波器，进一步包括第一导电类型半导体基板；
形成在所述半导体基板的表面上的具有第二导电类型的第一掺杂区；
形成在所述第一掺杂区的表面上的具有所述第一导电类型的第二掺杂区，其中所述第二掺杂区和所述第一掺杂区形成所述第四二极管；
形成在所述半导体基板的表面上并且位于所述第二掺杂区下方的具有所述第二导电类型的第三掺杂区，其中所述第三掺杂区和所述半导体基板的第一部分形成所述第二齐纳二极管；
形成在所述第一掺杂区的表面上并且与所述第二掺杂区横向间隔的具有所述第二导电类型的第四掺杂区，其中在所述半导体基板和位于所述第四掺杂区下方的所述第一掺杂区的第一部分之间的界面形成所述第三二极管；和
在所述半导体基板的表面上形成的具有所述第二导电类型的第五掺杂区，其中所述第五掺杂区和所述半导体基板的第二部分形成用作第三齐纳二极管的所述第五二极管。
3.根据权利要求2所述的集成半导体滤波器，进一步包括从所述第一掺杂区的表面通过所述第四掺杂区朝向所述半导体基板延伸的多个导体，其中所述多个导体与所述半导体基板的表面分隔第一距离。
4.根据权利要求2所述的集成半导体滤波器，进一步包括从所述第一掺杂区的表面延伸进所述半导体基板的第一隔离区，其中所述第一隔离区的外围环绕所述半导体基板和所述第一掺杂区的第二部分之间的界面，其中所述第一掺杂区的所述第二部分不位于所述第一、第二、第三、第四或第五掺杂区下方，并且其中所述半导体基板和所述第一掺杂区的所述第二部分之间的界面形成与所述第一二极管并联耦合的第六二极管。
5.一种形成集成半导体设备的方法，包括：
提供第一导电类型的半导体基板；
在所述半导体基板的表面上形成具有第二导电类型的第一掺杂区；
在所述第一掺杂区的表面上形成具有所述第一导电类型的第二掺杂区，其中所述第二掺杂区和所述第一掺杂区形成第一二极管；
形成在所述半导体基板的表面上并位于所述第二掺杂区下方的具有所述第二导电类型的第三掺杂区，其中所述第三掺杂区和所述半导体基板的第一部分形成与所述第一二极管串联耦合的第一齐纳二极管；
形成在所述第一掺杂区的表面上并与所述第二掺杂区横向相隔的具有所述第二导电类型的第四掺杂区，其中在所述半导体基板和位于所述第四掺杂区下方的所述第一掺杂区的第一部分之间的界面形成与所述第一二极管和所述第一齐纳二极管的串联组合并联耦合的第二二极管；并且
在所述半导体基板的表面上形成具有所述第二导电类型的第五掺杂区，其中所述第五掺杂区和所述半导体基板的第二部分形成与所述第二二极管并联耦合的第三二极管。
6.一种形成集成半导体设备的方法，包括：
提供第一导电类型的半导体基板；
在所述半导体基板的表面上形成具有第二导电类型的第一掺杂区；
在所述第一掺杂区的表面上形成具有所述第一导电类型的第二掺杂区，其中所述第二掺杂区和所述第一掺杂区形成第一二极管；
形成在所述半导体基板的表面上并位于所述第二掺杂区下方的具有所述第二导电类型的第三掺杂区，其中所述第三掺杂区和所述半导体基板的第一部分形成第一齐纳二极管；
形成在所述第一掺杂区的表面上并与所述第二掺杂区横向相隔的具有所述第二导电类型的第四掺杂区，其中在所述半导体基板和位于所述第四掺杂区下方的所述第一掺杂区的第一部分之间的界面形成第二二极管；和
形成从所述第一掺杂区的表面延伸进所述半导体基板内的第一隔离区，其中所述第一隔离区的外围环绕在所述半导体基板和所述第一掺杂区的所述第二部分之间的界面，其中所述第一掺杂区的第二部分不位于所述第一、第二、第三或第四掺杂区下方，并且其中在所述半导体基板和所述第一掺杂区的所述第二部分之间的界面形成与所述第二二极管并联的第三二极管。
7.根据权利要求6所述的方法，还包括形成在所述第一掺杂区的表面上并与所述第二和第四掺杂区相隔的具有所述第二导电类型的第五掺杂区，其中所述第五掺杂区位于所述第一掺杂区的所述第二部分上方；和
在所述第五掺杂区内形成具有所述第一导电类型的第六掺杂区，其中在所述第五和第六掺杂区之间的界面形成第四二极管。
8.根据权利要求7所述的方法，还包括形成在所述第五掺杂区内并与所述第六掺杂区相隔的具有所述第一导电类型的第七掺杂区，其中在所述第五和第七掺杂区之间的界面形成第五二极管。
9.根据权利要求6所述的方法，还包括形成从所述第一掺杂区的表面延伸进所述半导体基板内的第二隔离区，其中所述第二隔离区环绕所述第四掺杂区和所述第一掺杂区的所述第一部分；以及形成从所述第一掺杂区的表面延伸进所述半导体基板的第三隔离区，其中所述第三隔离区环绕所述第二掺杂区和所述第三掺杂区的至少一部分。
10.一种形成集成半导体滤波器的方法，包括：
在半导体基板上形成第一二极管结构，所述第一二极管结构具有第一组二极管和与所述集成半导体滤波器的第一端子相耦合的第一端子，包括形成具有与所述集成半导体滤波器的第二端子相耦合的第二端子的所述第一二极管结构，其中所述第一二极管结构形成所述集成半导体滤波器的第一分支电容；
在所述半导体基板上形成第二二极管结构，所述第二二极管结构具有第二组二极管并且具有与所述集成半导体滤波器的第二端子相耦合的第一端子，包括形成具有与所述集成半导体滤波器的第二端子相耦合的第二端子的所述第二二极管结构，其中所述第二二极管结构形成所述集成半导体滤波器的第一分支电容，并且其中对于所述集成半导体滤波器而言，所述第一二极管结构和第二二极管结构形成约5至15皮法范围内的低频输入电容；和
在所述半导体基板上形成与所述集成半导体滤波器的第一和第二端子相耦合的电感器。
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