CN106558543A - 静电释放保护器件的半导体结构以及制造方法 - Google Patents

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Abstract

一种低电容的静电释放保护器件的半导体结构以及制造方法，在第一掺杂类型的半导体衬底(401)的顶面的第一区域、第二区域分别形成第一掺杂类型的掩埋层(402)、第二掺杂类型的掩埋层(403)；在所述第一掺杂类型的掩埋层(402)以及所述第二掺杂类型的掩埋层(403)的上方形成第二掺杂类型的外延层(405)，第一掺杂类型的掩埋层(402)、第二掺杂类型的掩埋层(403)被掩埋在所述半导体衬底(401)与所述外延层(405)之间，在所述外延层(405)上位于所述第二掺杂类型的掩埋层(403)上方的第三区域(4051)的顶部形成第一掺杂类型的第一掺杂区(407)。

Description

静电释放保护器件的半导体结构以及制造方法
技术领域
本发明涉及半导体领域，更具体地，涉及一种静电释放保护器件的半导体结构以及制造方法。
背景技术
高速数据传输接口对静电释放(Electro-Static discharge，简称ESD)保护器件的要求很高，既要求ESD保护器件具有高的ESD保护性能，又要求ESD保护器件的寄生电容非常低(一般要求低于0.5pF)，这对设计者来说极具挑战性。
瞬变电压抑制二极管(TRANSIENT VOLTAGE SUPPRESSOR，简称TVS)是在稳压管工艺基础上发展起来的一种新产品，其电路符号和普通稳压二极管相同，外形也与普通二极管无异，当TVS管两端经受瞬间的高能量冲击时，它能以极高的速度(最高达1＊10-12秒)使其阻抗骤然降低，同时吸收大电流，将两端间的电压箝位在一个预定的数值上，从而确保后面的电路元件免受瞬态高能量的冲击而损坏。
现有技术通常采用TVS器件作为例如HDMI、USB以及DVI等高速数据传输接口的ESD保护器件，在进行器件半导体制备时，可以将ESD保护器件与被保护的电路集成一起，也可以将ESD保护器件作为与被保护电路相独立的分立器件。
图1为现有技术中常用的ESD保护器件的电路图，参见图1所示，ESD保护器件包括由高浓度掺杂的PN结器件构成的齐纳二极管Dz、整流二极管D1、整流二极管D2，其中齐纳二极管Dz、整流二极管D1相串联后再与整流二极管D2并联在第一电极与第二电极之间。D1的阳极与D2的阴极在第一电极连接，Dz的阳极与D2的阳极在第二电极连接。
参见图1，上述ESD保护器件的工作原理是，当第一电极出现正的静电放电电压时，静电电流由D1、Dz到第二电极，电流路径L2为通路，D1正向偏置Dz反向击穿，使得第一电极的电压被钳位为一个较低的电压；当第一电极出现负的静电放电电压时，静电电流通过D2到GND，电流路径L1为通路，D2正向偏置，而D1反偏，L2断开。
图2为图1所示电路的电容等效电路图，从图2的电容等效电路可得出第一电极与GND之间的电容，即ESD保护器件的寄生电容为CI/O-GND＝C1＊CZ/(C1+CZ)+C2。由于为了获得较强的ESD保护性能，Dz需要较大的结面，且形成Dz的PN的掺杂浓度需要很高，因此，CZ不可避免的很大，则CI/O-GND约等于C1+C2。因此，只要选择合适小的C1、C2，便可有效的降低ESD保护器件的电容CI/o-GND，故而获得较小的C1、C2，形成图1所示的电路的器件结构尤为重要。
图3为现有技术中实现图1所示电路的器件半导体结构图。其中N型掩埋层NBL与P型高掺杂衬底P+sub形成Dz，P型外延层掺杂区P+与N型外延层Nepi形成D1，N型外延层N一与P+sub形成D2。
本发明的发明人在进行本发明研究过程中发现，现有技术存在以下的技术缺陷：
为了减少ESD保护器件的寄生电容，需要尽可能的减小D1、D2的电容C1、C2。而构成二极管的PN结的掺杂浓度越低，二极管的电容越小，因此，为了获得较小的C2，N型外延层N一的掺杂浓度非常低；然而，由于NBL的自掺杂效应，使得N-靠近P+sub区域(图3中虚框区域)的掺杂浓度会增加，则最终使得C2会明显高于设计的期望值，从而使整个ESD保护器件的电容增加，无法满足高速传输接口的ESD保护需要。
发明内容
本发明实施例目的之一在于提供一种低电容的静电释放保护器件的半导体结构以及制造方法。
第一方面，本发明实施例提供的一种静电释放保护器件的半导体结构制造方法，包括：在第一掺杂类型的半导体衬底(401)的顶面的第一区域、第二区域分别形成第一掺杂类型的掩埋层(402)、第二掺杂类型的掩埋层(403)；
在所述第一掺杂类型的掩埋层(402)以及所述第二掺杂类型的掩埋层(403)的上方形成第二掺杂类型的外延层(405)，第一掺杂类型的掩埋层(402)、第二掺杂类型的掩埋层(403)被掩埋在所述半导体衬底(401)与所述外延层(405)之间，
在所述外延层(405)上位于所述第二掺杂类型的掩埋层(403)上方的第三区域(4051)的顶部形成第一掺杂类型的第一掺杂区(407)。
结合第一方面，在第一种实现方式下，在所述第一类型的掩埋层(402)的自掺杂作用下，所述外延层(405)中位于所述第一类型的掩埋层(402)顶部的第四区域(4052)的掺杂浓度，小于所述外延层(405)中所述第三区域(4051)的掺杂浓度。
结合第一方面，在第一种实现方式下，还包括：形成第一金属层(406)，
所述第一金属层(406)将所述外延层(405)的第四区域(4052)、以及第一掺杂区(407)电连接起来，构成所述静电释放保护器件的第一电极。
结合第一方面，在第一种实现方式下，还包括：在所述外延层(405)的第四区域(4052)的顶部形成第二掺杂类型的第二掺杂区(408)，
所述第一金属层(406)将所述第一掺杂区(407)、第二掺杂区(408)电连接起来。
结合第一方面，在第一种实现方式下，所述第二掺杂区(408)的掺杂浓度高于所述外延层(405)的掺杂浓度。
结合第一方面，在第一种实现方式下，所述第一掺杂区(407)的掺杂浓度高于所述外延层(405)的掺杂浓度。
结合第一方面，在第一种实现方式下，还包括：形成隔离结构(409)，
所述隔离结构(409)位于所述半导体衬底(401)的顶面，间隔在所述第一掺杂类型的掩埋层(402)、第二掺杂类型的掩埋层(403)之间，并且间隔在所述静电释放保护器件与设在所述半导体衬底(401)上的其它器件之间。
结合第一方面，在第一种实现方式下，还包括在所述半导体衬底(401)的底部形成第二金属层。
结合第一方面，在第一种实现方式下，所述第一掺杂类型的掩埋层(402)的浓度与所述静电释放保护器件的钳位电压、所述第二掺杂类型的掩埋层(403)的掺杂浓度相关，
所述钳位电压越低，则所述第二掺杂类型的掩埋层(403)的掺杂浓度越高，所述第一掺杂类型的掩埋层(403)的浓度越高。
结合第一方面，在第一种实现方式下，所述第一掺杂类型的掩埋层(402)的掺杂浓度与第二掺杂类型的掩埋层(403)的掺杂浓度的比例为：1/100～1/20。
结合第一方面，在第一种实现方式下，所述半导体衬底(401)的掺杂浓度不小于1e19atoms/cm3。
结合第一方面，在第一种实现方式下，所述第二掺杂类型的掩埋层(403)的掺杂浓度不小于1e16atoms/cm3，且不大于1e20atoms/cm3。
结合第一方面，在第一种实现方式下，第一掺杂类型的掩埋层(402)的掺杂浓度不小于1e12atoms/cm3，且不大于1e17atoms/cm3。
第一方面，本发明实施例提供的一种静电释放保护器件的半导体结构，包括：
第一掺杂类型的半导体衬底(401)；
分别位于所述半导体衬底(401)层的顶部的第一区域、第二区域的第一掺杂类型的掩埋层(402)、第二掺杂类型的掩埋层(403)；
位于所述半导体衬底(401)上方的外延层(405)，所述第一掺杂类型的掩埋层(402)、第二掺杂类型的掩埋层(403)被掩埋在所述半导体衬底(401)与所述外延层(405)之间；
位于所述外延层(405)的第三区域(4051)顶部的第一掺杂类型的第一掺杂区(407)。
结合第二方面，在第一种实现方式下，在所述第一类型的掩埋层(402)的自掺杂作用下，所述外延层(405)中位于所述第一类型的掩埋层(402)顶部的第四区域(4052)的掺杂浓度，小于所述外延层(405)中所述第三区域(4051)的掺杂浓度。
结合第二方面，在第一种实现方式下，还包括：第一金属层(406)，
所述第一金属层(406)将所述外延层(405)的第四区域(4052)、第一掺杂区(407)电连接起来，构成所述静电释放保护器件的第一电极。
结合第二方面，在第一种实现方式下，还包括形成在所述外延层（405)的第四区域(4052)的顶部的第二掺杂类型的第二掺杂区(408)，
所述第一金属层(406)将所述第一掺杂区(407)、第二掺杂区(408)电连接起来。
结合第二方面，在第一种实现方式下，所述第二掺杂区(408)的掺杂浓度高于所述外延层(405)的掺杂浓度。
结合第二方面，在第一种实现方式下，所述第一掺杂区(407)的掺杂浓度高于所述外延层(405)的掺杂浓度。
结合第二方面，在第一种实现方式下，还包括：隔离结构(409)，
所述隔离结构(409)位于所述半导体衬底(401)的顶面，间隔在所述第一掺杂类型的掩埋层(402)、第二掺杂类型的掩埋层(403)之间，并且间隔在所述静电释放保护器件与设在所述半导体衬底(401)上的其它器件之间
结合第二方面，在第一种实现方式下，还包括：形成在所述半导体衬底(401)底部的第二金属层。
结合第二方面，在第一种实现方式下，所述第一掺杂类型的掩埋层(402)的浓度与所述静电释放保护器件的钳位电压、所述第二掺杂类型的掩埋层(403)的掺杂浓度相关，
所述钳位电压越低，则所述第二掺杂类型的掩埋层(403)的掺杂浓度越高，所述第一掺杂类型的掩埋层(402)的浓度越高。
结合第二方面，在第一种实现方式下，所述第一掺杂类型的掩埋层(402)的掺杂浓度与第二掺杂类型的掩埋层(403)的掺杂浓度的比例为1/00～1/20。
结合第二方面，在第一种实现方式下，所述半导体衬底(401)的掺杂浓度不小于1e19atoms/cm3。
结合第二方面，在第一种实现方式下，第二掺杂类型的掩埋层(403)的掺杂浓度不小于1e16atoms/cm3，且不大于1e20atoms/cm3。
结合第二方面，在第一种实现方式下，第一掺杂类型的掩埋层(402)的掺杂浓度不小于1e12atoms/cm3，且不大于1e17atoms/cm3。
由上可见，应用本发明实施例技术方案，由于本实施例在第一掺杂类型的半导体衬底(401)的顶面的第二区域上还形成有第一掺杂类型的掩埋层(402)，从而在形成第二掺杂类型的外延层(405)时，第一掺杂类型的掩埋层(402)对第二掺杂类型的外延层(405)顶部的第四区域(4052))也产生自掺杂效应，从而可以抵消第二掺杂类型的掩埋层(403)对第二掺杂类型的外延层(405)对第二整流二极管D2的寄生电容C2的影响，避免寄生电容C2增大，同时还可适当的降低第二掺杂类型的外延层405的第四区域(4052)的掺杂浓度，第一整流二极管D1的寄生电容也会相应的减小，故应用本实施例技术方案可以获得超低电容的ESD保护器件。
附图说明
图1为现有技术中常用的ESD保护器件的电路原理示意图；
图2为图1所示电路的电容等效电路示意图；
图3为图1所示电路的器件半导体结构示意图；
图4为本实施例1提供的一种ESD保护器件的半导体结构示意图；
图5为本实施例1提供的一种多通道ESD保护器件电路原理示意图；
图6为本实施例2提供的一种ESD保护器件的半导体结构示意图；
图7为本实施例3提供的形成图4所示ESD保护器件的半导体结构的各个工艺步骤中形成的半导体结构剖面示意图；
图8为本实施例3提供的扩展电阻值曲线示意图。
具体实施方式
下面将结合附图以及具体实施例来详细说明本发明，在此本发明的示意性实施例以及说明用来解释本发明，但并不作为对本发明的限定。
实施例1：
参见图4、5，本半导体结构主要包括半导体衬底401、第一掺杂类型的掩埋层402、第二掺杂类型的掩埋层403、第二掺杂类型的外延层405、第一掺杂类型的第一掺杂区407、第一金属层406。
其中，将第一半导体衬底401的掺杂类型记为第一掺杂类型，其中本实施例中的掺杂类型分为P型掺杂、N型掺杂，第一掺杂类型为P型掺杂、N型掺杂的其中之一，第二掺杂类型即为其中的另一。
第一掺杂类型的掩埋层402位于半导体衬底401层顶部的第一区域，第二掺杂类型的掩埋层403位于半导体衬底401层顶部的第二区域。第二掺杂类型的外延层405位于第一掺杂类型的掩埋层402和第二掺杂类型的掩埋层403的上方，使第一掺杂类型的掩埋层402、第二掺杂类型的掩埋层403被掩埋在半导体衬底401与第二掺杂类型的外延层405之间。
在形成第二掺杂类型的外延层405的过程中，由于第二掺杂类型的掩埋层403掺杂浓度较高而产生自掺杂效应，即在形成第二掺杂类型的外延层405的过程中，第二掺杂类型的掩埋层403中的部分掺杂剂会掺杂到第二掺杂类型的外延层405中去，因此，位于第二掺杂类型的掩埋层403上方区域(记为第三区域4051)的掺杂浓度会高于第二掺杂类型的外延层405的预设掺杂浓度(即第二掺杂类型的外延层405在没有第二掺杂类型的掩埋层403的自掺杂效应下的掺杂浓度)。此外，若在不存在第一掺杂类型的掩埋层402的情况下，第二掺杂类型的外延层405中位于第一掺杂类型的掩埋层402上方区域(记为第四区域4052)的掺杂浓度在第二掺杂类型的掩埋层403的自掺杂效应作用下也会高于所述预设掺杂浓度，只是第四区域4052中受第二掺杂类型的掩埋层403的自掺杂效应的影响比第三区域4051受第二掺杂类型的掩埋层403的自掺杂效应的影响小而已，但是仍会引起ESD保护器件的电容高于预设计的值。
在本申请提供的ESD保护器件中，在第二掺杂类型的外延层405的第四区域4052上还设置了第一掺杂类型的掩埋层402。由于第一掺杂类型的掩埋层402的掺杂浓度也较高，其在形成第二掺杂类型的外延层405的过程中，也会产生自掺杂效应，即在形成第二掺杂类型的外延层405的过程中，第一掺杂类型的掩埋层402中的部分掺杂剂会掺杂到第二掺杂类型的外延层405中，第一掺杂类型的掩埋层402的自掺杂效应可抵消第二掺杂类型的掩埋层403对第二掺杂类型的外延层405的自掺杂效应影响，从而可保证本申请提供的ESD保护器件的电容值为预设计的值。
在本申请中，第一掺杂类型的掩埋层402的掺杂浓度需要根据第二掺杂类型的掩埋层403的掺杂浓度设定，如第二掺杂类型的掩埋层403的掺杂浓度增大时，则第一掺杂类型的掩埋层402的掺杂浓度也需增大，否则第一掺杂类型的掩埋层402的自掺杂效应不能完全抵消第二掺杂类型的掩埋层403对第二掺杂类型的外延层405的自掺杂效应影响。但是第一掺杂类型的掩埋层402的掺杂浓度也不能太大，否则会使得第二掺杂类型的外延层405反型成第一掺杂类型的外延层，导致界面积较大，器件的寄生电容较大。
第一掺杂类型的第一掺杂区407位于第二掺杂类型的外延层405的第三区域4051的顶面，即位于第二掺杂类型的掩埋层403上方。
第一金属层406可以设置在第二掺杂类型的外延层405的上方，该第一金属层406将第一掺杂类型的第一掺杂区407以及第二掺杂类型的外延层405的第四区域4052电连接起来，构成该ESD保护器件的第一电极。
在图4所示的半导体结构中，第二掺杂类型的掩埋层403与第一掺杂类型的半导体衬底401形成齐纳二极管Dz，第一掺杂类型的第一掺杂区407与第二掺杂类型的外延层405中的第三区域4051形成第一整流管D1，其中齐纳二极管Dz与第一整流管D1相串联，第二掺杂类型的外延层405的第四区域4052与第一掺杂类型的掩埋层402形成第二整流管D2，第一金属层406将相互串联的齐纳二极管、第一整流管D1与第二整流管D2相并联连接在一起。若在本实施例中，第一掺杂类型为P型，第二掺杂类型为N型，则图4所示的半导体结构的等效电路即为图1所示，第一金属层406作为图1所示的ESD保护器件电路的第一电极，此时，还可以在第一掺杂类型的半导体衬底401的背面进一步设置第二金属层(图中未画出)，以作为ESD保护器件的第二电极(譬如其一般为接地端GND)。
由上可见，由于本实施例在第一掺杂类型的半导体衬底401的顶面的第一区域上还形成有第一掺杂类型的掩埋层402，从而在形成第二掺杂类型的外延层405时，第一掺杂类型的掩埋层402对第二掺杂类型的外延层405顶部的第四区域4052也产生自掺杂效应，从而可以抵消第二掺杂类型的掩埋层403对第二掺杂类型的外延层405的自掺杂效应对第二整流二极管D2的寄生电容C2的影响，避免寄生电容C2增大，同时还可适当的降低第二掺杂类型的外延层405的第四区域4052的掺杂浓度，第一整流二极管的D1的寄生电容也会相应的减小，故应用本实施例技术方案可以获得超低电容的ESD保护器件。
作为本实施例的示意，还优选但不限于使本实施例的第一掺杂区407的掺杂浓度高于第二掺杂类型的外延层405的第三区域4051的掺杂浓度，第一掺杂区407作为第一整流二极管D1的欧姆接触区，采用该技术方案有利于降低作为ESD保护器件的接触电阻。
作为本实施例的示意，还可以在第二掺杂类型的外延层405的第四区域4052的顶部形成第二掺杂类型的第二掺杂区408，使第二掺杂区408的掺杂浓度高于第二掺杂类型的外延层405的第四区域4052的掺杂浓度，以使第二掺杂区408作为第二整流二极管D2的欧姆接触区。在此情况下，使第一金属层406形成在第一掺杂区407、第二掺杂区408的顶部，以将二者电连接起来，构成所述ESD器件的第一电极。采用本方案有利于降低ESD保护器件的接触电阻。
作为本实施例的示意，本实施例的第一掺杂类型的掩埋层402的掺杂浓度根据第二掺杂类型的掩埋层403、以及第二掺杂类型的外延层405的掺杂浓度设定，使第一掺杂类型的掩埋层402的掺杂浓度既能抵消第二掺杂类型的掩埋层403对第二掺杂类型的外延层405的自掺杂效应对第二整流二极管D2的寄生电容C2的影响，又不会由于第一掺杂类型的掩埋层402对第二掺杂类型的外延层405的自掺杂效应而使第二掺杂类型的外延层405的第三区域4051反型为第一掺杂类型，从而使第二整流二极管D2的结面积增大，使寄生电容C2的电容值增大。
作为本发明的优选，具体可以根据ESD保护器件的钳位电压设置第二掺杂类型的掩埋层403的掺杂浓度，当ESD保护器件的钳位电压越高，第二掺杂类型的掩埋层403的掺杂浓度越低，相应的第一掺杂类型的掩埋层402的掺杂浓度亦应越低；反之，钳位电压越低，第二掺杂类型的掩埋层403的掺杂浓度越高，相应的第一掺杂类型的掩埋层402的掺杂浓度应越高。
本发明人在进行本发明研究过程中发现，第一掺杂类型的掩埋层402的掺杂浓度应小于第二掺杂类型的掩埋层403掺杂浓度，两者的比值为1/100～1/20，能够确保本实施例的ESD保护器件具有极小的寄生电容。
另外，第二掺杂类型的掩埋层403与第一掺杂类型的半导体衬底401形成的PN结构成齐纳二极管Dz，通过适当调整第二掺杂类型的掩埋层403、以及半导体衬底401的掺杂浓度，可以使齐纳二极管Dz的击穿电压在2～48V之间，甚至更宽的范围，从而可使本发明的ESD保护器件适合取值范围大的各种电压源。
作为本实施例的示意，为了降低半导体衬底401的电阻，优选采用高掺杂半导体衬底401，一般地，该半导体衬底401的峰值掺杂浓度通常不少于1e19atoms/cm3；
作为本实施例的示意，第一掺杂类型的掩埋层402的峰值掺杂浓度通常为1e12-1e17atoms/cm3；
作为本实施例的示意，第二掺杂类型的掩埋层403的峰值掺杂浓度通常在1e16-1e20atoms/cm3之间。
作为本实施例的示意，还可以进一步在本实施例半导体结构中设置隔离结构409，该隔离结构409形成在半导体衬底401的顶面，且贯穿第二掺杂类型的外延层405。隔离结构409包括所述ESD器件内部的内部隔离结构和外部隔离结构，内部隔离结构(如图4中的中间部分)间隔在第一掺杂类型的掩埋层402、第二掺杂类型的掩埋层403之间，从而有利于减小ESD器件的结面积，从而降低寄生电容；外部隔离结构(如图4中两边的部分)间隔在所述ESD器件与做在衬底401上的其它器件之间，从而避免ESD保护器件受其它器件的影响。
作为本实施例的示意，该隔离结构409可以为现有技术的任意结构，譬如但不限于为扩散隔离、或者沟槽隔离结构。
作为本实施例的示意，还可以在半导体衬底401的底部设置第二金属层，作为ESD保护器件的引出金属电极作为第二电极。
另外，需要说明的是，图4仅示意了单通道的ESD保护器件半导体结构，对于图5所示的多通道ESD保护器件，可以依本实施例原理，在一半导体衬底401上制作多个如图4所示的单元。
参见图5所示，由于图5所示的ESD保护器件实现I/O1到I/Ｏn之间的ESD保护，故第二电极可以引出也可以不引进，即可以在半导体衬底401上设置第二金属层作为第二电极的金属电极，也可以不设置金属电极(即无需再半导体衬底401上设置第二金属层)，具体根据用户需要进行。
实施例2：
图6为本实施例提供的一种ESD保护器件的半导体结构示意图本实施例中将P型掺杂记为第一掺杂类型，将N型掺杂记为第二掺杂类型。
本实施例半导体结构采用了掺杂浓度很高的P型半导体衬底401(记为P+Sub)，在P+Sub上分别形成有P型掩埋层(记为PBL，即第一掺杂类型的掩埋层402)、N型掩埋层(记为NBL，即第二掺杂类型的掩埋层403)，
在PBL、NBL上方形成有N型外延层，NBL、PBL掩埋在N型外延层与P+Sub之间，由于NBL、PBL对N型外延层的自掺杂效应，N型外延层上位于NBL、PBL上方的两区域(即第三区域4051、第四区域4052)的掺杂浓度不同，为了区分起见，将N型外延层中位于NBL上方的区域记为Nepi，将N型外延层位于PBL上方的区域记为N-。在Nepi上形成有高浓度掺杂的P+型掺杂区(记为P+，即第一掺杂类型的第一掺杂区407)、在N-上形成有高浓度掺杂的N+型掺杂区(记为N+，即第二掺杂类型的第二掺杂区408)。
这样，NBL与P+sub形成Dz，P+与Nepi形成D1，N-与PBL形成D2，分别在N+、P+的上方上第一金属层406(记为Metal1)，Metal1将N+、P+相互电连接在一起作为本EDS保护器件的第一电极，将P+Sub电连接的第二金属层(图6中未标记)作为本EDS保护器件的第二电极。
作为本实施例的示意，本实施的N型外延层为低掺杂浓度；NBL的掺杂浓度可略低于P+Sub的掺杂浓度。
本实施例的ESD保护器件中的各半导体层的参数以及结构设置详细可以参见实施例1中的相应描述。
本实施例给出了实施例1中图4的一种具体实施方式，但是并不仅限于此。
实施例3：
图7为形成图4所示ESD保护器件的半导体结构的各个工艺步骤中形成的半导体结构剖面示意图，参见图7所示，该工艺包括：
步骤701：如图7A所示，提供第一掺杂类型的半导体衬底401，该半导体衬底401可以但不限于为图6中的P+Sub。
详细参数可以但不限于参见实施例1、2中的记载。
步骤2：如图7B所示，在半导体衬底401上的第一区域、第二区域分别制作第一掺杂类型的掩埋层402、第二掺杂类型的掩埋层403(不分先后顺序)。
在本实施例研究过程中，本发明人发现，如果半导体衬底401的掺杂浓度很高，有时很难直接在半导体衬底401上制作第一掺杂类型的掩埋层402、第二掺杂类型的掩埋层403，因此，在制作第一掺杂类型的掩埋层402、第二掺杂类型的掩埋层403前，可以根据设计需求，先在半导体衬底401的表面形成一层第二掺杂类型的外延层(图4B中未画出)，然后再在第一区域制作第一掺杂类型的掩埋层402，在第二区域制作第二掺杂类型的掩埋层403。
其中第一掺杂类型的掩埋层402、第二掺杂类型的掩埋层403的掺杂浓度的设定可以但不限于参见实施例1、2的记载。
步骤703：如图7C所示，在图7B的结构上形成第二掺杂类型的外延层405。
在本实施例中，通常使第二掺杂类型的外延层405的掺杂浓度非常低。详细的进一步结构以及参数可以参见实施例1、2中的记载。
步骤704：如图7D所示，在第一掺杂类型的掩埋层402上方的第二掺杂类型的外延层405上形成第一掺杂类型的第一掺杂区407，由于第一掺杂区407在后续要作为欧姆接触区，则第一掺杂区407的掺杂浓度设置为很高。
优选地，还可以在第二掺杂类型的掩埋层403上方的第一外延层405上形成第二掺杂类型的第二掺杂区408，由于第二掺杂区408在后续要作为欧姆接触区，第二掺杂区408的掺杂浓度设置为很高。
此时，在第一掺杂类型的掩埋层402上方的第二掺杂类型的外延层405与第一掺杂类型的掩埋层402形成第二整流管D2，第二掺杂区408为D2的欧姆接触区，第一掺杂区407与第二掺杂类型的掩埋层403上方的第一外延层405形成第一整流二极管D1，第一掺杂区407作为第一整流二极管D1的欧姆接触区。
步骤705：如图7E所示，形成第一金属层406metal1，metal1把D1与D2电连接起来，metal1作为ESD器件的第一电极，当第一掺杂类型为P型，所述第一电极为I/O电极。
此外，还可以在半导体衬底401的背面制作第二金属电极(未画出)，当第一掺杂类型为P型时，所述第二金属电极作为第二电极。
其中，当第一电极为静电保护器件的I/O端时，第二电极为该静电保护器件的接地端。
需要说明的是，在制作金属电极前还需要制作层间介质层410，如SiO2层。
此外，如图4所示，为了减小ESD保护器件的面积以及进一步减少ESD保护器件的电容，在ESD器件的内部、以及ESD器件与其它器件之间还需制作隔离结构409，如扩散隔离或者沟槽隔离，隔离结构409的形成步骤顺序不限定，其工序可以设置在ESD保护器件半导体结构制备工艺中的任何步骤，详细的隔离结构409制作工艺可以参见现有技术。
为了进一步说明本发明的有益效果，我们对图7所示的半导体结构进行了扩展电阻值测试，其中得到图8所示的扩展电阻值曲线801、曲线802。
其中扩展电阻值曲线801对应的采样测试区域见图7中的cut-A线条所指为止，对比图7、8可见，扩展电阻值曲线801自左向右对应的区域为图7中cut-A线条所对应的P+sub、N-区域；扩展电阻值曲线802自左向右对应的区域为图7中cut-A线条所对应的P+sub、PBL、N-区域。
比对曲线801、802可见，N-区域受到PBL层的反掺杂影响，其掺杂浓度下降，可见本实施例中设置PBL的反掺杂效果显著。
以上所述的实施方式，并不构成对该技术方案保护范围的限。任何在上述实施方式的精神和原则之内所作的修改、等同替换和改进等，均应包含在该技术方案的保护范围之内。

Claims (26)

1.一种静电释放保护器件的半导体结构制造方法，其特征是，包括：
在第一掺杂类型的半导体衬底(401)的顶面的第一区域、第二区域分别形成第一掺杂类型的掩埋层(402)、第二掺杂类型的掩埋层(403)；
在所述第一掺杂类型的掩埋层(402)以及所述第二掺杂类型的掩埋层(403)的上方形成第二掺杂类型的外延层(405)，第一掺杂类型的掩埋层(402)、第二掺杂类型的掩埋层(403)被掩埋在所述半导体衬底(401)与所述外延层(405)之间，
在所述外延层(405)上位于所述第二掺杂类型的掩埋层(403)上方的第三区域(4051)的顶部形成第一掺杂类型的第一掺杂区(407)。
2.根据权利要求1所述的静电释放保护器件的半导体结构制造方法，其特征是，
在所述第一类型的掩埋层(402)的自掺杂作用下，所述外延层(405)中位于所述第一类型的掩埋层(402)顶部的第四区域(4052)的掺杂浓度，小于所述外延层(405)中所述第三区域(4051)的掺杂浓度。
3.根据权利要求1所述的静电释放保护器件的半导体结构制造方法，其特征是，
还包括：形成第一金属层(406)，
所述第一金属层(406)将所述外延层(405)的第四区域(4052)、以及第一掺杂区(407)电连接起来，构成所述静电释放保护器件的第一电极。
4.根据权利要求1所述的静电释放保护器件的半导体结构制造方法，其特征是，
还包括：在所述外延层(405)的第四区域(4052)的顶部形成第二掺杂类型的第二掺杂区(408)，
所述第一金属层(406)将所述第一掺杂区(407)、第二掺杂区(408)电连接起来。
5.根据权利要求4所述的静电释放保护器件的半导体结构制造方法，其特征是，
所述第二掺杂区(408)的掺杂浓度高于所述外延层(405)的掺杂浓度。
6.根据权利要求1所述的静电释放保护器件的半导体结构制造方法，其特征是，
所述第一掺杂区(407)的掺杂浓度高于所述外延层(405)的掺杂浓度。
7.根据权利要求1所述的静电释放保护器件的半导体结构制造方法，其特征是，
还包括：形成隔离结构(409)，
所述隔离结构(409)位于所述半导体衬底(401)的顶面，间隔在所述第一掺杂类型的掩埋层(402)、第二掺杂类型的掩埋层(403)之间，并且间隔在所述静电释放保护器件与设在所述半导体衬底(401)上的其它器件之间。
8.根据权利要求1所述的静电释放保护器件的半导体结构制造方法，其特征是，
还包括：在所述半导体衬底(401)的底部形成第二金属层。
9.根据权利要求1所述的静电释放保护器件的半导体结构制造方法，其特征是，
所述第一掺杂类型的掩埋层(402)的浓度与所述静电释放保护器件的钳位电压、所述第二掺杂类型的掩埋层(403)的掺杂浓度相关，
所述钳位电压越低，则所述第二掺杂类型的掩埋层(403)的掺杂浓度越高，所述第一掺杂类型的掩埋层(403)的浓度越高。
10.根据权利要求1所述的静电释放保护器件的半导体结构制造方法，其特征是，
所述第一掺杂类型的掩埋层(402)的掺杂浓度与第二掺杂类型的掩埋层(403)的掺杂浓度的比例为：1/100～1/20。
11.根据权利要求1所述的静电释放保护器件的半导体结构制造方法，其特征是，
所述半导体衬底(401)的掺杂浓度不小于1e19atoms/cm3。
12.根据权利要求1所述的静电释放保护器件的半导体结构制造方法，其特征是，
所述第二掺杂类型的掩埋层(403)的掺杂浓度不小于1e16atoms/cm3，且不大于1e20atoms/cm3。
13.根据权利要求1所述的静电释放保护器件的半导体结构制造方法，其特征是，
第一掺杂类型的掩埋层(402)的掺杂浓度不小于1e12atoms/cm3，且不大于1e17atoms/cm3。
14.一种静电释放保护器件的半导体结构，其特征是，包括：
第一掺杂类型的半导体衬底(401)；
分别位于所述半导体衬底(401)层的顶部的第一区域、第二区域的第一掺杂类型的掩埋层(402)、第二掺杂类型的掩埋层(403)；
位于所述半导体衬底(401)上方的外延层(405)，所述第一掺杂类型的掩埋层(402)、第二掺杂类型的掩埋层(403)被掩埋在所述半导体衬底(401)与所述外延层(405)之间；
位于所述外延层(405)的第三区域(4051)顶部的第一掺杂类型的第一掺杂区(407)。
15.根据权利要求14所述的一种静电释放保护器件的半导体结构，其特征是，
在所述第一类型的掩埋层(402)的自掺杂作用下，所述外延层(405)中位于所述第一类型的掩埋层(402)顶部的第四区域(4052)的掺杂浓度，小于所述外延层(405)中所述第三区域(4051)的掺杂浓度。
16.根据权利要求14所述的一种静电释放保护器件的半导体结构，其特征是，
还包括：第一金属层(406)，
所述第一金属层(406)将所述外延层(405)的第四区域(4052)、第一掺杂区(407)电连接起来，构成所述静电释放保护器件的第一电极。
17.根据权利要求14所述的一种静电释放保护器件的半导体结构，其特征是，还包括：
形成在所述外延层(405)的第四区域(4052)的顶部的第二掺杂类型的第二掺杂区(408)，
所述第一金属层(406)将所述第一掺杂区(407)、第二掺杂区(408)电连接起来。
18.根据权利要求17所述的一种静电释放保护器件的半导体结构，其特征是，
所述第二掺杂区(408)的掺杂浓度高于所述外延层(405)的掺杂浓度。
19.根据权利要求14所述的一种静电释放保护器件的半导体结构，
所述第一掺杂区(407)的掺杂浓度高于所述外延层(405)的掺杂浓度。
20.根据权利要求14所述的一种静电释放保护器件的半导体结构，其特征是，
还包括：隔离结构(409)，
所述隔离结构(409)位于所述半导体衬底(401)的顶面，间隔在所述第一掺杂类型的掩埋层(402)、第二掺杂类型的掩埋层(403)之间，并且间隔在所述静电释放保护器件与设在所述半导体衬底(401)上的其它器件之间。
21.根据权利要求14所述的一种静电释放保护器件的半导体结构，其特征是，
还包括：形成在所述半导体衬底(401)底部的第二金属层。
22.根据权利要求14所述的一种静电释放保护器件的半导体结构，其特征是，
所述第一掺杂类型的掩埋层(402)的浓度与所述静电释放保护器件的钳位电压、所述第二掺杂类型的掩埋层(403)的掺杂浓度相关，
所述钳位电压越低，则所述第二掺杂类型的掩埋层(403)的掺杂浓度越高，所述第一掺杂类型的掩埋层(402)的浓度越高。
23.根据权利要求14所述的一种静电释放保护器件的半导体结构，其特征是，
所述第一掺杂类型的掩埋层(402)的掺杂浓度与第二掺杂类型的掩埋层(403)的掺杂浓度的比例为1/00～1/20。
24.根据权利要求14所述的一种静电释放保护器件的半导体结构，其特征是，
所述半导体衬底(401)的掺杂浓度不小于1e19atoms/cm3。
25.根据权利要求14所述的一种静电释放保护器件的半导体结构，其特征是，
第二掺杂类型的掩埋层(403)的掺杂浓度不小于1e16atoms/cm3，且不大于1e20atoms/cm3。
26.根据权利要求14所述的一种静电释放保护器件的半导体结构，其特征是，
第一掺杂类型的掩埋层(402)的掺杂浓度不小于1e12atoms/cm3，且不大于1e17atoms/cm3。
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