CN105185782A - 容性二极管组件及其制造方法 - Google Patents

Abstract

公开了容性二极管组件及其制造方法。所述容性二极管组件包括：第一导电类型的半导体衬底；位于半导体衬底上的第二导电类型的外延层，第二导电类型与第一导电类型不同；第一导电类型的隔离区，从外延层的表面穿过外延层延伸至半导体衬底中，从而在外延层中限定第一二极管的第一有源区和第二二极管的第二有源区，并且将第一有源区和第二有源区彼此隔开；第一导电类型的第一掺杂区，在第一有源区从外延层表面延伸至外延层中；第二导电类型的第二掺杂区，在第二有源区从外延层表面延伸至外延层中；以及互连结构，将隔离区和外延层位于第一有源区的部分彼此电连接。该容性二极管组件可以作为无极性的电容元件，可以提高瞬态电压抑制器的瞬态响应速度。

Description

容性二极管组件及其制造方法

技术领域

本发明涉及微电子技术领域，更具体地，涉及容性二极管组件及其制造方法。

背景技术

瞬态电压抑制器TVS(TransientVoltageSuppressor)是在稳压管基础上发展的高效能电路保护器件。TVS二极管的外形与普通稳压管无异，然而，由于特殊的结构和工艺设计，TVS二极管的瞬态响应速度和浪涌吸收能力远高于普通稳压管。例如，TVS二极管的响应时间仅为10^-12秒，并且可以吸收高达数千瓦的浪涌功率。在反向应用条件下，当承受一个高能量的大脉冲时，TVS二极管的工作阻抗会快速降至极低的导通值，从而允许大电流通过，同时，将电压箝位在预定水平。因此，TVS二极管可以有效地保护电子线路中的精密元器件免受各种浪涌脉冲的损坏。

传统的TVS二极管的制造工艺比较简单，一般是在P+衬底/N+衬底上通过异型掺杂直接形成PN结。TVS二极管的响应速度与其电容密切相关。传统的TVS二极管主要应用在消费类电子产品中的数据端子，如键盘、侧键和电源线等。由于此类端子速度较慢，对TVS二极管的瞬态响应速度要求不高，电容一般在20pF以上。然而，视频数据线具有极高的数据传输率(其数据传输率高达480M，有的视频数据传输率达到1G以上)。因此，对于视频线路的保护，传统的TVS二极管的瞬态响应速度就不能满足使用要求。在视频传输中，TVS二极管的电容要求小于1.0pF。

在现有的TVS器件中，普通的整流二极管作为小电容值的附加电容，与齐纳二极管串联。该TVS器件的电容值将取决于附加电容的电容值。由于整流二极管的单向导电特性，该TVS器件也是单向器件，可以实现单向低电容ESD防护功能。然而，由于寄生效应及散热不良，该TVS器件很难达到较高的瞬态功率。

因此，针对TVS器件的应用，期望开发新型的容性器件，在提高瞬态响应速度的同时，兼顾单向和双向应用要求，降低工艺复杂度和成本，以及提供高保护电压。

发明内容

本发明要解决的技术问题是提供一种可以用于单向或双向TVS器件的容性二极管组件，该容性二极管组件具有超低电容，从而提高TVS器件的瞬态响应速度。

根据本发明的一方面，提供一种容性二极管组件，包括：第一导电类型的半导体衬底；位于半导体衬底上的第二导电类型的外延层，第二导电类型与第一导电类型不同；第一导电类型的隔离区，从外延层的表面穿过外延层延伸至半导体衬底中，从而在外延层中限定第一二极管的第一有源区和第二二极管的第二有源区，并且将第一有源区和第二有源区彼此隔开；第一导电类型的第一掺杂区，在第一有源区从外延层表面延伸至外延层中；第二导电类型的第二掺杂区，在第二有源区从外延层表面延伸至外延层中；以及互连结构，将隔离区和外延层位于第一有源区的部分彼此电连接。

优选地，所述互连结构包括第一互连引线。

优选地，所述容性二极管组件还包括：位于外延层上的绝缘层；以及第二互连引线，与第一掺杂区和和第二掺杂区电连接，其中，所述第一互连引线和所述第二互连引线分别穿过绝缘层到达各自的掺杂区。

优选地，所述互连结构还包括第二导电类型的第三掺杂区，从外延层表面延伸至外延层中，所述第一互连引线与隔离区和第三掺杂区接触。

优选地，隔离区包括围绕第一有源区和第二有源区的周边部分，以及将第一有源区和第二有源区彼此隔开的中间部分，第三掺杂区横跨第一有源区和隔离区的周边部分之间的界面。

优选地，第三掺杂区围绕第一掺杂区。

优选地，第一掺杂区和外延层之间形成第一二极管的PN结，半导体衬底和外延层之间形成第二二极管的PN结。

优选地，第一二极管和第二二极管采用半导体衬底和第二互连引线反向并联连接。

优选地，第一掺杂区的掺杂浓度大于1.0×10¹⁸cm^-3，第二掺杂区的掺杂浓度大于8.0×10¹⁹cm^-3。

优选地，外延层的厚度大于2μm。

优选地，第一导电类型为N型和P型之一，第二导电类型为N型和P型中的另一个。

根据本发明的另一方面，提供一种制造容性二极管组件的方法，包括：在第一导电类型的半导体衬底上，形成第二导电类型的外延层，第二导电类型与第一导电类型不同；采用第一掺杂工艺，形成第一导电类型的隔离区，隔离区从外延层的表面穿过外延层延伸至半导体衬底中，从而在外延层中限定第一二极管的第一有源区和第二二极管的第二有源区，并且将第一有源区和第二有源区彼此隔开；采用第二掺杂工艺，形成第一导电类型的第一掺杂区，第一掺杂区在第一有源区从外延层表面延伸至外延层中；采用第三掺杂工艺，形成第二导电类型的第二掺杂区，第二掺杂区在第一有源区从外延层表面延伸至外延层中；以及形成互连结构，所述互连结构将隔离区和外延层位于第一有源区的部分彼此电连接。

优选地，形成互连结构的步骤包括：在外延层上形成绝缘层；以及形成穿过绝缘层的第一互连引线。

优选地，所述方法还包括形成穿过绝缘层的第二互连引线，第二互连引线与第一掺杂区和和第二掺杂区电连接。

优选地，形成互连结构的步骤还包括在形成第一互连引线的步骤之前，形成第二导电类型的第三掺杂区，第三掺杂区从外延层表面延伸至外延层中，所述第一互连引线与隔离区和第三掺杂区接触。

优选地，隔离区包括围绕第一有源区和第二有源区的周边部分，以及将第一有源区和第二有源区彼此隔开的中间部分，第三掺杂区横跨第一有源区和隔离区的周边部分之间的界面。

优选地，第三掺杂区围绕第一掺杂区。

优选地，第二掺杂区和第三掺杂区同时形成。

优选地，第一导电类型为N型和P型之一，第二导电类型为N型和P型中的另一个。

根据本发明的实施例的容性二极管组件包括反向并联的第一二极管和第二二极管，在两个方向上具有几乎相同的正向特性，从而可以作为无极性的电容。所述超低电容容性二极管组件在很小的芯片面积上即可实现，极大地提高了半导体器件集成封装的适用性，使器件结构适用于多种不同的封装形式。由于半导体衬底直接作为另一个电极引出，在封装时可以减少1根键合金丝，能够大幅度地降低制作成本，有利于产业化。本发明即提供了这样一种可批量制作的超低电容双向整流结构模块。此外，该产品的制作方法与标准的双极工艺相兼容。

该容性二极管组件与齐纳二极管串联连接，形成单向或双向瞬态电压抑制器。所述超低电容容性二极管组件与任意TVS器件串联时只会在原TVS器件的电压上增加0.7V的导通压降，几乎不改变原TVS器件的电学特性。例如，将所述超低电容容性二极管组件与一个正向电压0.8V，反向击穿电压20V，电容为20pF的单向TVS器件串联封装在一个管壳内，将得到一个正向电压1.5V，反向击穿电压20.7V，而电容仅有不到1pF的超低电容TVS器件。

所述容性二极管组件由二极管的正向来承受瞬态功率。当浪涌发生时，正向二极管将以小于10^-12秒的速度瞬间开启，产生一个极小的压降的同时使浪涌电流顺利通过，保证自身不被损坏，继续保持降低电容的作用。

由于容性二极管组件具有超低的电容值，因此，可以提高TVS器件的响应速度，极大的拓宽了各类器件的应用范围。例如，一些传统的TVS保护器件与所述超低电容容性二极管组件组合后，电容得到极大的降低，也可以应用在高频的数据传输网络中。

在瞬态电压抑制器中，如果容性二极管组件和齐纳二极管形成在不同的半导体芯片上，则可以更加灵活地分别优化二者的制造工艺，使得容性二极管组件提供低电容值以提高TVS器件的瞬态响应速度，齐纳二极管提供高击穿电压以获得所需的保护电压级别。在分别形成容性二极管组件和齐纳二极管之后，采用键合线连接二者，并且封装在一个管壳内。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其它目的、特征和优点将更为清楚，在附图中：

图1示出根据本发明第一实施例的容性二极管组件的结构示意图；

图2示出根据本发明第二实施例的容性二极管组件的结构示意图；以及

图3a至3g示出根据本发明第三实施例的容性二极管组件的制造方法各个阶段的截面图。

具体实施方式

以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。

应当理解，在描述某个结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将该结构翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。

此外，在描述半导体材料的导电类型时提及第一导电类型和第二导电类型，其中第一导电类型为P型和N型之一，第二导电类型为P型和N型中的另一个。

本发明可以各种形式呈现，以下将描述其中一些示例。

图1示出根据本发明第一实施例的容性二极管组件的结构示意图。该容性二极管组件包括在半导体衬底上形成的两个反向并联的二极管。

如图1所示，在P++型半导体衬底101上形成N-型外延层103。外延层103的厚度例如大于2μm。P+型隔离区104从外延层103的表面穿过外延层103延伸至半导体衬底101中，从而在外延层103中限定第一二极管的第一有源区和第二二极管的第二有源区。隔离区104将第一有源区和第二有源区彼此隔开。相应地，隔离区104包括围绕第一有源区和第二有源区的周边部分，以及将第一有源区和第二有源区彼此隔开的中间部分。

P++型掺杂区110位于第一有源区，从外延层103表面延伸至外延层103中。例如，掺杂区110的掺杂浓度为大于1.0×10¹⁸cm^-3。N++掺杂区111位于第二有源区，从外延层103表面延伸至外延层103中。例如，掺杂区111的掺杂浓度为大于8.0×10¹⁹cm^-3。

绝缘层120位于外延层103上方。第一互连引线107和第二互连引线108例如由同一个金属层形成。第一互连引线107穿过绝缘层120到达外延层103和隔离区104的顶部表面，从而将二者彼此电连接。第二互连引线108穿过绝缘层120到达掺杂区110和111的顶部表面，从而将二者彼此电连接。第二互连引线108还用于与外部电路之间的电连接，例如作为信号端I/O。

在该实施例的容性二极管组件中，采用互连引线107将外延层103与隔离区104彼此短接，使得掺杂区110、外延层103、隔离区104和半导体衬底101之间的电流路径(如图中虚线箭头所示)上仅存在一个PN结。因而，掺杂区110和外延层103之间形成第一二极管的PN结，半导体衬底101和外延层103之间形成第二二极管的PN结，从而分别实现第一二极管和第二二极管的基本结构。

在半导体衬底101的背面形成背面金属层160，作为接地端GND。第一二极管和第二二极管采用半导体衬底101和第二互连引线108反向并联连接。

该容性二极管组件包括反向并联的第一二极管和第二二极管，利用二极管正向的低压降和低导通电阻的特性实现超低电容双向整流的电特性。该容性二极管组件可以作为无极性的电容用于单向或双向TVS器件。

图2示出根据本发明第二实施例的容性二极管组件的结构示意图。根据第二实施例的容性二极管组件，还包括N++型掺杂区112。

掺杂区112从外延层103表面延伸至外延层103中。优选地，掺杂区112横跨第一有源区和隔离区104的周边部分之间的界面，如图2所示。然而，这并非必需的。替代地，掺杂区112可以位于界面附近，或者与界面分隔开一定距离。第一引线107与隔离区104和掺杂区112接触，从而将二者彼此电连接。掺杂区111和112可以同时形成，并且可以具有相同的掺杂浓度和深度。例如，掺杂区111和112的掺杂浓度为大于8.0×10¹⁹cm^-3。

在该实施例的容性二极管组件中，采用互连引线107将掺杂区112与隔离区104彼此短接，使得掺杂区110、外延层103、掺杂区112、隔离区104和半导体衬底101之间的电流路径(如图中虚线箭头所示)上仅存在一个PN结。因而，掺杂区110和外延层103之间形成第一二极管的PN结，半导体衬底101和外延层103之间形成第二二极管的PN结，从而分别实现第一二极管和第二二极管的基本结构。

在半导体衬底101的背面形成背面金属层160，作为接地端GND。第一二极管和第二二极管采用半导体衬底101和第二互连引线108反向并联连接。

在该实施例中，由于掺杂区112相对于外延层103是高掺杂区域，因此可以减小第一引线107的接触电阻。

进一步地，掺杂区112围绕掺杂区110，从而为第一二极管提供了电压中止环结构，保证第一二极管和第二二极管在承受足够高反向偏置电压时仍能保证其二极管特性不受到损毁，从而可以维持ESD防护性能。

根据第二实施例的容性二极管组件的其他方面与根据第一实施例的容性二极管组件相同，在此不再详述。

图3a至3g示出根据本发明第三实施例的容性二极管组件的制造方法各个阶段的截面图。在下文的描述中，将描述半导体材料的导电类型具体为P型和N型之一。可以理解，如果反转各个半导体材料的导电类型，也可以获得相同功能的半导体器件。

如图3a所示，在P++型半导体衬底101上依次形成N-型外延层103和绝缘层120。

半导体衬底101例如是单晶硅衬底，N型外延层103例如是硅外延层，并且分别采用合适的掺杂剂掺杂成期望的导电类型。为了形成P型或N型半导体层或区域，可以在半导体层和区域中掺入相应类型的掺杂剂。例如，P型掺杂剂包括硼，N型掺杂剂包括磷或砷。在该实施例中，半导体衬底101为掺杂浓度为10¹⁹cm^-3量级的重掺杂P++衬底，其电阻率约为0.004～0.006Ω·cm。

外延层103可以采用已知的沉积工艺形成。例如，沉积工艺可以是选自电子束蒸发(EBM)、化学气相沉积(CVD)、原子层沉积(ALD)、溅射中的一种。在该实施例中，外延层103为轻掺杂N-外延层，其电阻率不小于5.5Ω·cm，厚度不小于5.5μm。

绝缘层120可以采用溅射或热氧化形成。例如，绝缘层120是热氧化形成的氧化硅层，在后续的掺杂步骤中，绝缘层120作为保护层，并且将作为最终器件的层间绝缘层。

随后，在外延层中制作P+型的隔离区104，如图3b所示。该隔离区104限定两个二极管的有源区，并且将两个二极管的有源区彼此隔离。在该实施例中，隔离区104例如为B₃₀乳胶源工艺制作的掺杂浓度为4.0×10¹⁹cm^-3的P++隔离区。隔离区104形成于外延层103中并延伸至半导体衬底101。所述隔离区将与半导体衬底101相连从背面引出。隔离区浓度将影响整流器件的导通电阻，本领域技术人员可根据器件需求控制隔离区浓度，但过低的隔离区浓度将严重制约整流器件的电流能力，因此应控制在不小于10¹⁹cm^-3数量级。

随后，在第一二极管的有源区中制作P++型的掺杂区110，如图3c所示。在该实施例中，掺杂区110为乳胶源扩散形成的浓度为1.0×10¹⁸～9.9×10¹⁹cm^-3的浓硼扩散区。本领域技术人员可根据实际加工条件使用离子注入或其他扩散方法形成所述掺杂区110。所述掺杂区110浓度应不小于所述外延层103的掺杂浓度。

随后，在第二二极管的有源区制作N++掺杂区111，以及在第一二极管的有源区制作N++掺杂区112，如图3d所示。所述掺杂区112横跨第一有源区和隔离区的周边部分之间的界面。优选地，掺杂区112还围绕掺杂区110，从而形成电压中止环。在该实施例中，掺杂区112为磷扩散工艺制作的浓度约为8.0×10¹⁹cm^-3～2.0×10²⁰cm^-3的N++掺杂区。

本领域技术人员应当理解，可以合理设计各掺杂区的位置、大小和掺杂浓度以控制整流管的电容，得到符合要求的超低电容容性二极管组件。

随后打开绝缘氧化层上的引线电极孔，如图3e所示。需要注意的是所述引线电极孔须保留一个可同时暴露出掺杂区112和隔离区104的接触窗口。

随后，制作互连结构，如图3f所示。互连结构位于N型外延层103上，包括互连引线107和108。在该实施例中，使用金属铝作为互连引线。互连引线107将横跨隔离区和第一有源区之间界面的N型的掺杂区112和与其相连的隔离区104短路电连接。另一互连引线108将制作在第一有源区的掺杂区110和制作在第二有源区的掺杂区111电连接，并且可被引出作为信号端I/O。

随后，将芯片减薄和背面金属化，如图3g所示。在半导体衬底101的背面形成背面金属层160，作为接地端GND。

在该实施例中，使用金作为背面金属层106。本领域技术人员可根据封装形式选择不同的金属或金属合金作为背面金属层，如金、银、铜、钛银、钛镍金等。

应当说明的是，在上述实例中P+或P++表示P型重掺杂，N+或N++表示N型重掺杂，N-表示N型轻掺杂。这里，重掺杂和轻掺杂是相对的概念，表示重掺杂的掺杂浓度大于轻掺杂的掺杂浓度，而并非对具体掺杂浓度范围的限定。

可以看出，根据本发明的器件，可以以简单的步骤制备出超低电容容性二极管组件。通过将P+隔离区104延伸至与P++半导体衬底101接触，将P++半导体衬底101作为接地端GND，而不必将接地端从正面引出。这样不仅有利于减小芯片尺寸，还能使器件结构适用于多种不同的封装形式。另外，将P++半导体衬底101直接作为接地GND电极引出，在封装时可以减少1根键合金丝，能够大幅度地降低制作成本，利于产业化。根据本发明制作的超低电容容性二极管组件根据不同的使用环境，可自由定义信号端I/O和接地端GND。

如果将容性二极管组件形成一个半导体芯片上，作为单独的器件，则只需使用本发明提供的超低电容容性二极管组件与一个传统工艺制作的齐纳二极管串联组合封装，即可得到一个超低电容齐纳二极管，该二极管将具备所述传统工艺制作的齐纳二极管所具备的几乎全部电学特性，同时获得了超低的电容值。

在以上的描述中，对公知的结构要素和步骤并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来实现相应的结构要素和步骤。另外，为了形成相同的结构要素，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。

Claims (19)

1.一种容性二极管组件，包括：

第一导电类型的半导体衬底；

位于半导体衬底上的第二导电类型的外延层，第二导电类型与第一导电类型不同；

第一导电类型的隔离区，从外延层的表面穿过外延层延伸至半导体衬底中，从而在外延层中限定第一二极管的第一有源区和第二二极管的第二有源区，并且将第一有源区和第二有源区彼此隔开；

第一导电类型的第一掺杂区，在第一有源区从外延层表面延伸至外延层中；

第二导电类型的第二掺杂区，在第二有源区从外延层表面延伸至外延层中；以及

互连结构，将隔离区和外延层位于第一有源区的部分彼此电连接。

2.根据权利要求1所述的容性二极管组件，其中，所述互连结构包括第一互连引线。

3.根据权利要求2所述的容性二极管组件，还包括：

位于外延层上的绝缘层；以及

第二互连引线，与第一掺杂区和和第二掺杂区电连接，

其中，所述第一互连引线和所述第二互连引线分别穿过绝缘层到达各自的掺杂区。

4.根据权利要求3所述的容性二极管组件，其中，所述互连结构还包括第二导电类型的第三掺杂区，从外延层表面延伸至外延层中，所述第一互连引线与隔离区和第三掺杂区接触。

5.根据权利要求4所述的容性二极管组件，其中，隔离区包括围绕第一有源区和第二有源区的周边部分，以及将第一有源区和第二有源区彼此隔开的中间部分，第三掺杂区横跨第一有源区和隔离区的周边部分之间的界面。

6.根据权利要求4所述的容性二极管组件，其中，第三掺杂区围绕第一掺杂区。

7.根据权利要求1所述的容性二极管组件，其中，第一掺杂区和外延层之间形成第一二极管的PN结，半导体衬底和外延层之间形成第二二极管的PN结。

8.根据权利要求3所述的容性二极管组件，其中，第一二极管和第二二极管采用半导体衬底和第二互连引线反向并联连接。

9.根据权利要求1所述的容性二极管组件，其中，第一掺杂区的掺杂浓度大于1.0×10¹⁸cm^-3，第二掺杂区的掺杂浓度大于8.0×10¹⁹cm^-3。

10.根据权利要求1所述的容性二极管组件，其中，外延层的厚度大于2μm。

11.根据权利要求1至10中任一项所述的容性二极管组件，其中，第一导电类型为N型和P型之一，第二导电类型为N型和P型中的另一个。

12.一种制造容性二极管组件的方法，包括：

在第一导电类型的半导体衬底上，形成第二导电类型的外延层，第二导电类型与第一导电类型不同；

采用第一掺杂工艺，形成第一导电类型的隔离区，隔离区从外延层的表面穿过外延层延伸至半导体衬底中，从而在外延层中限定第一二极管的第一有源区和第二二极管的第二有源区，并且将第一有源区和第二有源区彼此隔开；

采用第二掺杂工艺，形成第一导电类型的第一掺杂区，第一掺杂区在第一有源区从外延层表面延伸至外延层中；

采用第三掺杂工艺，形成第二导电类型的第二掺杂区，第二掺杂区在第一有源区从外延层表面延伸至外延层中；以及

形成互连结构，所述互连结构将隔离区和外延层位于第一有源区的部分彼此电连接。

13.根据权利要求12所述的方法，其中形成互连结构的步骤包括：

在外延层上形成绝缘层；以及

形成穿过绝缘层的第一互连引线。

14.根据权利要求13所述的方法，还包括形成穿过绝缘层的第二互连引线，第二互连引线与第一掺杂区和和第二掺杂区电连接。

15.根据权利要求13所述的方法，其中形成互连结构的步骤还包括在形成第一互连引线的步骤之前，形成第二导电类型的第三掺杂区，第三掺杂区从外延层表面延伸至外延层中，所述第一互连引线与隔离区和第三掺杂区接触。

16.根据权利要求15所述的方法，其中，隔离区包括围绕第一有源区和第二有源区的周边部分，以及将第一有源区和第二有源区彼此隔开的中间部分，第三掺杂区横跨第一有源区和隔离区的周边部分之间的界面。

17.根据权利要求15所述的方法，其中，第三掺杂区围绕第一掺杂区。

18.根据权利要求17所述的方法，其中第二掺杂区和第三掺杂区同时形成。

19.根据权利要求12-18中任一项所述的方法，其中，第一导电类型为N型和P型之一，第二导电类型为N型和P型中的另一个。