CN105932069B - 一种优化结构和制程的低电容低压tvs器件及其制造方法 - Google Patents
一种优化结构和制程的低电容低压tvs器件及其制造方法 Download PDFInfo
- Publication number
- CN105932069B CN105932069B CN201610313548.0A CN201610313548A CN105932069B CN 105932069 B CN105932069 B CN 105932069B CN 201610313548 A CN201610313548 A CN 201610313548A CN 105932069 B CN105932069 B CN 105932069B
- Authority
- CN
- China
- Prior art keywords
- region
- well region
- low
- regions
- well
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 24
- 238000003672 processing method Methods 0.000 title description 2
- 238000000034 method Methods 0.000 claims abstract description 14
- 230000002457 bidirectional effect Effects 0.000 claims abstract description 11
- 239000002184 metal Substances 0.000 claims description 23
- 238000005530 etching Methods 0.000 claims description 20
- 239000012535 impurity Substances 0.000 claims description 20
- 229920002120 photoresistant polymer Polymers 0.000 claims description 17
- 238000001259 photo etching Methods 0.000 claims description 16
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 10
- 229910052796 boron Inorganic materials 0.000 claims description 10
- 238000002347 injection Methods 0.000 claims description 10
- 239000007924 injection Substances 0.000 claims description 10
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 10
- 238000005260 corrosion Methods 0.000 claims description 8
- 230000007797 corrosion Effects 0.000 claims description 8
- 230000003647 oxidation Effects 0.000 claims description 8
- 238000007254 oxidation reaction Methods 0.000 claims description 8
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 7
- 229910052698 phosphorus Inorganic materials 0.000 claims description 7
- 239000011574 phosphorus Substances 0.000 claims description 7
- 238000000137 annealing Methods 0.000 claims description 6
- 230000000873 masking effect Effects 0.000 claims description 6
- 230000000903 blocking effect Effects 0.000 claims description 2
- 238000005457 optimization Methods 0.000 abstract description 2
- 230000015556 catabolic process Effects 0.000 description 15
- 230000002441 reversible effect Effects 0.000 description 14
- 238000000206 photolithography Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 7
- 238000002955 isolation Methods 0.000 description 6
- 238000004806 packaging method and process Methods 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000018109 developmental process Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000002860 competitive effect Effects 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 210000001503 joint Anatomy 0.000 description 1
- 238000013386 optimize process Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/6609—Diodes
- H01L29/66136—PN junction diodes
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
- Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
Abstract
本发明公开了一种优化结构和制程的低电容低压TVS器件；该TVS器件只含有一个钳位二极管，但通过结构优化，实现了双向钳位，并增大了钳位二极管的有效面积；同时，在每个方向的电流导通通道上，串联二个低电容的整流二极管，实现了电容更低的特性；本发明的双向TVS器件，较传统的双向TVS器件，具有更高的抗静电能力、更低的电容。另外，本发明提出了该TVS器件的优化制程的制造方法，该制造制程短，同时本发明的TVS器件的制程与传统的IC加工制程兼容性好，更容易实现。
Description
技术领域
本发明涉及到低电容低压TVS器件及其制造流程，主要涉及一种优化结构和制程的低电容低压TVS器件及其制造方法。
背景技术
随着通信领域的发展，瞬态电压保护器件（TVS器件）被广泛应用，尤其再手持及信号传输设备上，TVS器件成为不可或缺的部分。TVS器件主要作用是用来保护电子电路，在其受到非正常工作电压的浪涌能量冲击时，将浪涌能量迅速释放掉，避免电子电路受到高压或大电流冲击而损坏，与此同时还要能保证电子电路处于正常的工作状态。随着电子电路的运算速度及节能要求的不断提高，对构成电子电路的各种器件也提出了更高的要求，如电子电路要求频率更高，则对器件的容抗特性要求更高，其中TVS器件的寄生电容就是其中之一，普通单个二极管结构的低压TVS器件，结电容可达到几十皮法以上，而对于低压高频的应用需要，如3G、4G通讯及USB2.0、USB3.0的接口需要，是完全不可接受的，因为接入这样普通的TVS保护器件，虽然可以得到“保护”，但会使电路频率下降，影响效率，得不偿失；因此对TVS器件的结电容提出更高的要求，要求在0.5PF以下。正是这样的应用需要，对TVS器件的结构提出了新的挑战，同时也促进TVS器件的新发展；众说周知，半导体二极管的寄生结电容，与材料浓度正相关，浓度越高，电容值越高；同时半导体二极管的击穿电压也与材料浓度相关，是负相关，浓度越高电压越低，这样想得到一个低电压、低电容的半导体二极管，就成了一个相关的矛盾；而TVS器件大多为半导体器件，这样就使得获得一个低电容、低电压的TVS二极管成为一个很难实现的事情，但技术人员并没有止步，因为当多个电容串联起来时，总电容值比最小的那个器件的电容值还要低，正是出于这一点，出现了将一个低电压的钳位二极管与一个高压的整流管对接在一起，即器件的两个阴极或两个阳极接在一起，这样当钳位二极管反向击穿时，高压整流管将处于正向导通，这样钳位电压取决于钳位二极管，而总电容，由于高压整流管的寄生结电容，可以做的很低，因此总电容取决于高压整流管，但是在两一个方向上，当钳位二极管正向导通时，高压整流管反向击穿电压很高，这样导致这个方向上不能钳位到一个低电压上，易导致被保护器件损坏。为了实现双向的保护，采用桥式封装，即将一个钳位二极管与一个高压整流管对接，与同样对接的另一路，反转方向后，并联在一起，形成双向低电容、低电压保护的TVS，但这样需要将4个二极管通过封装连接在一起，增加了封装的难度。为了解决这个问题，科技人员想到将构成低压低电容双向TVS器件的4个二极管集成到一颗芯片上，以简化封装，如美国专利（Patent No.:US6868436B1），提出了一种将构成低压低电容双向TVS结构器件的4个二极管集成到一颗芯片上的方法，如附图1、图2所示，这个器件由2个高压整流和两个钳位二极管管构成；对于TVS器件而言，构成一条通道的一个钳位二极管和一个整流二极管中，钳位二极管面积要大于整流二极管，因为单位面积下，单位功率与电流密度与压降乘积有关，即Ps=Js*V，当钳位二极管工作时，处于反偏，电压压降在几伏到几十伏，而整流二极管处于正偏，电压压降只有0.7V左右（硅），因此为了功率平衡，需要将钳位二极管的电流密度设计成低于整流二极管的电流密度，而两个二极管在一个通道上，流过的总电流相等，因此只有将钳位二极管的面积设计的比整流二极管大。而对于工作电压为5V的TVS器件，其中钳位二极管的方向击穿电压在5.8V-7V，整流二极管正向压降在0.7V左右，两者面积优化比在7-10之间，整个器件结构中主要体现为钳位二极管占用面积。随着集成度的要求更高，要求器件体积不断的缩小，进而要求对器件进行结构优化，使得相同功能情况下，占用面积最小；而美国专利（Patent No.:US6868436B1）提出的结构中，有两个钳位二极管，管芯中需要设计2个大面积的钳位二极管而损失有效面积。本发明提出的TVS器件，进行了结构优化，降低了钳位二极管的占用面积，使得整个TVS器件结构的面积更小。
发明内容
本发明提出了一种优化结构和制程的低压低电容TVS器件及实现方法，通过优化TVS器件的结构，在整个结构中只有一个钳位二极管，确能实现双向钳位作用，可以减小整个TVS器件的面积；另外本发明，提出了优化的制程，可以更容易的获得本发明的TVS器件结构。
本发明提出了一种优化结构和制程的低压低电容TVS器件及实现方法。
1、本发明的一种优化结构和制程的低电容低压TVS器件0，其特征在于结构包括：在低掺杂的P-单晶硅片上，具有分别独立的低掺杂浓度的N阱区1和低掺杂浓度的P阱区2，在每个N阱区中分别有两个独立的高浓度的P++区3，P++区与N阱形成整流管；在每个P阱区中分别有两个独立的高浓度的N++区4，N++区与P阱也形成整流管；在N阱区的边缘有一个高浓度的N+区5，N+区与N阱区交叠，与N阱内的P++区不相接；在P阱区的边缘有一个高浓度的P+区6，P+区与P阱区交叠，与P阱内的N++区不相接；P+区与N+区相接，形成钳位管，表面采用氧化层7钝化，在每个N++区、P++区中间区域为引线孔无氧化层，最上层为二个金属电极区8，每个金属电极区各分别将一个N++区和一个P++区连接在一起。
2、本发明所述的一种优化结构和制程的低电容低压TVS器件，其特征在于：N阱区、P阱区的表面浓度在1E13 atm/cm3至8E14atm/cm3之间，比P-单晶硅片的浓度高10倍以上，P++区、N++区表面浓度高于1E18atm/cm3，N+区、P+区表面浓度在8E16 atm/cm3至1E18atm/cm3之间。
3、本发明所述的一种优化结构和制程的低电容低压TVS器件，其特征在于：N阱区、P阱区的结深在4.5微米至6微米之间，P+区、N+区结深在1.8微米到3微米之间，P++区、N++区结深在2微米到3.5微米之间，表面氧化层厚度在300纳米到600纳米之间。
4、本发明所述的一种优化结构和制程的低电容低压TVS器件，其特征在于：该器件由一个钳位管和四个整流管，按对角线方向功能对称，用一个钳位管实现双向钳位功能。
5、本发明所述的一种优化结构和制程的低电容低压TVS器件的制作方法，包括如下步骤：
A、在低掺杂的P-单晶硅片上，通过热氧化在表面形成180纳米的氧化层，经过第一次光刻、腐蚀，将P阱21区刻开，进行硼杂质注入，去胶后进行退火，第二次光刻、腐蚀，将N阱区11刻开，进行磷杂质注入，去胶后进行高温推结形成P阱区21和N阱区11，同时N阱区、P阱区表面形成150-200纳米厚的氧化层；
B、进行第三次光刻，将N阱区的两个P++区31、32，以及N阱区外的一个P+区61刻开，采用光刻胶掩蔽进行高能量高浓度硼杂质注入，去胶后热退火，由于N阱区内氧化层厚度比N阱区外的氧化层厚度薄，所以N阱区内的P++区注入的杂质，比N阱区外的P+区硼杂质浓度高；
C、进行第四次光刻，将P阱区的两个N++区41、42，以及P阱区外的一个N+区51刻开，采用光刻胶掩蔽进行高能量高浓度磷杂质注入，同样由于P阱区内氧化层厚度比P阱区外的氧化层厚度薄，所以P阱区内的N++区注入的杂质，比P阱区外的N+区硼杂质浓度高，去胶后进行推结，同时进行热氧化，形成表面钝化的氧化层7；
D、进行第五次光刻、腐蚀，将N阱区的两个P++区的引线孔区71、72和P阱区的两个N++区的引线孔区73、74刻开，再在表面进行金属层生长，经过最后的金属层光刻、腐蚀，形成金属电极区81、82，最终形成本发明器件0的结构。
6、本发明所述的一种优化结构和制程的低电容低压TVS器件的制造方法，其特征在于：采用薄、厚氧化层进行阻挡注入，采用一次光刻、一次注入，同时形成两个掺杂浓度不同的掺杂区。
附图说明
图1为美国专利TVS器件的纵向结构示意图；
图2为美国专利TVS器件的平面结构示意图；
图3 为本发明的TVS器件的纵向结构示意图；
图4为本发明的TVS器件的平面结构示意图；
图5为第一次光刻用掩膜版示意图；
图6为第二次光刻用掩膜版示意图；
图7为第三次光刻用掩膜版示意图；
图8为第四次光刻用掩膜版示意图；
图9为第五次光刻用掩膜版示意图；
图10为第六次光刻用掩膜版示意图。
具体实施方式
图1示出了美国专利提出的TVS器件的纵向结构示意图，该TVS器件100，是由以重掺杂的P+为衬底，通过光刻注入磷重掺杂，形成N+埋层91，再通过外延技术，在表面形成N-外延层，采用P型隔离环95将N-外延层隔离成两个源区，隔离环与衬底P+相连；在源区内有高浓度的N++区92，在N++区内有高浓度的P++区93，在同一隔离区内、N++区外还有一个P型区94，表面采用氧化层96钝化，在每个N++区、P区中间区域为引线孔无氧化层，最上层为二个金属电极区97，每个金属电极区各分别将不在同一个隔离区内的一个N++区和一个P区连接在一起。
图2示出了美国专利提出的TVS器件的平面结构示意图，该TVS器件100，具“日”字型的隔离环，隔离环为P型材料，将N-外延层隔离成2个源区951、952，每个隔离区内，在衬底P+与N-外延层之间，分别有一个N+埋层911、912；在源区951中有一个重掺杂的N++区922，在N++区922中有个重掺杂的P++区932，N++区922与P++区932成低击穿电压的钳位二极管，在P++区中有引线孔区964，同时在源区951内、N++区922外，还有一个重掺杂的P区941，P区941与N-外延层形成高击穿电压低电容的整流管，在P区941中有引线孔963；而在源区952中有一个重掺杂的N++区921，在N++区921中有个重掺杂的P++区931，N++区921与P++区931成低击穿电压的钳位二极管，在P++区中有引线孔区961，同时在源区952内、N++区921外，还有一个重掺杂的P区942，P区942与N-外延层形成高击穿电压低电容的整流管，在P区942中有引线孔962；金属层将引线孔961、963连接在一起，形成一个电极区971，金属层将引线孔962、964连接在一起，形成另一个电极区972，两个电极间不导通。
当电极区971加正压脉冲时，951区内的P++区941与N-外延层形成的整流管正偏导通，922与932形成的钳位管反偏；而952区内正好相反，P++区942与N-外延层形成的整流管反偏，921与931形成的钳位管正偏导通；而整流管的反向击穿电压远高于钳位管的反偏电压，因此当钳位管击穿时，整流管仍处于截止，电流主要从951区内的结构中流动。当电极区972加正压脉冲时，情况正好与上面相反，电流主要从952区内的结构中流动。当上面提到的TVS器件工作时，电流只从一个源区内的一个正偏的整流管和一个反偏的钳位二极管串联的结构中流动，即只有芯片一半的面积处于工作状态。
图3示出了本发明提出的TVS器件的纵向结构示意图，本发明的TVS器件0，在低掺杂的P-单晶硅片上，具有分别独立的低掺杂浓度的N阱区1和低掺杂浓度的P阱区2，在N阱区中有两个独立的高浓度的P++区3，P++区与N阱形成整流管；在P阱区中有两个独立的高浓度的N++区4，N++区与P阱也形成整流管；在N阱区的边缘有一个高浓度的N+区5，N+区与N阱区交叠，与N阱内的P++区不相接；在P阱区的边缘有一个高浓度的P+区6，P+区与P阱区交叠，与P阱内的N++区不相接；P+区与N+区相接，表面采用氧化层7钝化，在每个N++区、P++区中间区域为引线孔无氧化层，最上层为二个金属电极区8，每个金属电极区各分别将一个N++区和一个P++区连接在一起，两个金属电极区不导通。
图4示出了本发明提出的TVS器件的平面结构示意图，本发明的TVS器件0，在P-单晶硅片上，形成一个P阱区21、N阱区11，两个阱区不相接；在P阱内有两个独立的N++区41、42，N++区与P阱区形成具有高反向击穿电压低电容的整流管，在两个N++区41、42中分别有一个引线孔区73、74，在P阱区内侧有一个P+区61，P+区与P+阱区交叠；在N阱内有两个独立的P++区31、32，每个P++区与N阱区形成一个具有高反向击穿电压低电容的整流管，在两个P++区31、32中分别有一个引线孔区71、72，在N阱区内侧有一个N+区51，N+区与N阱区交叠；N+区51与P+区61在两个阱区外相接,N+区51与P+区61相接处形成一个具有低反向击穿电压高电容的钳位二极管；金属层将引线孔71、74连接在一起，形成一个电极区81，金属层将引线孔72、73连接在一起，形成另一个电极区82，两个电极间不导通。
当电极区81加正压、电极区82加负压时，电极区81连接的两个整流管，P++区31与N阱区11形成的整流管正偏，N++区42与P阱区21形成的整流管反偏；电极区82连接的两个整流管，P++区32与N阱区11形成的整流管反偏，N++区41与P阱区21形成的整流管正偏；由于N+区51电位高于P+区61，因此N+区51与P+区61形成的钳位管反偏；又因设计的整流管反向击穿电压远高于钳位管的反向击穿电压，因此电流从电极区81经过上面所述的两个正偏的整流管和反偏的钳位管流通，直到电极区82。
当电极区82加正压、电极区81加负压时，电极区82连接的两个整流管，P++区32与N阱区11形成的整流管正偏，N++区41与P阱区21形成的整流管反偏；电极区81连接的两个整流管，P++区31与N阱区11形成的整流管反偏，N++区42与P阱区21形成的整流管正偏；由于N+区51电位高于P+区61，因此N+区51与P+区61形成的钳位管反偏；又因设计的整流管反向击穿电压远高于钳位管的反向击穿电压，因此电流从电极区82经过上面所述的两个正偏的整流管和反偏的钳位管流通，直到电极区81。
如上面所述的导通通道上，都是有一个反偏的钳位管和两个正偏的整流管串联构成，但只使用一个钳位管，来实现双向钳位作用；由于整流管可以通过降低阱区的浓度的设计，获得一个值很低寄生结电容，可以做到零点几皮法，因为串联总电容值取决于最低器件的电容值，因此总电容值要比其中的一个整流管结电容值还要低；同时钳位管的击穿电压可以同时增加P+区与N+区浓度的设计做到3.2V-6V之间，正偏PN结在0.65V左右，因此整个TVS器件的总的电压压降为两个整流管正偏结压降和一个钳位管反偏压降之和构成，即做到4.5V-7.3V之间，实现低电压钳位。这样TVS器件既具有低电压钳位的能力情况下，又具有更低的总电容。
本发明的TVS器件，通过优化结构，只有一个大面积的钳位二极管和4个面积只有钳位二极管面积1/5的小面积的整流二极管，这样整体面积可以降低20%-25%。
图5至图10为实施所使用的各层次光刻用掩膜版示意图，下面结合本发明的制造流程，说明本发明的TVS器件。
制造流程如下：
A、在掺杂浓度低于1E12 atm/cm3的P-单晶硅片上，通过热氧化在表面形成180纳米的氧化层，使用图5所示的掩膜版进行第一次光刻、腐蚀，将P阱区刻开，进行硼杂质注入，去胶后进行退火，使用图6所示的掩膜版第二次光刻、腐蚀，将N阱区刻开，进行磷杂质注入，去胶后进行高温推结形成表面浓度在1E13 atm/cm3至8E14atm/cm3之间、结深在4.5微米至6微米之间的P阱区21和N阱区11，同时N阱区、P阱区表面形成150-200纳米厚的氧化层，阱区外形成250-300纳米厚的氧化层；
B、使用图7所示的掩膜版进行第三次光刻，将N阱区的两个P++区31、32，以及N阱区外的一个P+区61刻开，采用光刻胶掩蔽进行高能量高浓度硼杂质注入，去胶后热退火，由于N阱区内氧化层厚度比N阱区外的氧化层厚度薄，所以N阱区内的P++区注入的杂质，比N阱区外的P+区硼杂质浓度高；
C、使用图8所示的掩膜版进行第四次光刻，将P阱区的两个N++区41、42，以及P阱区外的一个N+区51刻开，同样采用光刻胶掩蔽进行高能量高浓度磷杂质注入，由于P阱区内氧化层厚度比P阱区外的氧化层厚度薄，所以P阱区内的N++区注入的杂质，比P阱区外的N+区硼杂质浓度高，去胶后进行推结，同时进行热氧化，在表面形成500纳米到600纳米的氧化层7；
B、C步骤中通过调整注入能量，采用薄、厚氧化层进行阻挡注入，最终可形成表面浓度高于1E18atm/cm3、结深2微米到3.5微米之间P++区、N++区，表面浓度在8E16 atm/cm3至1E18atm/cm3之间、结深在1.8微米到3微米之间的P+区、N+区；因为P++区、N++区要与金属连接，形成良好的欧姆接触，因此浓度要高于1E18atm/cm3，而P+区、N+区要形成形成击穿电压为3V-6.5V之间一个钳位二极管，表面浓度在8E16 atm/cm3至1E18atm/cm3之间调整。
D、使用图9所示的掩膜版进行第五次光刻、腐蚀，将N阱区的两个P++区的引线孔71、72和P阱区的两个N++区的引线孔73、74刻开，再在表面进行金属层生长，使用图10所示的掩膜版进行第六次光刻、金属腐蚀后，形成金属电极区81、82，最终形成本发明器件0的结构。
按本发明提到的优化的制程的制造方法，可实现本发明的优化结构的低电容低压TVS器件；这个器件中只有一个大面积的钳位管，就实现双向钳位功能，可以降低整个TVS器件的占用面积，降低成本，增加产品的竞争优势。
通过上述实施例阐述了本发明，同时也可以采用其它实施例实现本发明,本发明不局限于上述具体实施例，因此本发明由所附权利要求范围限定。
Claims (6)
1.一种优化结构和制程的低电容低压TVS器件（0），其特征在于结构包括：在低掺杂的P-单晶硅片上，具有分别独立的低掺杂浓度的一个N阱区（1）和低掺杂浓度的一个P阱区（2），在每个N阱区中分别有两个独立的高浓度的P++区（3），P++区与N阱形成整流管，在每个P阱区中分别有两个独立的高浓度的N++区（4），N++区与P阱也形成整流管；在N阱区的边缘有一个高浓度的N+区（5），N+区与N阱区交叠，与N阱内的P++区不相接；在P阱区的边缘有一个高浓度的P+区（6），P+区与P阱区交叠，与P阱内的N++区不相接；P+区与N+区相接，形成钳位管，表面采用氧化层（7）钝化，在每个N++区、P++区中间区域为引线孔无氧化层，最上层为二个金属电极区（8），每个金属电极区各分别将一个N++区和一个P++区连接在一起，两个电极之间不导通。
2.如权利要求1所述的一种优化结构和制程的低电容低压TVS器件，其特征在于：N阱区、P阱区的表面浓度在1E13 atm/cm3至8E14atm/cm3之间，比P-单晶硅片的浓度高10倍以上，P++区、N++区表面浓度高于1E18atm/cm3，N+区、P+区表面浓度在8E16 atm/cm3至1E18atm/cm3之间。
3.如权利要求1所述的一种优化结构和制程的低电容低压TVS器件，其特征在于：N阱区、P阱区的结深在4.5微米至6微米之间，P+区、N+区结深在1.8微米到3微米之间，P++区、N++区结深在2微米到3.5微米之间，表面氧化层厚度在300纳米到600纳米之间。
4.如权利要求1所述的一种优化结构和制程的低电容低压TVS器件，其特征在于：该器件只有一个钳位管和四个整流管，用一个钳位管实现双向钳位功能。
5.如权利要求1所述的一种优化结构和制程的低电容低压TVS器件的制作方法，包括如下步骤：
A、在低掺杂的P-单晶硅片上，通过热氧化在表面形成180纳米的氧化层，经过第一次光刻、腐蚀，将P阱区（21）刻开，进行硼杂质注入，去胶后进行退火，第二次光刻、腐蚀，将N阱（11）区刻开，进行磷杂质注入，去胶后进行高温推结形成P阱区（21）和N阱区（11），同时N阱区、P阱区表面形成150-200纳米厚的氧化层；
B、进行第三次光刻，将N阱区的两个P++区（31）、（32），以及N阱区外的一个P+区（61）刻开，采用光刻胶掩蔽进行高能量高浓度硼杂质注入，去胶后热退火，由于N阱区内氧化层厚度比N阱区外的氧化层厚度薄，所以N阱区内的P++区注入的杂质，比N阱区外的P+区硼杂质浓度高；
C、进行第四次光刻，将P阱区的两个N++区（41）、（42），以及P阱区外的一个N+区（51）刻开，采用光刻胶掩蔽进行高能量高浓度磷杂质注入，同样由于P阱区内氧化层厚度比P阱区外的氧化层厚度薄，所以P阱区内的N++区注入的杂质，比P阱区外的N+区硼杂质浓度高，去胶后进行推结，同时进行热氧化，形成表面钝化的氧化层（7）；
D、进行第五次光刻、腐蚀，将N阱区的两个P++区的引线孔区（71）、（72）和P阱区的两个N++区的引线孔区（73）、（74）刻开，再在表面进行金属层生长，经过最后的金属层光刻、腐蚀，形成金属电极区（81）、（82），最终形成本发明器件（0）的结构。
6.如权利要求5所述的一种优化结构和制程的低电容低压TVS器件的制造方法，其特征在于：采用薄、厚氧化层进行阻挡注入，采用一次光刻、一次注入，同时形成两个掺杂浓度不同的掺杂区。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610313548.0A CN105932069B (zh) | 2016-05-12 | 2016-05-12 | 一种优化结构和制程的低电容低压tvs器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610313548.0A CN105932069B (zh) | 2016-05-12 | 2016-05-12 | 一种优化结构和制程的低电容低压tvs器件及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN105932069A CN105932069A (zh) | 2016-09-07 |
| CN105932069B true CN105932069B (zh) | 2023-04-18 |
Family
ID=56835730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610313548.0A Active CN105932069B (zh) | 2016-05-12 | 2016-05-12 | 一种优化结构和制程的低电容低压tvs器件及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN105932069B (zh) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN2840505Y (zh) * | 2005-08-15 | 2006-11-22 | 刘卫军 | 开关电源模块 |
| CN101345487A (zh) * | 2008-05-21 | 2009-01-14 | 英飞特电子（杭州）有限公司 | 原边采样电流控制同步整流驱动电路 |
| CN101714759A (zh) * | 2009-11-11 | 2010-05-26 | 上海长园维安微电子有限公司 | 低电容双向esd保护器件及其制备方法 |
| CN102176624A (zh) * | 2011-03-11 | 2011-09-07 | 上海长园维安微电子有限公司 | 低电容低钳位过压保护器件 |
| CN104167724A (zh) * | 2014-09-08 | 2014-11-26 | 南京宁普防雷设备制造有限公司 | 一种隔离型双向通信信号防雷器 |
| CN105185782A (zh) * | 2015-08-20 | 2015-12-23 | 北京燕东微电子有限公司 | 容性二极管组件及其制造方法 |
| CN205680687U (zh) * | 2016-05-12 | 2016-11-09 | 上海芯石微电子有限公司 | 一种优化结构和制程的低电容低压tvs器件 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8981425B2 (en) * | 2013-04-24 | 2015-03-17 | Alpha And Omega Semiconductor Incorporated | Optimized configurations to integrate steering diodes in low capacitance transient voltage suppressor (TVS) |
| US8431958B2 (en) * | 2006-11-16 | 2013-04-30 | Alpha And Omega Semiconductor Ltd | Optimized configurations to integrate steering diodes in low capacitance transient voltage suppressor (TVS) |
| US9659922B2 (en) * | 2013-06-13 | 2017-05-23 | Nxp Usa, Inc. | ESD protection device |
| KR101414005B1 (ko) * | 2013-10-31 | 2014-07-04 | 주식회사 케이이씨 | 과도 전압 억제 소자 및 그 제조 방법 |
-
2016
- 2016-05-12 CN CN201610313548.0A patent/CN105932069B/zh active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN2840505Y (zh) * | 2005-08-15 | 2006-11-22 | 刘卫军 | 开关电源模块 |
| CN101345487A (zh) * | 2008-05-21 | 2009-01-14 | 英飞特电子（杭州）有限公司 | 原边采样电流控制同步整流驱动电路 |
| CN101714759A (zh) * | 2009-11-11 | 2010-05-26 | 上海长园维安微电子有限公司 | 低电容双向esd保护器件及其制备方法 |
| CN102176624A (zh) * | 2011-03-11 | 2011-09-07 | 上海长园维安微电子有限公司 | 低电容低钳位过压保护器件 |
| CN104167724A (zh) * | 2014-09-08 | 2014-11-26 | 南京宁普防雷设备制造有限公司 | 一种隔离型双向通信信号防雷器 |
| CN105185782A (zh) * | 2015-08-20 | 2015-12-23 | 北京燕东微电子有限公司 | 容性二极管组件及其制造方法 |
| CN205680687U (zh) * | 2016-05-12 | 2016-11-09 | 上海芯石微电子有限公司 | 一种优化结构和制程的低电容低压tvs器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN105932069A (zh) | 2016-09-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11600615B2 (en) | Protection devices with trigger devices and methods of formation thereof | |
| EP2442359B1 (en) | Area-efficient high voltage bipolar ESD protection device | |
| US7915638B2 (en) | Symmetric bidirectional silicon-controlled rectifier | |
| US8049247B2 (en) | Asymmetric bidirectional silicon-controlled rectifier | |
| US8455315B2 (en) | Symmetric blocking transient voltage suppressor (TVS) using bipolar transistor base snatch | |
| US8743516B2 (en) | Sharing stacked BJT clamps for system level ESD protection | |
| US20090236631A1 (en) | Bidirectional PNPN silicon-controlled rectifier | |
| CN102956632B (zh) | 一种低寄生电容的双向scr静电放电保护结构 | |
| US20200243504A1 (en) | Rectification device having a forward pn junction and a reverse schottky barrier formed in an epitaxial semiconductor layer formed over a semiconductor substrate | |
| CN110867487B (zh) | 硅控整流器及其制造方法 | |
| TW201423952A (zh) | 靜電放電保護系統、結構、及其製造方法 | |
| CN108336085B (zh) | 一种栅极嵌入小岛式可控硅静电防护器件 | |
| CN108122904A (zh) | 一种esd保护结构 | |
| US20230163123A1 (en) | Protection Devices with Trigger Devices and Methods of Formation Thereof | |
| CN110854181B (zh) | 硅控整流器及其制造方法 | |
| EP3067930B1 (en) | Data transmission system | |
| US8859361B1 (en) | Symmetric blocking transient voltage suppressor (TVS) using bipolar NPN and PNP transistor base snatch | |
| CN105932069B (zh) | 一种优化结构和制程的低电容低压tvs器件及其制造方法 | |
| CN111446239A (zh) | 一种低电容低钳位电压瞬态电压抑制器及其制造方法 | |
| CN214848631U (zh) | 低压带栅单向可控硅静电防护器件 | |
| CN215815877U (zh) | 高维持高失效双向可控硅静电防护器件 | |
| CN109300895A (zh) | Ldmos-scr结构的esd保护器件 | |
| CN205680687U (zh) | 一种优化结构和制程的低电容低压tvs器件 | |
| CN104617094A (zh) | 宽范围大电流高维持电压的双端esd集成保护器件及其制备方法 | |
| CN113838847A (zh) | 一种用于低压esd防护的双向dcscr器件 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20231110 Address after: Room 503, No. 111, Yutian South Road, Jiading District, Shanghai 201800 Patentee after: SHANGHAI XINSHI SEMICONDUCTOR CO.,LTD. Address before: Room 102, No. 1960 Xiangchang Road, Xinbang Town, Songjiang District, Shanghai, May 2016 Patentee before: SHANGHAI CORE-STONE MICROELECTRONICS CO.,LTD. |