CN104465723A - 一种低电容瞬态电压抑制器件及其制作方法 - Google Patents

Abstract

本发明涉及一种瞬态电压抑制器件及其制造方法。该器件包括半导体衬底，形成在半导体衬底上的外延层，形成在半导体衬底和外延层之间的埋层区，和形成在所述外延层中并延伸至衬底的隔离区。该器件进一步包括TVS管，包括形成在隔离区中的基区和形成在该基区中的发射区；至少一个第一二极管，每一第一二极管包括形成在埋层区上外延区中的扩散区、形成在该扩散区中的发射区，以及形成在所述埋层区上外延区中的基区；至少一个第二二极管，每一第二二极管包括形成在隔离区中的基区，以及形成在外延区中的发射区，以及形成在半导体衬底另一侧上的第一电极，形成在外延层表面上用于形成所述瞬态电压抑制器件的金属布线层。

Description

一种低电容瞬态电压抑制器件及其制作方法

技术领域

本发明涉及半导体微电子技术领域，具体地说，本发明涉及半导体器件和集成电路以及半导体器件和电路的制造方法。

背景技术

瞬态电压抑制器即TVS——Transient Voltage Suppressor，是目前普遍使用的一种高效能电路保护器件，其外形与普通二极管无异，但因特殊的结构和工艺设计，使其能够吸收高达数千瓦的浪涌功率。TVS的工作机理是在反向应用条件下，当承受一个高能量的大脉冲时，其工作阻抗会快速降至极低的导通值，从而允许大电流通过，同时把电压嵌制在预定水平，一般的响应时间仅为10^-12秒，因此可以有效地保护电子线路中的精密元器件免受各种浪涌脉冲的损坏。

传统的TVS二极管基本都是稳压管类型的，制造工艺也比较简单，一般是在P+衬底/N+衬底上通过异型掺杂直接形成PN结。这种传统的TVS二极管主要应用在消费类电子产品中的数据端口，如键盘、侧键和电源线等，这是由于此类端口速度较慢，对TVS二极管的电容要求不高，一般在20pF以上。但对于视频线路的保护，传统的TVS二极管就不能满足使用要求了。这是因为视频数据线具有极高的数据传输率，(其数据传输率高达480M工业自动化网，有的视频数据传输率达到1G以上)，要求TVS管具有极低的电容，一般情况下小于1.0pF，同时对ESD能力要求极高，不能低于12kV，因此，必须要开发一种新型的单通道低电容TVS器件，在保证低电容的同时具有较高的ESD能力，一方面满足静电防护的要求，另一方面满足对数据传输完整性的要求。

如图1A所示，目前市场上单通道低电容的TVS器件通常是由将一个低电容二极管9(本文中也称为上整流二极管)与一个传统稳压型TVS二极管11串联，再与另外一个低电容二极管10(本文中也称为下整流二极管)并联组合形成的。图1所示的TVS器件的正、反向特性仍然相当于一个普通二极管，但组合线路的电容值却大大低于相同电压下的单个TVS管的电容值。用C₉和C₁₀分别表示上整流二极管9和下整流二极管10的电容值，其值较小，C_TVS表示TVS二极管11的电容值，其值要比前两者电容值C₉和C₁₀大一个数量级，所以上整流二极管9和TVS管11串联后，总的串联电容值基本等同于上整流二极管9的电容值，等效总电容约等于C₉与C₁₀之和。这样，组合而成的单通道低电容TVS器件正、反向特性基本相当于一个普通二极管；只要降低二极管C₉和C₁₀的电容值即可实现该TVS器件低电容。

由于硅集成工艺及成品率的原因，目前上述组合而成的单通道低电容TVS器件都是采用分离器件组合封装的形式，即上、下整流二极管9、10和TVS管11分别通过不同版图和工艺来实现，然后再通过封装组合在一起。采用这种技术路线不仅制作成本较高，而且器件的性能和质量还会因为连接导线材料等因素的引入而受到影响。因此需要一种能将上、下整流二极管9、10和TVS管11三者集成在同一芯片上的方法，能够以低成本得到高性能的低电容瞬态电压抑制器件。

图1B示出的目前市场上的一种多通道低电容的TVS器件的电路图，包括n组上整流管和下整流管以及一个TVS管的阵列形成的多通道低电容瞬态电压抑制器的电路图，n为正整数。这种类型的器件同样存在如上所述的单通道低电容TVS器件中所存在的问题。

在半导体器件和集成电路加工工艺中，普遍采用通过形成特定浓度的P型掺杂区域和N型掺杂区域，并用高温退火来改变P型掺杂区域和N型掺杂区域的结深从而制作出各种满足不同功能和性能指标要求的器件。例如，在一些功率型MOS晶体管的制造过程中，通常需要提供重掺杂衬底并在重掺杂衬底上外延生长外延层来形成具有所需参数的器件。对于这样的半导体器件制备工艺，重掺杂衬底中杂质原子在外延生长时会向外延层固态扩散以及外延生长时出现的气相自掺杂，会影响掺杂离子在外延层以及外延层与衬底之间的过渡层中的浓度分布并进而影响器件的设计参数。为了克服这一问题，申请号为CN200610039599.5和CN200610161305.6的两个中国专利公开了MOS管用硅外延片的制造方法。采用这些方法在常规形成外延层之前引入了气相腐蚀衬底表面以对衬底进行清洁减少杂质浓度的步骤和在衬底表面生长纯度外延层对衬底进行包覆的步骤，以得到理想的外延层和外延层与衬底之间的界面过渡区。这些方法虽然通过对衬底表面进行腐蚀在一定程度上减少了杂质浓度，但是，一方面，增加了工艺步骤和控制难度，延长了制备时间并提高了制造成本，另一方面，气相腐蚀反应会在半导体器件制造过程中不可避免地引入新的杂质。

为了避免出现上述问题，现有技术通常使用电阻率很高的P型衬底，例如电阻率为10～20Ω·cm。但使用高阻P型衬底制作的TVS二极管与对TVS二极管所要求的低阻抗相违背，并不能满足使用要求。通常TVS二极管的P型衬底掺杂浓度为约10¹⁹cm^-3量级，但是在电阻率如此低的P型衬底上，现有外延技术是无法批量加工TVS器件要求的轻掺杂外延层的。

因此，本发明需要提供一种可批量制作的高性能低电容瞬态电压抑制器件及其制作方法。

发明内容

本发明要解决的技术问题是将如图1所示的上、下整流二极管和TVS管分立器件集成在同一芯片上，从而提供一种集成的、独立芯片的低电容瞬态电压抑制器件，同时实现产品的低成本和高性能化。

为解决上述技术问题，实现所述低电容瞬态电压抑制器，本发明采用的技术方案如下：

一种低电容瞬态电压抑制器件，其自下而上依次包括：

第二导电类型自补偿背封层；自补偿背封工艺的制作方法可参见本申请人已授权的申请号为CN201420390642.2的专利。本领域技术人员可以理解，该自补偿背封层在制作过程随后的步骤中作为牺牲层将被去除，器件完成时该层将被背面金属层取代。

第一导电类型重掺杂衬底；

第二导电类型埋层；

第二导电类型轻掺杂外延层；

第一导电类型隔离区；优选的，该第一导电类型隔离区形成于第二导电类型轻掺杂外延层中并延伸至第一导电类型重掺杂衬底；

第一导电类型基区；

第二导电类型发射区；和

互连结构。

具体地，根据本发明的一个方面，提供一种用于形成瞬态电压抑制器件的方法，包括以下步骤，

在第一导电类型的半导体衬底上形成第二导电类型的至少一个埋层区；

在所述衬底的底面和侧面上形成第二导电类型的自补偿背封层；

在所述衬底的上表面上形成第二导电类型的外延层；

在所述外延层中形成垂直延伸至所述半导体衬底的第一导电类型的隔离区；

在所述埋层区上方的外延层中形成第二导电类型的扩散区；

分别在所述隔离区中和所述埋层区上方的外延层中形成第一导电类型的基区；

分别在衬底上方的外延层中、所述扩散区中以及形成在隔离区中的基区中形成第二导电类型的发射区，以形成至少一个第一二极管、至少一个第二二极管和TVS管；

在所得到结构的上表面上制作互连层；

去除所述自补偿背封层；

在半导体衬底的背面上形成电极层。

根据本发明的另一方面，提供一种瞬态电压抑制器件，其特征在于，该器件包括：

第一导电类型的半导体衬底，

形成在所述半导体衬底上的第二导电类型外延层，第二导电类型不同于第一导电类型，

形成在所述半导体衬底和所述外延层之间第二导电类型的至少一个埋层区，和

形成在所述外延层中并延伸至衬底的第一导电类型的隔离区，该隔离区将所述外延层隔离出多个外延区，

该器件进一步包括

TVS管，包括形成在隔离区中第一导电类型的基区和形成在该基区中的第二导电类型的发射区；

至少一个第一二极管，每一第一二极管包括形成在埋层区上外延区中的第二导电类型的扩散区、形成在该扩散区中第二导电类型的发射区，以及形成在所述埋层区上外延区中的第一导电类型的基区；

至少一个第二二极管，每一第二二极管包括形成在隔离区中的第一导电类型的基区，以及形成在外延区中的第二导电类型的发射区，以及

形成在半导体衬底另一侧上的第一电极，形成在外延层表面上用于形成所述瞬态电压抑制器件的金属布线层。

优选地，所述半导体衬底的掺杂浓度大于所述外延层的掺杂浓度。

优选地，所述第一导电类型为P型，第二导电类型为N型；或所述第一导电类型为N型，第二导电类型为P型。

优选地，所述金属布线层包括将所述TVS管的发射区与所述至少一个第一二极管的每一发射区电连接的金属布线，以及将所述至少一个第二二极管的发射区和与其对应的第一二极管的基区电连接的至少一个其他金属布线。

优选地，该器件包括一个第一二极管，一个第二二极管以及从连接所述TVS管发射区的金属布线引出的电源电极和从所述其他金属布线层引出的至少一个输入输出电极和/或电源电极。

优选地，所述半导体衬底的电阻率约为0.001～0.02Ω·cm。

优选地，所述外延层的电阻率大于5.5Ω·cm，厚度大于7.5μm。

优选地，隔离区的掺杂浓度为10¹⁹cm^-3量级，所述扩散区的掺杂浓度为1.0×10¹⁸～9.9×10¹⁹cm^-3。

优选地，所述发射区的掺杂浓度为8.0×10¹⁹～2.0×10²⁰cm^-3。

优选地，所述至少一个第一二极管和所述至少一个第二二极管的电容分别小于所述TVS管的电容。

本发明的有益效果：

使用自补偿背封层工艺，为选用重掺杂衬底批量制作具有特殊功能要求的半导体器件提供了可能性，并可显著提高重掺杂衬底生长反型轻掺杂外延层的质量和效率。例如，制作单通道低电容瞬态抑制器件时，使用本发明的技术方法，可选用电阻率为0.001～0.02Ω·cm的重掺杂P型衬底，在常压外延设备中仍可满炉进行生产，由此提高了生产效率，降低了器件的制造成本。

本发明将至少一组上整流二极管和下整流二极管与TVS管集成在同一P++半导体衬底上，有利于实现产品的低成本和高性能，并可有效节省器件的占地空间。

此外，根据本发明的器件结构，通过将P+隔离区延伸至与P++半导体衬底接触，可以将P++半导体衬底作为接地电极GND，而不必将地电极从正面引出。这样不仅有利于减小芯片尺寸，还能使器件结构适用于多种不同的封装形式。另外，将P++半导体衬底直接作为接地GND电极引出，封装时可以减少至少1根键合金丝，能够大幅度地降低制作成本。

附图说明

图1A为一种单通道低电容TVS器件的电路图。

图1B为一种多通道低电容TVS器件的电路图。

图2-9为根据本发明的器件制备工艺流程图。

图10A-11A为根据本发明的第一实例的TVS器件的工艺流程图。

图10B-11B为根据本发明的第二实例的TVS器件的工艺流程图。

图12-21根据本发明第三实例的器件制备工艺流程图。

具体实施方式

为了更清楚地说明本发明，下面结合优选实施例和附图对本发明做进一步的详细说明。附图中相同的部分以相同的标记表示。本领域技术人员应当理解，下面所具体描述的内容是说明性的而非限制性的，不应以此限制本发明的保护范围。

图2-10示出根据本发明第一实例和第二实例的低电容TVS器件制备工艺流程图。第一和第二实例中，TVS器件分别包括一个TVS二极管，一个上二极管和一个下二极管，不同之处仅在于，第一实例的TVS器件为单通道器件包括地电极和输入输出电极，而第二实例的器件为多通道器件包括地电极，电源Vcc电极和输入输出电极。这两个实例中，第一导电类型为P型，第二导电类型为N型。如图2所示，准备拥有第一导电类型的半导体衬底2。在本实例中，第一导电类型的半导体衬底2为掺杂浓度为10¹⁹cm^-3量级的重掺杂P++衬底，其电阻率约为0.004～0.006Ω·cm。

使用例如离子注入方法在所述拥有第一导电类型的重掺杂衬底上注入形成一个埋层区4，该埋层区拥有第二导电类型，如图3所示。在本实例中，第二导电类型的埋层区4为锑(Sb)注入形成的N型埋层区，注入剂量不小于3×10¹⁵cm^-2，注入能量不小于50KeV。

随后，制作拥有第二导电类型的自补偿背封层1，如图4。在本实例中，该自补偿背封层的补偿类型为N型。

随后，制作拥有第二导电类型的轻掺杂外延层3，如图5。在本实例中，第二导电类型外延层3是使用常压外延工艺生长的N-外延层，该N-外延层电阻率不小于5.5Ω·cm，厚度不小于7.5μm。

随后，在外延区中制作拥有第一导电类型的隔离区5，如图6，以隔离出用于形成各二极管的外延区。在本优选实例中，所述第一导电类型隔离区5例如为B₃₀乳胶源工艺制作的掺杂浓度为4.0×10¹⁹cm^-3的P++隔离区，形成于N-外延层中并延伸至P++衬底。所述隔离区将作为TVS管的P型区，与衬底相连从背面引出。隔离区浓度将影响TVS管的耐压，本领域技术人员可根据器件需求自行控制隔离区浓度，但过低的隔离区浓度将严重制约TVS管的电流能力，因此应控制在不小于10¹⁹cm^-3数量级。

随后，在埋层区上的外延区中制作拥有第二导电类型的扩散区6，如图7。在本优选实例中，第二导电类型的扩散区6为磷扩散形成的浓度为1.0×10¹⁸～9.9×10¹⁹cm^-3的深磷区，可有效减小上整流管的体电阻，从而提高器件的电流能力。

随后，分别在所述隔离区中和所述埋层区上方的外延区中制作拥有第一导电类型的基区7，如图8。在本优选实例中，所述第一导电类型基区7为B₃₀乳胶源工艺制作的浓度约为2.0×10¹⁹cm^-3的P++有源区。形成在隔离区中的所述基区将作为下整流二极管的P型区以及作为TVS管的P型区，形成在外延区中的基区将作为上整流管的P型区，同时对隔离区表面的P型浓度进行补偿。

随后，分别在衬底上方的外延区中、所述扩散区中以及TVS管的基区中制作拥有第二导电类型的发射区8，如图9。在本优选实例中，所述第二导电类型发射区8为磷扩散工艺制作的浓度约为8.0×10¹⁹cm^-3～2.0×10²⁰cm^-3的N++有源区；所述发射区8将作为上、下整流管的N型区及TVS管的N型区，同时对深磷区表面的N型浓度进行补偿。

本领域技术人员应当理解，可以合理设计各掺杂区的位置、大小和掺杂浓度以使各二极管的电容小于TVS管的电容，以得到符合要求的低电容瞬态电压抑制器件。

随后，制作互连结构，图10A示出根据本发明第一实例的单通道低电容瞬态电压抑制器件的互连及电极结构，图10B示出根据本发明第二实例的多通道低电容瞬态电压抑制器件的互连及电极结构。互连结构位于第二导电类型外延层上，外延层上表面存在热氧化生成的绝缘氧化硅层，如剖面线部分所示，氧化硅层拥有电极窗口。在本优选实例中，使用金属铝作为互连引线。互连引线之一将下整流二极管10的发射区8和上整流二极管9的基区7电连接，并可被引出作为I/O端口。另一互连引线将TVS管的发射区8与上整流二极管9的每一发射区电连接，如图10A所示。该互连引线可被引出作为多通道瞬态电压抑制器件的电源Vcc电极端口，如图10B所示。

随后，将芯片减薄和背面金属化。在减薄的过程中所述形成在衬底上的自补偿背封层1将作为牺牲层被去除，最终器件完成时该层将被随后在半导体衬底的背面形成金属层12取代，例如可用于引出作为接地端口，如图11A和图11B所示。

需要说明的是，在该实例中P+或P++表示P型重掺杂，N+或N++表示N型重掺杂，N-表示N型轻掺杂。这里，重掺杂和轻掺杂是相对的概念，表示重掺杂的掺杂浓度大于轻掺杂的掺杂浓度，而并非对具体掺杂浓度范围的限定。

图12-21示出根据本发明第三实例的两I/O通道低电容TVS器件制备工艺流程图。

第三实例的器件制备工艺的步骤与第一和第二实例的器件制备步骤相对应，不同之处仅在于第三实例的器件包括两组上整流二极管和下整流二极管、Vcc电源通道以及二个I/O通道。该实例中，互连引线之一将TVS管的发射区与每一上整流二极管的发射区电连接，可用于引出作为电源Vcc端口。每一将下整流二极管的发射区8和相应的邻近上整流二极管的基区7电连接的互连引线，可用于引出作为一个I/O端口，由此得到多通道低电容TVS器件。本领域技术人员可根据实际电路I/O端的数量需求来设定所需的组合数的大小得到所需数量输入输出电极的瞬态电压抑制器件。

可以看出，根据本发明的方法，可以以简单的步骤在同一芯片上制备出多通道低电容TVS器件。通过将每一下整流二极管的P+隔离区延伸至与P++半导体衬底接触，将P++半导体衬底作为接地电极GND，而不必将地电极从正面引出。这样不仅有利于减小芯片尺寸，还能使器件结构适用于多种不同的封装形式。另外，将P++半导体衬底直接作为接地GND电极引出，封装时可以减少至少1根键合金丝，能够大幅度地降低制作成本。

显然，本发明的上述实施例仅仅是为清楚地说明本发明所作的举例，而并非是对本发明的实施方式的限定，对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动，这里无法对所有的实施方式予以穷举，凡是属于本发明的技术方案所引伸出的显而易见的变化或变动仍处于本发明的保护范围之列。

Claims (10)

1.一种用于形成瞬态电压抑制器件的方法，包括：

在第一导电类型的半导体衬底上形成至少一个第二导电类型的埋层区；

在所述衬底的底面和侧面上形成第二导电类型的自补偿背封层；

在所述衬底的上表面上形成第二导电类型的外延层；

在所述外延层中形成垂直延伸至所述半导体衬底的第一导电类型的隔离区；

在所述埋层区上方的外延层中形成第二导电类型的扩散区；

分别在所述隔离区中和所述埋层区上方的外延区中形成第一导电类型的基区；

分别在衬底上方的外延区中、所述扩散区中以及形成在隔离区中的基区中形成第二导电类型的发射区，以形成至少一个第一二极管、至少一个第二二极管和TVS管；

在所得到结构的上表面上制作用于形成多通道低电容瞬态电压抑制器件的互连层；

去除所述自补偿背封层；

在半导体衬底的背面上形成电极层。

2.一种瞬态电压抑制器件，其特征在于，该器件包括：

第一导电类型的半导体衬底，

形成在所述半导体衬底上的第二导电类型外延层，第二导电类型不同于第一导电类型，

形成在所述半导体衬底和所述外延层之间第二导电类型的至少一个埋层区，和

形成在所述外延层中并延伸至衬底的第一导电类型的隔离区，该隔离区将所述外延层隔离出多个外延区，

该器件进一步包括

TVS管(11)，包括形成在隔离区中第一导电类型的基区(7)和形成在该基区中的第二导电类型的发射区(8)；

至少一个第一二极管(9)，每一第一二极管包括形成在埋层区上外延区中的第二导电类型的扩散区(6)、形成在该扩散区(6)中第二导电类型的发射区(8)，以及形成在所述埋层区上外延区中的第一导电类型的基区(7)；

至少一个第二二极管(10)，每一第二二极管包括形成在隔离区中的第一导电类型的基区(7)，以及形成在外延区中的第二导电类型的发射区(8)，以及

形成在半导体衬底另一侧上的第一电极，和

形成在外延层表面上用于形成所述瞬态电压抑制器件的金属布线层。

3.如权利要求2所述的瞬态电压抑制器件，其特征在于，所述第一导电类型为P型，第二导电类型为N型；或所述第一导电类型为N型，第二导电类型为P型。

4.如权利要求2所述的瞬态电压抑制器件，其特征在于，所述金属布线层包括将所述TVS管的发射区与所述至少一个第一二极管的每一发射区电连接的金属布线，以及将所述至少一个第二二极管的发射区和与其对应的第一二极管的基区电连接的至少一个其他金属布线。

5.如权利要求4所述的瞬态电压抑制器件，其特征在于，所述半导体衬底的掺杂浓度大于所述外延层的掺杂浓度。

6.如权利要求2所述的瞬态电压抑制器件，其特征在于，所述半导体衬底的电阻率约为0.001～0.02Ω·cm。

7.如权利要求2所述的瞬态电压抑制器件，其特征在于，所述外延层的电阻率大于5.5Ω·cm，厚度大于7.5μm。

8.如权利要求2所述的瞬态电压抑制器件，其特征在于，隔离区的掺杂浓度为10¹⁹cm^-3量级，所述扩散区的掺杂浓度为1.0×10¹⁸～9.9×10¹⁹cm^-3。

9.如权利要求2所述的瞬态电压抑制器件，其特征在于，所述发射区的掺杂浓度为8.0×10¹⁹～2.0×10²⁰cm^-3。

10.如权利要求2所述的瞬态电压抑制器件，其特征在于，所述至少一个第一二极管和所述至少一个第二二极管的电容分别小于所述TVS管的电容。