CN103177958B - 一种集成式肖特基二极管及其制造方法 - Google Patents
一种集成式肖特基二极管及其制造方法 Download PDFInfo
- Publication number
- CN103177958B CN103177958B CN201110435984.2A CN201110435984A CN103177958B CN 103177958 B CN103177958 B CN 103177958B CN 201110435984 A CN201110435984 A CN 201110435984A CN 103177958 B CN103177958 B CN 103177958B
- Authority
- CN
- China
- Prior art keywords
- conductive layer
- doped region
- type doped
- schottky diode
- pbody
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
本发明公开了一种集成式肖特基二极管及其制造方法。所述制造方法包括：在第一导电层上制作场氧化层；以及在所述第一导电层和一金属层之间的势垒区制作第一P型掺杂区，所述第一P型掺杂区具有第一掺杂浓度，且位于所述场氧化层的内围，所述金属层形成于所述第一导电层上。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种集成式肖特基二极管及其制造方法。
背景技术
专业术语说明：
N阱：在P型衬底上扩散N型区；P阱：在N型衬底上扩散P型区；N+：N型重掺杂区；P+：P型重掺杂区；Fox：场氧化层。
肖特基二极管是以金属为阳极、轻掺杂的N型半导体为阴极，利用金属与轻掺杂N型半导体二者的功函数差产生的接触势垒(通常称为肖特基势垒)具有整流特性而制作的半导体器件。
肖特基二极管具有正向压降小、反向恢复时间短(即具有较高的工作频率和开关速度)等优点，因此被广泛的应用在高频电路、电源电路、整流系统等电路和系统中。
衡量肖特基二极管的主要参数：正向压降，反向漏电流，反向击穿电压，实际应用中要求肖特基的正向压降和反向漏电流尽量小，反向击穿电压足够大。增大肖特基势垒的面积，可以提升其大电流工作能力并且降低其正向压降，但反向漏电流和制造成本也随之增大。
独立封装的肖特基二极管，称之为分立式肖特基二极管；集成在IC(集成电路)中的肖特基二极管，称之为集成式肖特基二极管。在电路和系统应用中，如果把分立式肖特基二极管集成到IC中，就可以节约很多半导体制造和封装成本，因此，集成式肖特基二极管很受欢迎，成为某些应用领域的发展趋势。
由于半导体集成电路的工艺复杂性，集成式肖特基二极管的结构设计和工艺设计尤其重要。传统的集成式肖特基二极管的平面布局和剖面结构如图1、图2所示，在图1中只示出了N型外延层、P阱和N阱，请同时参考图1和图2，现有技术中的集成式肖特基二极管包括P型衬底及其上的N型埋层，N外延层生长于N型埋层上，N阱，位于N型外延层上，N阱为环形设置于N型外延层的外围；场氧化层，位于N型外延层上；N+、P+分别位于N阱和P阱上，然后是金属层，形成于N型外延层上，金属层和N型外延层之间具有势垒区。
现有技术中制造集成式二极管的方法如图3所示，包括：
步骤301：在P型衬底上制作N型埋层；
步骤302：生长N型外延层；
步骤303：在N型外延层上制作N阱和P阱；
步骤304：在N型外延层上制作场氧化层；
步骤305：制作N+和P+；
步骤306：形成金属层，金属层与N型外延层之间具有接触区(即势垒区)。
经过以上步骤301-步骤306就制造成如图1、图2所示的肖特基二极管。
在实际工艺中，由于形成金属层时要对接触区进行光刻，刻蚀，所以会在N型外延层表面产生损伤，以及现有肖特基二极管反向漏电流较大，反向击穿电压减小，对于那些要求工作在大电流应用场合的肖特基二极管，其势垒区面积就要设计的很大，而大面积的势垒区会导致反向漏电流更大。因此，现有的肖特基二极管的综合性能不高，很难达到高精度集成电路的要求，也很难满足大电流应用需求。
发明内容
本发明提供一种集成式肖特基二极管及其制造方法，用以解决现有技术中存在的肖特基二极管反向漏电流大、反向击穿电压小的问题。
本发明一方面提供一种集成式肖特基二极管的制造方法，包括：在第一导电层上制作场氧化层；以及在所述第一导电层和一金属层之间的势垒区制作第一P型掺杂区，所述第一P型掺杂区具有第一掺杂浓度，且位于所述场氧化层的内围，所述金属层形成于所述第一导电层上。
优选地，所述第一导电层为N阱。
优选地，所述第一P型掺杂区包括Pbody和Pbase。
优选地，所述Pbody分布在所述势垒区的外围，所述Pbase分布在所述势垒区的中间。
优选地，所述Pbody分布在所述势垒区的中间，所述Pbase分布在所述势垒区的外围。
优选地，在所述第一导电层上制作第二导电层，所述第二导电层设置于所述第一导电层的左右两侧。
优选地，所述第二导电层为深磷。
优选地，在所述第一P型掺杂区上制作第二P型掺杂区，所述第二P型掺杂区具有大于所述第一掺杂浓度的第二掺杂浓度。
本发明还提供了一种集成式肖特基二极管，包括：第一导电层；场氧化层，位于所述第一导电层上；金属层，位于所述第一导电层上，所述金属层和所述第一导电层之间具有势垒区；以及第一P型掺杂区，具有第一掺杂浓度，位于所述势垒区中，且所述第一P型掺杂区位于所述场氧化层的内围。
优选地，所述第一导电层为N阱。
优选地，所述第一P型掺杂区包括Pbody和Pbase。
优选地，所述Pbody分布在所述势垒区的外围，所述Pbase分布在所述势垒区的中间。
优选地，所述Pbody分布在所述势垒区的中间，所述Pbase分布在所述势垒区的外围。
优选地，第二导电层，设置于所述第一导电层的左右两侧。
优选地，所述第二导电层为深磷。
优选地，第二P型掺杂区，具有大于所述第一掺杂浓度的第二掺杂浓度，且位于所述第一P型掺杂区上。
本发明有益效果如下：
本发明一实施例中采用了在N型外延层上制作第一P型掺杂区，如Pbody和Pbase，可以大幅度的减小反向漏电流，并且提高了肖特基二极管的反向击穿电压。
进一步，Pbody分布在肖特基势垒区的外围，Pbase分布在势垒区的中间，因为Pbody的结深大于Pbase，所以Pbody形成的保护环具有更好的反向击穿特性，而且Pbase所占用的面积更小，制造成本更低。
更进一步，本发明实施例用N深磷代替现有技术中的N阱，因为N深磷的电阻率比较低，所以可以大幅降低肖特基二极管阴极的串联电阻，从而降低其正向压降。
另外，本发明实施例可用N阱代替N型外延层，本领域技术人员可根据所需工作电压大小来决定使用N阱还是N型外延层。
附图说明
图1为现有技术中集成式肖特基二极管的平面图；
图2为现有技术中集成式肖特基二极管的剖面结构图；
图3为现有技术中集成式肖特基二极管的制造方法流程图；
图4为本发明一实施例中集成式肖特基二极管的制造方法流程图；
图5为本发明一实施例中集成式肖特基二极管的剖面结构图；
图6为本发明一实施例中集成式肖特基二极管的平面图；
图7-图12分别为本发明图4中的制造方法中各步骤完成之后的结构图；
图13为本发明一实施例中集成式肖特基二极管工作在反向电压时的示意图。
具体实施方式
专业术语说明：
Pbody：P型掺杂体区；Pbase：P型掺杂基区；N深磷：磷离子注入。
本发明一实施例中提供一种集成式肖特基二极管的制造方法，请参考图4，图4为该制造方法的流程图，如图4所示，该方法包括：
步骤401：在第一导电层上制作场氧化层；
步骤402：在第一导电层和一金属层之间的势垒区制作第一P型掺杂区，第一P型掺杂区具有第一掺杂浓度，且位于场氧化层的内围，金属层形成于第一导电层上。
在一实施例中，在步骤401之前还进行如下步骤，例如在P型衬底上制作N型埋层，请参考图7；进一步，在N型埋层上生长第一导电层，请参考图8，在本实施例中第一导电层以N型外延层为例，在另一实施例中，第一导电层可以为N阱，本领域技术人员可根据所需工作电压大小来决定使用N阱还是N型外延层，或者选择其他掺杂浓度的导电层，本发明不作限制。接下来，还在第一导电层上制作第二导电层，第二导电层设置于第一导电层的左右两侧，如图9所示，在本实施例中第二导电层为N深磷，因为N深磷的电阻率比较低，因此可以大幅降低肖特基二极管阴极的串联电阻，从而可以降低其正向电压。在其他实施例中，第二导电层还可以是其他电阻率较低的材料，本领域技术人员可以根据需要进行设置。另外，从图9可以看出N深磷设置于N型外延层左右两侧。
在步骤401中，场氧化层环绕于第二导电层的外围和内围，如图10所示，场氧化层Fox设置在N型外延层上，并且环绕于N深磷的外围和内围。
在步骤402中具体为：先在第一导电层上制作第一P型掺杂区，第一P型掺杂区具有第一掺杂浓度，且位于场氧化层的内围，如图11所示，在本实施例中，第一P型掺杂区为Pbody和Pbase，而且Pbody分布在势垒区的外围，作为肖特基二极管的保护环，Pbase分布在势垒区的中间，因为Pbody的结深大于Pbase，所以Pbody形成的保护环具有更好的反向击穿特性，因为Pbase的结深小于Pbody，所以肖特基势垒区中间的第一P型掺杂区制作成Pbase所占用的面积更小，制造成本也就更低。在其他实施例中，Pbody也可以分布在势垒区的中间，而Pbase分布在势垒区的外围，或者势垒区的外围和中间的第一P型掺杂区都制作成Pbody，或者势垒区的外围和中间的第一P型掺杂区都制作成Pbase，进一步，Pbody和Pbase也可以制作成其他类似的P型掺杂区，本领域技术人员可以根据需要选择。
进一步，在第二导电层上制作N+及在第一P型掺杂区上制作第二P型掺杂区，所述第二P型掺杂区具有大于第一掺杂浓度的第二掺杂浓度，如图12所示，在本实施例中，第二P型掺杂区例如为P+，其掺杂浓度大于Pbody和Pbase；在N深磷上制作N+，在Pbody上制作P+。
再进一步，在第一导电层上形成金属层，其中金属层和第一导电层之间形成势垒区，第一P型掺杂区位于第一导电层和金属层之间的势垒区中，请参考图5。
另外，在形成金属层之前，对第一导电层和金属层之间的接触区进行光刻、刻蚀等工艺，这些工艺为本领域的技术人员所熟知的，所以在此不再赘述。
本发明一实施例中还提供了一种集成式肖特基二极管，包括：第一导电层；场氧化层，位于第一导电层上；金属层，位于第一导电层上，金属层和第一导电层之间具有势垒区；以及第一P型掺杂区，具有第一掺杂浓度，位于势垒区中，且第一P型掺杂区位于场氧化层的内围。
更详细的说，集成式肖特基二极管还包括P型衬底；N型埋层，位于P型衬底上；而第一导电层，生长于N型埋层上；第二导电层，位于第一导电层的左右两侧；场氧化层环绕于第二导电层的外围和内围；N+，位于第二导电层上；第二P型掺杂区，具有大于第一掺杂浓度的第二掺杂浓度，且位于第一P型掺杂区上。金属作为肖特基二极管的阳极，第一导电层作为肖特基二极管的阴极，阴极通过N型埋层、第二导电层和N+从正面引出。
在本实施例中，请一并参考图5和图6，图6为本实施例中集成式肖特基二极管的平面图，且只显示出了N型外延层、N深磷、Pbody和Pbase。另外在本实施例中，第一导电层为N型外延层，在另一实施例中，第一导电层还可以是N阱，本领域技术人员可根据所需工作电压大小来决定使用N阱还是N型外延层，或者选择其他掺杂浓度的导电层，本发明不作限制。在本实施例中，第二导电层为N深磷，因为N深磷的电阻率比较低，因此可以大幅降低肖特基二极管阴极的串联电阻，从而可以降低其正向电压。在其他实施例中，第二导电层还可以是其他电阻率较低的材料，本领域技术人员可以根据需要进行设置。
进一步，在本实施例中，肖特基二极管的第一P型掺杂区为Pbody和Pbase，而且Pbody分布在势垒区的外围，作为肖特基二极管的保护环，Pbase分布在势垒区的中间，因为Pbody的结深大于Pbase，所以Pbody形成的保护环具有更好的反向击穿特性，因为Pbase的结深小于Pbody，所以肖特基势垒区中间的P型掺杂区制作成Pbase所占用的面积更小，制造成本也就更低。在其他实施例中，Pbody也可以分布在势垒区的中间，而所述Pbase分布在势垒区的外围，或者势垒区的外围和中间的第一P型掺杂区都制作成Pbody，或者势垒区的外围和中间的第一P型掺杂区都制作成Pbase，进一步，Pbody和Pbase也可以制作成其他类似的P型掺杂区，本领域技术人员可以根据需要选择。
进一步，请参考图13，图13为本实施例中集成式肖特基二极管工作在反向电压时的示意图，如图13、图6所示，Pbase位于肖特基势垒区的中间，Pbody位于肖特基势垒区的外围，N型外延层被Pbase隔离成多个独立的小块区域，当肖特基二极管工作在反向电压时，由Pbase与N型外延层组成的PN结的耗尽层变宽，耗尽层的宽度随反向电压的增大而增大，当反向电压增大至某个值时，相邻PN结的耗尽层发生连通，此时，肖特基势垒区与N型外延层之间被PN结的耗尽层完全隔离开，因此可以大幅度减小反向漏电流，并且提高了肖特基二极管的反向击穿电压。
本发明实施例中的集成式肖特基二极管，以集成在BCD集成电路(双极-互补MOS-双扩散MOS集成电路)为例，无需增加掩膜板和工艺步骤，即可实现本发明实施例中的集成式肖特基二极管在BCD电路中的集成。在其他实施例中，本发明实施例中的集成式肖特基二极管也可集成在其他集成电路中。
本发明一实施例中采用了在N型外延层上制作第一P型掺杂区，如Pbody和Pbase，可以大幅度的减小反向漏电流，并且提高了肖特基二极管的反向击穿电压。
进一步，Pbody分布在肖特基势垒区的外围，Pbase分布在势垒区的中间，因为Pbody的结深大于Pbase，所以Pbody形成的保护环具有更好的反向击穿特性，而且Pbase所占用的面积更小，制造成本更低。
更进一步，本发明实施例用N深磷代替现有技术中的N阱，因为N深磷的电阻率比较低，所以可以大幅降低肖特基二极管阴极的串联电阻，从而降低其正向压降。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (4)
1.一种集成式肖特基二极管的制造方法，其特征在于，包括：
在第一导电层上制作场氧化层；以及
在所述第一导电层和一金属层之间的势垒区制作第一P型掺杂区，所述第一P型掺杂区具有第一掺杂浓度，且位于所述场氧化层的内围，所述金属层形成于所述第一导电层上；
其中，所述第一P型掺杂区包括Pbody和Pbase；
所述Pbody分布在所述势垒区的外围，所述Pbase分布在所述势垒区的中间；
在所述第一导电层上制作第二导电层，所述第二导电层设置于所述第一导电层的左右两侧；其中所述第二导电层为深磷，在所述深磷上制作N+；所述第一导电层为N阱；
在所述第一P型掺杂区上制作第二P型掺杂区；其中在Pbody上制作P+。
2.如权利要求1所述的制造方法，其特征在于，所述第二P型掺杂区具有大于所述第一掺杂浓度的第二掺杂浓度。
3.一种集成式肖特基二极管，其特征在于，包括：
第一导电层；
场氧化层，位于所述第一导电层上；
金属层，位于所述第一导电层上，所述金属层和所述第一导电层之间具有势垒区；以及
第一P型掺杂区，具有第一掺杂浓度，位于所述势垒区中，且所述第一P型掺杂区位于所述场氧化层的内围；
其中，所述第一P型掺杂区包括Pbody和Pbase；
所述Pbody分布在所述势垒区的外围，所述Pbase分布在所述势垒区的中间；
第二导电层；
所述第二导电层设置于所述第一导电层的左右两侧；其中所述第二导电层为深磷；所述第一导电层为N阱；
第二P型掺杂区，位于所述第一P型掺杂区上。
4.如权利要求3所述的肖特基二极管，其特征在于，第二P型掺杂区，具有大于所述第一掺杂浓度的第二掺杂浓度。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110435984.2A CN103177958B (zh) | 2011-12-22 | 2011-12-22 | 一种集成式肖特基二极管及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110435984.2A CN103177958B (zh) | 2011-12-22 | 2011-12-22 | 一种集成式肖特基二极管及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103177958A CN103177958A (zh) | 2013-06-26 |
| CN103177958B true CN103177958B (zh) | 2016-08-03 |
Family
ID=48637735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110435984.2A Active CN103177958B (zh) | 2011-12-22 | 2011-12-22 | 一种集成式肖特基二极管及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103177958B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107170836A (zh) * | 2017-05-17 | 2017-09-15 | 扬州扬杰电子科技股份有限公司 | 元胞版图、元胞结构及碳化硅结势垒肖特基二极管的制作方法 |
| EP3821278B1 (en) | 2018-07-12 | 2023-10-11 | Shenzhen Xpectvision Technology Co., Ltd. | A radiation detector |
| CN113013259A (zh) * | 2021-02-26 | 2021-06-22 | 西安微电子技术研究所 | 一种低导通压降肖特基二极管结构及其制备方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1381881A (zh) * | 2001-04-18 | 2002-11-27 | 上海贝岭股份有限公司 | 双极型集成电路制造工艺 |
| CN1542946A (zh) * | 2003-04-30 | 2004-11-03 | 上海贝岭股份有限公司 | 一种半导体集成电路的制造方法及其产品 |
| CN101621080A (zh) * | 2008-10-14 | 2010-01-06 | 常州星海电子有限公司 | 一种高抗静电肖特基二极管 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100932137B1 (ko) * | 2007-06-08 | 2009-12-16 | 주식회사 동부하이텍 | 수평형 디모스 소자의 구조 및 그 제조방법 |
-
2011
- 2011-12-22 CN CN201110435984.2A patent/CN103177958B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1381881A (zh) * | 2001-04-18 | 2002-11-27 | 上海贝岭股份有限公司 | 双极型集成电路制造工艺 |
| CN1542946A (zh) * | 2003-04-30 | 2004-11-03 | 上海贝岭股份有限公司 | 一种半导体集成电路的制造方法及其产品 |
| CN101621080A (zh) * | 2008-10-14 | 2010-01-06 | 常州星海电子有限公司 | 一种高抗静电肖特基二极管 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN103177958A (zh) | 2013-06-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102903633A (zh) | 用于制备阳极短路的场阑绝缘栅双极晶体管的方法 | |
| TW201222649A (en) | HV Schottky diode with dual guard regions | |
| CN113571415B (zh) | Igbt器件及其制作方法 | |
| CN103177958B (zh) | 一种集成式肖特基二极管及其制造方法 | |
| CN106298774A (zh) | 一种mps二极管及其制造方法 | |
| CN104617148A (zh) | 隔离型nldmos器件及其制造方法 | |
| CN204348725U (zh) | 一种单通道低电容瞬态电压抑制器件 | |
| US11430780B2 (en) | TVS device and manufacturing method therefor | |
| CN204348721U (zh) | 一种多通道低电容瞬态电压抑制器件 | |
| CN103022155A (zh) | 一种沟槽mos结构肖特基二极管及其制备方法 | |
| CN107221558B (zh) | 一种soi层变掺杂的bcd器件及其制造方法 | |
| CN115732565A (zh) | 提高栅氧耐压性能的mos结构及其制造方法 | |
| CN111192871B (zh) | 用于静电防护的晶体管结构及其制造方法 | |
| CN103208511A (zh) | 一种超结肖特基半导体装置及其制备方法 | |
| CN106952906B (zh) | 一种多外延半导体器件及其制造方法 | |
| CN104183485B (zh) | 一种超级势垒整流器结构及其制作方法 | |
| CN103715129B (zh) | 注入隔离器件及其形成方法 | |
| US20180090562A1 (en) | Schottky barrier diode and method of manufacturing the same | |
| CN106158924A (zh) | 一种稳压二极管及其制作方法 | |
| CN103178121B (zh) | Pin二极管及其制造方法 | |
| CN105321998A (zh) | 半导体元件及其制作方法 | |
| CN103035748B (zh) | 锗硅BiCMOS工艺中的齐纳二极管及制造方法 | |
| CN116190420B (zh) | 一种快恢复二极管结构及其制备方法 | |
| CN113707711B (zh) | 一种包含融合电阻的结终端结构及其制造方法 | |
| CN111180421B (zh) | 用于静电防护的晶体管结构及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20220721 Address after: 518116 founder Microelectronics Industrial Park, No. 5, Baolong seventh Road, Baolong Industrial City, Longgang District, Shenzhen, Guangdong Province Patentee after: SHENZHEN FOUNDER MICROELECTRONICS Co.,Ltd. Address before: 100871, Beijing, Haidian District Cheng Fu Road 298, founder building, 9 floor Patentee before: PEKING UNIVERSITY FOUNDER GROUP Co.,Ltd. Patentee before: SHENZHEN FOUNDER MICROELECTRONICS Co.,Ltd. |