KR100440697B1 - 불휘발성 반도체 기억 장치 및 불휘발성 반도체 메모리패키지 - Google Patents

불휘발성 반도체 기억 장치 및 불휘발성 반도체 메모리패키지 Download PDF

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Abstract

비용증가를 억제할 수 있는 불휘발성 반도체 기억 장치를 제공한다. 복수의 불휘발성 반도체 메모리 셀로 구성되는 메모리 셀 어레이, 상기 메모리 셀 어레이에 접속되는 복수의 비트선, 상기 메모리 셀 어레이에 접속되는 복수의 워드선, 및 각각의 일단이 각각의 워드선에 접속되고 타단이 입력 단자에 접속되는 복수의 전송 게이트 트랜지스터가 포함되는 제1 반도체 기판을 갖는 패키지(5)와, 상기 입력 단자에 접속되는 출력 단자에 그 출력 신호가 출력되는 상기 워드선을 제어하기 위한 워드선 제어 회로가 포함되는 제2 반도체 기판을 갖는 패키지(4)를 구비한다.

Description

불휘발성 반도체 기억 장치 및 불휘발성 반도체 메모리 패키지{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE AND PACKAGE}
본 발명은 전기적으로 재기록 가능한 불휘발성 반도체 기억 장치 및 그 시스템에 관한 것으로, 특히 플래시 메모리(flash memory)에 관한 것이다.
종래의 플래시 메모리는 디지털 제어 인터페이스(digital control interface)를 갖는다. 디지털 제어 신호 단자(digital control signal terminal)외에 전원 단자나 기입·소거 전원 단자를 갖지만, 이들은 DC 입력으로, 플래시 메모리 내부에서 외부로부터의 디지털 제어 신호에 따라 제어되어, 적당한 파형으로정형되어 메모리 셀에 인가된다. 이 때문에, 플래시 메모리 내부에서는, 메모리 셀의 판독·기입·소거에 필요한 신호를 만들기 위해서 메모리 셀 이외에 주변 회로라고 불리는 많은 제어 회로를 갖는다.
또한, 플래시 메모리를 이용한 많은 탈착 가능한 기억 장치가 있다. 예를 들면 스마트 미디어(Smart Media), 컴팩트 플래시(Compact flash), 메모리스틱 (Memory Stick), SD 카드(SD Card) 등이다. 스마트 미디어의 인터페이스는 NAND 플래시 메모리(NAND flash memory) 인터페이스 그 자체이고, 그 밖의 장치는 자기 기억 장치의 인터페이스와 유사한 것이다. 어느 것이든, 자기 기억 장치와 같이 호스트측의 파일 관리(file management)하에서, 파일 데이터와 논리 어드레스를 받아들여 기억한다. 호스트측에는 파일 관리 시스템(file management system)이 필요하다.
플래시 메모리 내부의 메모리 셀의 판독·기입·소거에 필요한 신호를 만들기 위한 많은 주변 회로로 인해, 칩 사이즈가 커져, 비용증가를 초래하고 있다. 그러나, 외부로부터 직접 메모리 셀을 제어하려고 하는 경우에는, 외부 배선 부하의 증대 등 많은 문제가 있다.
본 발명의 제1 목적은, 비용증가를 억제할 수 있는 불휘발성 반도체 기억 장치 및 불휘발성 반도체 메모리 시스템을 제공하는 것이다.
또한, 종래의 플래시 메모리 기억 장치에서는, 호스트측의 파일 관리하에서 제어되기 때문에 성능이 떨어진다. 예를 들면, 호스트측의 파일 관리의 최소 단위보다, 플래시 메모리의 최소 재기입 단위가 크면, 하나의 파일 데이터를 재기입할 때, 플래시 메모리 내부에서는 재기입이 필요하지 않은 파일 데이터까지 연관시켜 재기입해야할 필요가 있다. 그러나, 파일 관리를 플래시 메모리 시스템(flash memory system)측에서 행한다고 하면, 인터페이스를 어떻게 할것인지에 대한 문제가 발생한다.
본 발명의 제2 목적은, 많은 컴퓨터 시스템과 친화성이 높은 인터페이스를 갖는 파일 관리 시스템을 구비한 불휘발성 반도체 기억 장치를 제공하는 것이다.
도 1은 본 발명의 제1 실시 형태의 불휘발성 반도체 기억 장치의 패키지 외관도.
도 2는 도 1에 도시된 패키지(1)의 내부를 나타내는 도면.
도 3은 도 1에 도시된 패키지(1) 내부의 칩 적층구조를 나타내는 도면.
도 4는 도 2와 도 3에 도시된 패키지(4)의 내부를 나타내는 도면.
도 5는 도 4에 도시된 단자(8)와 단자(3)의 접속 구성의 일례를 나타내는 도면.
도 6은 도 4에 도시된 단자(8)와 단자(7)의 접속 구성의 일례를 나타내는 도면.
도 7은 도 2와 도 3에 도시된 패키지(5)의 내부를 나타내는 도면.
도 8은 패키지(4) 내부의 반도체 기판(9) 상에 형성되는 회로를 나타내는 구성도.
도 9는 패키지(5) 내부의 반도체 기판(12) 상에 형성되는 회로를 나타내는 구성도.
도 10은 도 9에 도시된 메모리 셀 어레이(25)의 구성의 일례를 나타내는 도면.
도 11a는 메모리 셀 M의 비트선 BL에 따른 단면을 나타내는 단면도, 도 1lb는 메모리 셀 M의 워드선 WL에 따른 단면을 나타내는 단면도, 도 11c는 선택 게이트선 SG에 따른 단면을 나타내는 단면도.
도 12는 신호 변환 회로(31)의 구체적인 회로 구성의 일례를 나타내는 도면.
도 13은 신호 변환 회로(31)의 구체적인 회로 구성의 다른 예를 나타내는 도면.
도 14는 신호 변환 회로(31)의 구체적인 회로 구성의 다른 예를 나타내는 도면.
도 15는 신호 변환 회로(31)의 구체적인 회로 구성의 다른 예를 나타내는 도면.
도 16은 신호 변환 회로(31)의 구체적인 회로 구성의 다른 예를 나타내는 도면.
도 17은 블록 선택 회로(26)의 구체적인 회로 구성의 일례를 나타내는 도면.
도 18은 블록 선택 회로내의 시프트 레지스터 회로의 일부를 나타내는 도면.
도 19는 블록 선택 회로내의 시프트 레지스터 회로의 전체를 나타내는 도면.
도 20은 데이터 회로(27)의 일부인 시프트 레지스터 회로의 구성을 나타내는 도면.
도 21은 데이터 회로(27), 비트선 회로(28), 및 비트선 BL의 구성을 나타내는 도면.
도 22는 신호 변환 회로(31)의 다른 회로예를 나타내는 도면.
도 23은 소스선 회로(29) 및 웰 회로(30)의 구성의 일례를 나타내는 도면.
도 24는 본 발명의 제1 실시 형태의 불휘발성 반도체 기억 장치의 시스템을 나타내는 시스템도.
도 25는 본 발명의 제2 실시 형태의 불휘발성 반도체 기억 장치의 시스템을 나타내는 시스템도.
도 26은 패키지(1)에 밀봉된 도 25에 도시되는 불휘발성 반도체 기억 장치와 네트워크와의 관계를 나타내는 도면.
도 27은 패키지(1)에 밀봉된 도 25에 도시되는 불휘발성 반도체 기억 장치와 네트워크와의 다른 관계를 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 패키지
2, 3, 7, 8 : 단자
4, 5 : 패키지
6, 10, 11 : 배선
9, 12 : 반도체 기판
13 : 데이터 입출력 버퍼
14 : 제어 신호 입력 버퍼
15 : 스테이트·머신
16 : 어드레스 제어 회로
17 : 전압 발생 회로
18 : 칩 선택 회로
19 : 블록 선택 제어 회로
20 : 워드선 제어 회로
21 : 데이터 제어 회로
22 : 비트선 제어 회로
23 : 소스선 제어 회로
24 : 웰 제어 회로
25 : 메모리 셀 어레이
26 : 블록 선택 회로
27 : 데이터 회로
28 : 비트선 회로
29 : 소스선 회로
30 : 웰 회로
31 : 신호 변환 회로
32 : n형 웰
33 : p형 확산층
34 : p형 웰
35 : n형 확산층
36 : NAND 플래시 제어 엔진
37 : NAND 플래시·인터페이스
38 : 파일 관리 엔진
39 : 네트워크·인터페이스
40 : 휴대 음악 플레이어
41 : 소프트웨어 다운로드머신
42 : 네트워크
43 : 데이터 서버
44 : 전화기
45 : 전화 회선
46 : 데이터 서버
1OO : ROM
본원의 제1 발명에서는, 상기 제1 목적을 달성하기 위해서, 아래와 같은 구성을 채용한다.
즉, 본 발명의 불휘발성 반도체 기억 장치 및 시스템은, 복수의 불휘발성 반도체 메모리 셀로 구성되는 메모리 셀 어레이, 상기 메모리 셀 어레이에 접속되는 복수의 비트선, 상기 메모리 셀 어레이에 접속되는 복수의 워드선, 및 각각의 일단이 각각의 워드선에 접속되고 타단이 입력 단자에 접속되는 복수의 전송 게이트 트랜지스터가 형성되는 제1 반도체 기판과, 상기 입력 단자에 접속되는 출력 단자에 그 출력 신호가 출력되는 상기 워드선을 제어하기 위한 워드선 제어 회로가 형성되는 제2 반도체 기판을 구비한다.
또한, 본 발명의 바람직한 실시 형태로서, 다음을 들 수 있다.
(1) 상기 제1 반도체 기판과 상기 제2 반도체 기판이 적층된다.
(2) 적어도 두개 이상의 상기 제1 반도체 기판과 상기 제2 반도체 기판이 적층된다.
또한, 본 발명의 불휘발성 반도체 기억 장치 및 시스템은, 복수의 불휘발성 반도체 메모리 셀로 구성되는 메모리 셀 어레이, 상기 메모리 셀 어레이에 접속되는 복수의 비트선, 상기 메모리 셀 어레이에 접속되는 복수의 워드선, 및 각각의 일단이 각각의 워드선에 접속되고 타단이 입력 단자에 접속되는 복수의 전송 게이트 트랜지스터가 형성되는 제1 반도체 기판과, 그 출력 신호가 출력 단자에 접속되는 상기 워드선을 제어하기 위한 워드선 제어 회로가 형성되는 제2 반도체 기판을 구비하고, 상기 제1 반도체 기판은 제1 패키지에 밀봉되고, 상기 입력 단자는 상기 제1 패키지의 단자에 접속되고, 상기 제2 반도체 기판은 제2 패키지에 밀봉되고, 상기 출력 단자는 상기 제2 패키지의 단자에 접속되고, 상기 제1 패키지와 상기 제2 패키지가 적층되고, 상기 제1 패키지의 단자와 상기 제2 패키지의 단자가 적층 측면에 설치된 배선으로 상호 접속된다.
또한, 본 발명의 바람직한 실시 형태로서는 다음을 들 수 있다.
(1) 적어도 두개 이상의 상기 제1 패키지와 상기 제2 패키지가 적층된다.
(2) 적층된 상기 제1 패키지, 상기 제2 패키지, 및 상기 배선은, 또한 제3 패키지에 밀봉된다.
또한, 본 발명의 불휘발성 반도체 기억 장치 및 시스템은, 복수의 불휘발성 반도체 메모리 셀로 구성되는 메모리 셀 어레이, 상기 메모리 셀 어레이에 접속되는 복수의 비트선, 상기 메모리 셀 어레이에 접속되는 복수의 워드선, 및 각각의 일단이 각각의 워드선에 접속되고 타단이 입력 단자에 접속되는 복수의 전송 게이트 트랜지스터가 형성되는 제1 반도체 기판과, 그 출력 신호가 출력 단자에 접속되는 상기 워드선을 제어하기 위한 워드선 제어 회로와, 인터페이스 회로가 형성되는 제2 반도체 기판을 구비하고, 상기 제1 반도체 기판은 제1 패키지에 밀봉되고, 상기 입력 단자는 상기 제1 패키지의 단자에 접속되고, 상기 제2 반도체 기판은 제2 패키지에 밀봉되고, 상기 출력 단자는 상기 제2 패키지의 단자에 접속되고, 상기 제1 패키지와 상기 제2 패키지가 적층되고, 상기 제1 패키지의 단자와 상기 제2 패키지의 단자가 적층 측면에 설치된 배선으로 상호 접속되고, 상기 제2 패키지의 적층면의 이면에 상기 인터페이스 회로에 접속되는 인터페이스 단자가 설치된다.
또한, 본 발명의 바람직한 실시 형태로서 다음을 들 수 있다.
(1) 적어도 두개 이상의 상기 제1 패키지와 상기 제2 패키지가 적층된다.
(2) 적층된 상기 제1 패키지, 상기 제2 패키지, 및 상기 배선은, 또한 제3 패키지에 밀봉되고, 상기 제3 패키지에는 상기 인터페이스 단자로부터 인출된 인출 단자가 설치된다.
또한, 본 발명의 불휘발성 반도체 기억 장치 및 시스템은, 복수의 불휘발성 반도체 메모리 셀로 구성되는 메모리 셀 어레이, 상기 메모리 셀 어레이에 접속되는 복수의 비트선, 상기 복수의 비트선을 제어하기 위한 제1 시프트 레지스터, 상기 메모리 셀 어레이에 접속되는 복수의 워드선, 각각의 일단이 각각의 워드선에 접속되고 타단이 입력 단자에 접속되는 복수의 전송 게이트 트랜지스터, 및 상기 복수의 전송 게이트 트랜지스터의 게이트를 제어하기 위한 제2 시프트 레지스터가 형성되는 제1 반도체 기판과, 상기 입력 단자에 접속되는 출력 단자에 그 출력 신호가 출력되는 상기 워드선을 제어하기 위한 워드선 제어 회로가 형성되는 제2 반도체 기판을 구비한다.
또한, 본 발명의 바람직한 실시 형태로서 다음을 들 수 있다.
(1) 상기 제1 반도체 기판과 상기 제2 반도체 기판이 적층된다.
(2) 적어도 두개 이상의 상기 제1 반도체 기판과 상기 제2 반도체 기판이 적층된다.
(3) 또한, 상기 메모리 셀 어레이 중의 결함 셀의 어드레스를 기억하기 위한 기억 회로를 상기 제2 반도체 기판 상에 구비한다.
또한, 본원의 제2 발명에서는, 상기 제2 목적을 달성하기 위해서, 아래와 같은 구성을 채용한다.
즉, 본 발명의 불휘발성 반도체 기억 장치 및 시스템은, 패키지에 밀봉된, 네트워크 프로토콜에 대응하는 인터페이스 회로와, 불휘발성 반도체 메모리 셀 어레이와, 상기 불휘발성 반도체 메모리 셀 어레이를 제어하기 위한 제어 회로와, 데이터 파일과 상기 메모리 셀 어레이의 어드레스의 관계를 관리하는 파일 관리 엔진(file management engine)을 포함한다.
또한, 본 발명의 바람직한 실시 형태로서 다음을 들 수 있다.
(1) 상기 인터페이스 회로는 TCP/IP에 대응한다.
(2) 상기 인터페이스 회로는 ftp(file transfer protoco1) 접속이 가능하다.
(3) 상기 인터페이스 회로는 익명 ftp(anonymous ftp) 접속이 가능하다.
(4) 상기 인터페이스 회로는 PPP(Point to Point Protoco1) 접속이 가능하다.
<발명의 실시 형태>
이하, 본 발명의 실시 형태를 도면을 참조하여 설명한다. 설명을 할때, 전체 도면에 걸쳐, 공통되는 부분에는 공통되는 참조 부호를 부여한다.
(제1 실시 형태)
도 1은, 본 발명의 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 패키지 외관도이다.
도 1에 도시한 바와 같이, 패키지(1) 표면에 신호 단자(2)가 설치되어 있다.
도 2는, 도 1에 도시되는 패키지(1) 내부를 나타내는 도면이다.
도 2에 도시한 바와 같이, 패키지(1) 내부에는, 반도체 기판을 밀봉한 패키지(4)와, 8개의 패키지(5)가 있다. 패키지(4, 5-O, 5-1, …, 5-7)는 상호 적층되고, 적층 측면에는 각각의 패키지에 설치되는 단자를 상호 접속하기 위해서 배선(6)이 설치된다.
패키지(4) 적층면의 이면에는, 또 다른 단자(3)가 설치되고, 패키지(1)에 설치된 신호 단자(2)에 접속된다.
도 3은 도 1에 도시되는 패키지 내부의 칩 적층구조를 나타내는 도면이다.
도 3에 도시한 바와 같이, 패키지(4, 5-O, 5-1, ‥·, 5-7) 각각의 측면에는, 단자(7)가 설치되고, 각각의 단자(7)는 배선(6)으로 상호 접속된다.
도 4는, 도 2와 도 3에 도시되는 패키지(4)의 내부를 나타내는 도면이다.
도 4에 도시한 바와 같이, 패키지(4)의 내부에는, 반도체 기판(9)이 밀봉된다. 반도체 기판(9)의 표면에는 단자(8)가 설치되고, 단자(3)과 단자(7)에 접속된다.
도 5는, 도 4에 도시되는 단자(8)와 단자(3)의 접속 구성의 일례를 나타내는 도면이다.
도 5에 도시한 바와 같이, 반도체 기판(9)의 표면에 설치된 단자(8)는, 패키지(4) 적층면의 이면에 형성된 단자(3)와, 이 패키지(4)의 빈 구멍에 유입된 배선재(10)로 접속된다.
도 6은, 도 4에 도시되는 단자(8)와 단자(7)의 접속 구성의 일례를 나타내는 도면이다.
도 6에 도시한 바와 같이, 반도체 기판(9)의 표면에 설치된 단자(8)는, 패키지(4)의 측면에 형성된 단자(7)에, 본딩 와이어(bonding wire)(11)로 접속된다.
도 7은, 도 2 및 도 3에 도시되는 패키지(5)의 내부를 나타내는 도면이다.
도 7에 도시한 바와 같이, 패키지(5)의 내부에는, 반도체 기판(12)이 밀봉된다. 반도체 기판(12)의 표면에는 단자(8)가 설치되고, 단자(7)과, 도 6에 도시된 것과 같은 접속 구성으로 접속된다. 반도체 기판(12) 상에는, 차후에 설명하는 바와 같이 불휘발성 반도체 메모리 셀 어레이가 형성된다.
도 8은, 패키지(4) 내부의 반도체 기판(9) 상에 형성되는 회로를 나타내는 구성도이다.
도 8에 도시한 바와 같이, 단자(3)에 접속되는 단자(8)로서, 0P, RB, REn, CEn, Vcc, Vss, CLEn, ALEn, WEn, WPn, IO0∼I07 단자가 있다.
Vcc는 전원 단자이고, Vss는 접지 단자이다.
입출력 단자(I00∼I07)는, 데이터 입출력 버퍼(13)에 접속되어, 기입, 판독 데이터의 입출력과 커맨드 데이터(command data) 및 어드레스 데이터의 입력을 행하기위한 단자이다.
OP, RB, REn, CEn, CLEn, ALEn, WEn, WPn 단자는, 제어 입출력 버퍼(contro1 I/O buffer)(14)에 접속되고, 제어 신호(OP, RB, REn, CEn, CLEn, ALEn, WEn, WPn)를 입력하기 위한 단자이다.
단자(3)의 신호는, 예를 들면 NAND 플래시 메모리 TC58V32AFT(도시바 제품)등에 사용되는 단자와 같은 기능을 한다.
스테이트·머신(state machine)(15)은, 외부로부터 입력된 제어 신호, 커맨드, 어드레스에 따라, 패키지(5)를 제어하기 위한 기본적인 제어 신호를 발생하는 회로이다.
스테이트·머신(15)에 의해, 패키지(5) 내부의 메모리 셀 어레이를 액세스할 때의 어드레스를 관리하는 어드레스 제어 회로(16), 패키지(5) 내부의 메모리 셀 어레이의 데이터의 판독·기입·소거에 필요한 전압을 발생하는 전압 발생 회로(17), 패키지(5)를 선택하는 칩 선택 회로(18), 패키지(5) 내부의 메모리 셀 어레이의 메모리 블록을 선택하기 위한 블록 선택 제어 회로(19), 패키지(5) 내부의 메모리 셀 어레이에 접속되는 워드선을 제어하는 워드선 제어 회로(20), 패키지(5) 내부의 메모리 셀 어레이와의 데이터 입출력을 제어하는 데이터 제어 회로(21), 패키지(5) 내부의 메모리 셀 어레이에 접속되는 비트선을 제어하는 비트선제어 회로(22), 패키지(5) 내부의 메모리 셀 어레이에 접속되는 소스선을 제어하는 소스선 제어 회로(23), 및 패키지(5) 내부의 메모리 셀 어레이가 형성되는 반도체층(웰(well))을 제어하는 웰 제어 회로(well controller)(24)가 제어된다.
단자(7)에 접속되는 단자(8)로, SG1, CG0, CG1, CG2, CG3, SG2, SGB, Vcc, Vss, CE0, CE1, CE2, CE3, CE4, CE5, CE6, CE7, PGM, SEN, CK0, CK1, 0UT0, OUT1, IN0, INl, Well, Vpp, OSC, RB, RA, RB, RST, SRC, OD, EV, BS, PRE, VH 단자가 있다.
ROM(l00)은, 패키지(5) 내부의 메모리 셀 어레이의 결함 메모리 셀의 어드레스를 기억하고 있다. 어드레스 제어 회로(16)는 ROM 데이터를 참조하여, 결함 메모리 셀을 사용하지 않도록 한다.
도 9는, 패키지(5) 내부의 반도체 기판(12) 상에 형성되는 회로를 나타내는 구성도이다.
도 9에 도시한 바와 같이, 패키지(5) 내부의 반도체 기판(12) 상에는, 플래시 메모리가 형성된다. 그리고, 단자(7)에 접속되는 단자(8)로서, SG1, CG0, CG1, CG2, CG3, SG2, SGB, Vcc, Vss, CE0, CE1, CE2, CE3, CE4, CE5, CE6, CE7, PGM, SEN, CK0, CK1, OUT0, OUT1, IN0, IN1, Well, Vpp, OSC, RB, RA, RB, RST, SRC, OD, EV, BS, PRE, VH 단자가 있고, 같은 이름의 패키지(4)의 단자와 배선(6)을 통해 접속된다.
메모리 셀 어레이(25)는, 불휘발성 반도체 메모리 셀이 매트릭스 상에 배치되어 구성된다. 메모리 셀 어레이(25)의 메모리 블록을 선택하기 위한 블록 선택회로(26), 선택된 메모리 셀과의 데이터 입출력을 제어하는 데이터 회로(27), 메모리 셀 어레이(25)에 접속되는 비트선의 전압을 제어하는 비트선 회로(28), 메모리 셀 어레이(25)에 접속되는 소스선을 제어하는 소스선 회로(29), 메모리 셀 어레이(25)가 그 위에 형성되는 웰을 제어하는 웰 회로(30), 단자(8)의 신호와 내부 신호의 변환을 행하는 신호 변환 회로(31)가 설치된다.
도 10은, 도 9에 도시된 메모리 셀 어레이(25)의 구성의 일례를 나타내는 도면이다.
도 10에 도시한 바와 같이, 메모리 셀 어레이(25)는, 예를 들면 16의 메모리 블록 BLOCK0∼BLOCK15으로 분할되어 있다. 각각의 메모리 블록 BLOCKi (i= 0∼15)는, 4개의 워드선 WL0-i∼WL3-i과, 2개의 선택 게이트선 SGD-i, SGS-i을 구비한다.
4개의 메모리 셀 M과 두개의 선택 트랜지스터 S는, 상호 직렬로 접속되어 NAND 형의 메모리 셀 유닛을 구성한다. NAND 형 메모리 셀 유닛의 일단은 비트선 BLe0∼BLe7, BLo0∼BLo7에 접속되고, 타단은 공통으로 소스선 Source에 접속된다. 여기서는 설명의 편의를 위하여 메모리의 수를 적게 도시하였지만, 하나의 워드선에 4224개 이상의 메모리 셀(528 바이트 이상), 1 블록당 16개의 워드선, 및 메모리 셀 어레이를 512 블록 이상으로 구성하면, NAND 플래시 메모리 TC58V32AFT에 필적하는 메모리 셀 어레이가 된다.
도 1la, 도 1lb, 및 도 11c는 각각, 메모리 셀 M의 구조의 일례를 나타내는 도면이다. 도 11a는 메모리 셀 M의 비트선 BL에 따른 단면을 나타내고, 도 1lb는 메모리 셀 M의 워드선 WL에 따른 단면을 나타내며, 도 11c는 선택 게이트선 SG에따른 단면을 나타낸다.
도 1la에 도시한 바와 같이, p형 반도체 기판(12) 상에 n형 웰(32)이 형성되고, 내부에는 p형의 웰(34)이 형성된다. 반도체 기판(12)의 표면에는 n형 확산층(35)과 p형 확산층(33)이 형성된다. 반도체 기판(12)과 터널 산화막을 통해 부유 게이트(floating gate) FG, 그 위에 절연막을 통해 워드선 WL이 되는 제어 게이트가 적층된다. 비트선 BL은 제2 메탈재(metal member)로 만들 수 있고, V1 컨택트(V1 contact)를 통해 제1 메탈재 M0에 접속된다. 또한 CB 컨택트(CB contact)를 통해 비트선 BL은, NAND 메모리 유닛의 일단인 n형 확산층(35)에 접속된다.
또한, 도 1lb, 도 11c 단면에 도시된 바와 같이, 각 메모리 셀 M은, 소자 분리 STI(shallow trench isolation)에 의해 서로 워드선 WL에 따른 방향과 분리된다.
도 12 내지 도 16은 각각, 신호 변환 회로(31)의 구체적인 회로 구성의 일례를 나타내는 도면이다.
우선, 도 12에 도시된 바와 같이, 단자 CE0∼CE7 중에서, 하나로 부터의 신호가 인버터 I0에 입력되어 CEns로서 출력된다. CEns는, 또한 인버터 I1를 통해 CEs로서 출력된다. 또한, 도 12는, CEO를 중점으로 하여 도시된다. 패키지(5)는, 8개로, 각각의 패키지 내에서 상호 중복하지 않고 단자 CE0∼CE7 중 어느 하나로 부터의 신호가 인버터 I0로 입력되어, CEns로서 출력된다. 칩 선택 신호 CE0∼CE7에 의해서, 패키지(5-0) 내지 패키지(5-7) 중에서, 하나가 선택된다.
도 13에 도시되는 신호 CK0와 CK1는, 칩 선택 신호 CEs가 "H"일 때 유효로되어, CK0s, CK0sn, CK1s, CK1sn 으로 변환된다.
도 14에 도시된 바와 같이, 신호 RST, RA, RB, OSC, SEN, INO, IN1는, 칩 선택 신호 CEs가 "H"일 때 유효로 되어, RSTs, RAs, RBs, OSCs, SENs, IN0s, IN1s로 변환된다.
도 15에 도시되는 신호 0D, EV, PRE, PGM은, 칩 선택 신호 CEs가 "H"일 때 유효로 되어, 전압 진폭이 VH의 ODs, EVs, PREs, PGMs로 변환된다.
도 16에 도시되는 내부 신호 OUTOs와 OUT1s는, 칩 선택 신호 CEs가 "H"일 때 OUTO 단자와 OUT1 단자로부터 신호 OUTO와 OUT1로서 출력된다.
도 17은, 블록 선택 회로(26)의 구체적인 회로 구성의 일례를 나타내는 도면이다. 이 도 17에 나타나는 회로는, 각 블록마다 설치되어 있다.
도 17에 도시한 바와 같이, 블록 BLOCKi의 워드선 WL0-i∼WL3-i, 선택 게이트선 SGD-i 및 SGS-i는 각각 n 타입 MOS(NMOS) 트랜지스터 Qn17, Qn16, Qn15, Qn14, Qn12, Qn18를 통해, 단자 CG0, CG1, CG2, CG3, SG1, SG2와 연결된다.
또한, 선택 게이트선 SGD-i 및 SGS-i는 각각, Qn13과 Qn19를 통해, 단자 SGB와 연결된다. 선택된 블록에서는, 노드 TransferG가 Vpp 정도의 전압으로 되어, 워드선과 선택 게이트선이 패키지(4)로부터의 신호 CG0, CG1, CG2, CG3, SG1, SG2에 의해 제어된다. 선택되지 않은 블록에서는, 노드 TransferG가 접지되어, 워드선은 부유(floating) 상태로 되어, 선택 게이트선은 SGB에 의해 제어된다.
블록의 선택은 신호 RA-j와 RB-k에 의해 이루어진다. RA-j와 RB-k가 모두 "H"일 때, 그 블록은 선택된다. 신호 OSCs는 패키지(4)에 의해 발생한 발신 신호0SC와 동기하여, NMOS 트랜지스터 Qn8, Qn9, Qn10와 공핍 타입(depletion type) NMOS 트랜지스터 Qd0로 구성되는 펌프 회로를 구동한다. 이에 따라, Vpp가 노드 TransferG로 전송된다. 각 블록과 신호 RA-j/RB-k의 대응 관계를 표1에 나타낸다.
블록 BLOCKi이 선택되었을 때의 각 전압을 표2에 나타낸다.
표 2에, 기입·판독으로서, 워드선 WLl-i가 선택되는 예가 나타난다.
전원 전압 Vcc은 전형적으로 3V, 소거 전압 Vera은 전형적으로 20V, 기입 전압 Vpgm은 전형적으로 18V, 기입 보조 전압 Vpass은 전형적으로 10V, 판독 보조 전압 Vread은 전형적으로 3.5V 이다. 판독 전압 Vcgr은 전형적으로 0V, 검증 전압(verify voltage) VcgV은 전형적으로 0.5V 이다. 값의 다양화도 판독 전압과검증 전압을 복수로 함으로써 용이하게 가능하다.
도 18은, 블록 선택 회로 내의 시프트 레지스터 회로의 일부를 나타내는 도면으로, 특히 신호 RA-i, RB-k를 발생하는 시프트 레지스터 회로의 일부를 나타낸 것이다.
도 18에 도시한 바와 같이, 리세트 신호 RSTs가 "H"가 되면, 시프트 레지스터 SR-add는 리세트된다. 클럭 신호 CK0s가 "H"일 때, 입력 신호 IN를 입력받아, CK0s가 로우상태 "L"에서 그 입력 신호를 래치한다.
도 19는, 블록 선택 회로 내의 시프트 레지스터 회로의 전체를 나타내는 도면으로, 특히 신호 RA-i, RB-k를 발생하는 시프트 레지스터 회로의 전체를 나타낸 것이다.
도 19에 도시된 회로는, 도 17에 도시된 회로에 인접하여 설치되고, 도 17과 같이 블록 선택 회로(26)를 구성한다.
도 19에 도시된 회로에 의해, 클럭 신호 CKOs에 동기시켜 어드레스 데이터 신호 RAs와 RBs를 입력함으로써, 원하는 신호 RA-i, RB-k를 발생시킬 수 있다. 이에 따라, 임의의 블록을 선택할 수 있다.
도 20은, 데이터 회로(27)의 일부인 시프트 레지스터 회로의 구성을 나타내는 도면이다.
도 20에 도시한 바와 같이, 리세트 신호 RSTs가 "H"로 되면, 시프트 레지스터 SR-data는 리세트된다. 클럭 신호 CKls가 "H"일 때, 입력 신호 IN을 입력받아, CKls는 "L"에서, 그 입력 신호를 래치한다. 노드 PBL은 비트선 BL에 접속된다.기입 신호 PGMs가 "H"일 때, 인버터 I23과 I24로 구성되는 래치 회로와 비트선이 관련되어, 기입이 가능하게 된다. 판독·기입 검증 시에 비트선에 나타나는 메모리 셀 데이터를 나타내는 전압은, 감지 신호 SENs가 "H"로 감지되어, 인버터 I23과 I24로 구성되는 래치 회로에 래치된다.
도 21은, 데이터 회로(27), 비트선 회로(28), 및 비트선 BL의 구성을 나타내는 도면이다.
도 21에 나타내는 회로에서는, 클럭 신호 CK1s에 동기시켜 기입 데이터 신호 IN0s와 IN1s를 입력함으로써, 원하는 기입 데이터를 세트할 수 있다. 또한, 클럭 신호 CK1s에 동기시켜 판독 데이터 신호 OUT0s와 OUT1s를 출력할 수 있다.
비트선 선택 신호 EVs와 ODs으로 2개의 비트선 BLe와 BLo 중 어느쪽인지를 선택한다. EVs가 "H"이고 ODs가 "L"이면 BLe가, EVs가 "L"이고 ODs가 "H"이면 BLo가 선택된다. 선택되지 않은 비트선은, 비트선 회로(28)에 의해 프리차지 신호 PREs가 "H"일 때 BS 단자에 접속된다.
또한, 비트선 회로(28)를 사용하여, 선택하는 비트선의 전위를 사전에 설정할 수 있다. EVs가 "H"이고 ODs가 "L"이면 BLo를, EVs가 "L"이고 ODs가 "H"이면 BLe를, 프리차지 신호 PREs를 "H"로 하여 BS에 접속하고, 그 후 EVs와 ODs를 함께 "L"로 하면 선택하는 비트선은 BS와 동 전위로 프리차지된다. 이 후, 워드선에 전위를 제공하는 것으로 메모리 셀의 데이터를 읽을 수 있다.
블록 BLOCKi가 선택되었을 때의 각 전압은 상기 표 2에 나타난다. 이 표 2에는, 상술한 대로, 기입·판독으로서 워드선 WL1-i가 선택되어 있는 예가 나타난다.
도 22는, 신호 변환 회로(31)의 다른 회로예를 나타내는 도면이다.
도 22에 도시한 바와 같이, 단자(8)에는, 다이오드 D0와 저항 R0로 구성되는 입력 보호를 넣은 것이 보다 바람직하다. 여기서는, 칩 선택 신호 CEO의 예를 나타내고 있다.
도 23은, 소스선 회로(29) 및 웰 회로(30)의 구성의 일례를 나타내는 도면이다.
도 23에 도시된 예에서는, 소스선 회로(29)와 웰 회로(30)는, 일부 회로를 상호 공유하고 있다.
도 23에 도시한 바와 같이, 신호 0SCs는, 패키지(4)에 의해 발생한 발신 신호 0SC와 동기하여, NMOS 트랜지스터 Qn30, Qn31, Qn32와 공핍 타입 NMOS 트랜지스터 Qd1로 구성되는 펌프 회로를 구동한다. 칩 선택 신호 CEsn가 L이 되는 것에 의해, 단자 Well와 메모리 셀이 형성되는 p형의 웰(34)이 연결된다. 또한, 단자 SRC와 메모리 셀 어레이의 소스선 Source이 연결된다.
블록 BLOCKi가 선택되었을 때의 각 전압은 상기 표 2에 나타난다. 이 표 2에는, 상술한 대로, 기입·판독으로서 워드선 WL1-i이 선택되어 있는 예가 나타난다.
즉, 본 발명의 불휘발성 반도체 기억 장치 및 시스템은, 복수의 불휘발성 반도체 메모리 셀(M)로 구성되는 메모리 셀 어레이(25), 상기 메모리 셀 어레이에 접속되는 복수의 비트선(BL), 상기 메모리 셀 어레이에 접속되는 복수의 워드선(WL),및 각각의 일단이 각각의 워드선에 접속되고 타단이 입력 단자(8)에 접속되는 복수의 전송 게이트 트랜지스터(Qn14∼17)가 형성되는 제1 반도체 기판(12)과, 상기 입력 단자에 접속되는 출력 단자(8)에 그 출력 신호가 출력되는 상기 워드선을 제어하기 위한 워드선 제어 회로(20)가 형성되는 제2 반도체 기판(9)을 구비한다.
또한, 본 발명의 바람직한 실시 형태로서 다음을 들 수 있다.
(1) 상기 제1 반도체 기판과 상기 제2 반도체 기판이 적층된다.
(2) 적어도 두개 이상의 상기 제1 반도체 기판과 상기 제2 반도체 기판이 적층된다.
또한, 본 발명의 불휘발성 반도체 기억 장치 및 시스템은, 복수의 불휘발성 반도체 메모리 셀(M)로 구성되는 메모리 셀 어레이(25), 상기 메모리 셀 어레이에 접속되는 복수의 비트선(BL), 상기 메모리 셀 어레이에 접속되는 복수의 워드선(WL), 및 각각의 일단이 각각의 워드선에 접속되고 타단이 입력 단자(8)에 접속되는 복수의 전송 게이트 트랜지스터(Qn14∼17)가 형성되는 제1 반도체 기판(12)과, 그 출력 신호가 출력 단자(8)에 접속되는 상기 워드선을 제어하기 위한 워드선 제어 회로(20)가 형성되는 제2 반도체 기판(12)을 구비하며, 상기 제1 반도체 기판은 제1 패키지(5)에 밀봉되고, 상기 입력 단자는 상기 제1 패키지의 단자(7)에 접속되고, 상기 제2 반도체 기판은 제2 패키지(4)에 밀봉되고, 상기 출력 단자는 상기 제2 패키지의 단자(7)에 접속되고, 상기 제1 패키지와 상기 제2 패키지가 적층되고, 상기 제1 패키지의 단자와 상기 제2 패키지의 단자가 적층 측면에 설치된 배선(6)으로 상호 접속된다.
또한, 본 발명의 바람직한 실시 형태로는 다음을 들 수 있다.
(1) 적어도 두개 이상의 상기 제1 패키지와 상기 제2 패키지가 적층된다.
(2) 적층된 상기 제1 패키지 및 상기 제2 패키지 및 상기 배선은, 또한 제3 패키지(1)에 밀봉된다.
또한, 본 발명의 불휘발성 반도체 기억 장치 및 시스템은, 복수의 불휘발성 반도체 메모리 셀(M)로 구성되는 메모리 셀 어레이(25), 상기 메모리 셀 어레이에 접속되는 복수의 비트선(BL), 상기 메모리 셀 어레이에 접속되는 복수의 워드선(WL), 및 각각의 일단이 각각의 워드선에 접속되고 타단이 입력 단자(8)에 접속되는 복수의 전송 게이트 트랜지스터(Qn14∼17)가 형성되는 제1 반도체 기판(12)과, 그 출력 신호가 출력 단자(8)에 접속되는 상기 워드선을 제어하기 위한 워드선 제어 회로(20)와, 인터페이스 회로(37)가 형성되는 제2 반도체 기판(12)을 구비하고, 상기 제1 반도체 기판은 제1 패키지(5)에 밀봉되고, 상기 입력 단자는 상기 제1 패키지의 단자(7)에 접속되고, 상기 제2 반도체 기판은 제2 패키지(4)에 밀봉되고, 상기 출력 단자는 상기 제2 패키지의 단자(7)에 접속되고, 상기 제1 패키지와 상기 제2 패키지가 적층되고, 상기 제1 패키지의 단자와 상기 제2 패키지의 단자가 적층 측면에 설치된 배선(6)으로 상호 접속되고, 상기 제2 패키지의 적층면의 이면에 상기 인터페이스 회로에 접속되는 인터페이스 단자(3)가 설치된다.
또한, 본 발명의 바람직한 실시 형태로는 다음을 들 수 있다.
(1) 적어도 두개 이상의 상기 제1 패키지와 상기 제2 패키지가 적층된다.
(2) 적층된 상기 제1 패키지, 상기 제2 패키지, 및 상기 배선은, 또한 제3패키지(1)에 밀봉되고, 상기 제3 패키지에는 상기 인터페이스 단자로부터 인출된 인출 단자(2)가 설치된다.
또한, 본 발명의 불휘발성 반도체 기억 장치 및 시스템은, 복수의 불휘발성 반도체 메모리 셀(M)로 구성되는 메모리 셀 어레이(25), 상기 메모리 셀 어레이에 접속되는 복수의 비트선(BL), 상기 복수의 비트선을 제어하기 위한 제1 시프트 레지스터(SR_data)와, 상기 메모리 셀 어레이에 접속되는 복수의 워드선(WL), 각각의 일단이 각각의 워드선에 접속되고 타단이 입력 단자(8)에 접속되는 복수의 전송 게이트 트랜지스터(Qn14∼17), 및 상기 복수의 전송 게이트 트랜지스터의 게이트를 제어하기 위한 제2 시프트 레지스터(SR_add)가 형성되는 제1 반도체 기판(12)과, 상기 입력 단자에 접속되는 출력 단자(8)에 그 출력 신호가 출력되는 상기 워드선을 제어하기 위한 워드선 제어 회로(20)가 형성되는 제2 반도체 기판(9)을 구비한다.
또한, 본 발명의 바람직한 실시 형태로는 다음을 들 수 있다.
(1) 상기 제1 반도체 기판과 상기 제2 반도체 기판이 적층된다.
(2) 적어도 두개 이상의 상기 제1 반도체 기판과 상기 제2 반도체 기판이 적층된다.
(3) 또한 상기 메모리 셀 어레이 중의 결함 셀의 어드레스를 기억하기 위한 기억 회로(ROM)를 상기 제2 반도체 기판 상에 구비한다.
이상과 같이 함으로써, 복수의 플래시 메모리 칩(flash memory chip)으로부터 많은 제어 회로를 삭감하고, 그 제어 회로를 복수의 플래시 메모리칩으로 공유함으로써, 저가의 플래시 메모리 시스템을 제공할 수 있다. 도 2에 도시된 바와 같이 패키징(packaging) 혹은 배선함으로써, 하나의 플래시 메모리 디바이스(flash memory device)로 사용할 수 있다.
도 24는, 본 발명의 제1 실시 형태의 불휘발성 반도체 기억 장치 시스템을 나타내는 시스템도이다.
도 24에 도시한 바와 같이, 하나의 패키지(4)가 배선(6)을 통해 복수의 NAND 플래시 메모리(5)를 제어한다. 이와 같이 제어 회로를 공유함으로써, 개개의 NAND 플래시 메모리(5)로부터 제어 회로를 삭제할 수가 있어, 결과적으로 작은 칩 사이즈의 NAND 플래시 메모리(5)를 만들 수 있다. 따라서, 전체적으로 저가의 플래시 메모리 시스템이 얻어지는 것이다.
패키지(4)의 내부는, 크게 두개의 부분으로 나눌 수 있다. NAND 플래시·인터페이스(37)는, 도 8에 나타나는 데이터 입출력 버퍼(13)와 제어 신호 버퍼(14)와 스테이트·머신(15)을 통합한 것이다. 도 8에 나타나는 나머지 부분이 NAND 플래시 제어 엔진(NAND flash control engine)(36)이다.
패키지(4)는, 단자(3)를 통해 컴퓨터 등의 파일 관리 시스템을 기초로 제어된다.
(제2 실시 형태)
도 25는, 본 발명의 제2 실시 형태에 관한 불휘발성 반도체 기억 장치 시스템을 나타내는 시스템도이다.
도 25에 도시한 바와 같이, 패키지(4)의 내부에, 데이터 파일과 메모리 셀어레이(25)의 어드레스의 관계를 관리하고 파일 관리를 행하는 파일 관리 엔진(38)과, 외부와의 인터페이스로서 네트워크 프로토콜에 대응한 네트워크·인터페이스(39)를 구비하고 있다. 패키지(4)는 단자(3)를 통해, 직접 인터넷 등의 네트워크에 연결되는 것이 가능하게 된다.
예를 들면 네트워크·인터페이스(39)는 인터넷으로 주류의 TCP/IP에 대응하고 있다. 또한, ftp 접속 역시 가능하다. 이에 따라, 본 발명의 불휘발성 반도체 기억 장치는, FTP 사이트로서 네트워크에 연결된다.
익명 ftp(anonymous ftp) 접속이 가능하게 되면 보다 간단하게 네트워크에 접속할 수 있다. PPP 접속이 가능하게 하여, 본 발명의 불휘발성 반도체 기억 장치를 전화 회선을 통해 네트워크에 연결하는 것도 편리하다.
도 26은, 패키지(1)에 밀봉된 도 25에 도시되는 불휘발성 반도체 기억 장치와 네트워크와의 관계를 나타내는 도면이다.
도 26에 도시한 바와 같이, 데이터 서버(43-0∼43-4)와 소프트웨어 다운로드머신(software download machine)(41)은, TCP/IP 프로토콜 네트워크(42)를 통해 연결되어 있다. 소프트웨어 다운로드머신(41)에 삽입된 패키지(1)로, 필요한 소프트웨어(예를 들면 음악 소스(music source))를, FTP를 사용하여 네트워크(42)를 통해 가지고 온다. 소프트웨어 다운로드머신(41)으로부터 패키지(1)를 꺼내어, 휴대용 음악 플레이어(portable music player)(40)등으로 음악 등을 즐기는 것이 용이하게 된다.
도 27은, 패키지(1)에 밀봉된 도 25에 나타나는 불휘발성 반도체 기억 장치와 네트워크와의 다른 관계를 나타내는 도면이다.
도 27에 도시한 바와 같이, TCP/IP 프로토콜에 대응한 데이터 서버(46)와 전화기(44)는 전화 회선(45)을 통해 연결되어 있다. 전화기(44)에 삽입된 패키지(1)로, 필요한 소프트웨어(예를 들면 음악 소스)를, PPP를 사용하여 데이터 서버(46)로부터 가지고 온다. 전화기로부터 패키지(1)를 꺼내어, 휴대 음악 플레이어(40)등으로 음악 등을 즐기는 것이 용이하게 된다.
또한, 패키지(1)에 전원 유닛(power unit)(전지등)과 입력 디바이스를 부가함으로써, 단체(單體)를 네트워크에 접속하는 것도 가능하다.
즉, 본 발명에 있어서의 불휘발성 반도체 기억 장치 및 시스템은, 패키지(1)에 밀봉된, 네트워크 프로토콜에 대응한 인터페이스 회로(39)와, 불휘발성 반도체 메모리 셀 어레이(25)와, 상기 불휘발성 반도체 메모리 셀 어레이를 제어하기 위한 제어 회로(36)와, 데이터 파일과 상기 메모리 셀 어레이의 어드레스의 관계를 관리하는 파일 관리 엔진(38)을 구비한다.
또한, 본 발명의 바람직한 실시 형태로서 다음을 들 수 있다.
(1) 상기 인터페이스 회로는 TCP/IP에 대응하고 있다.
(2) 상기 인터페이스 회로는 ftp 접속이 가능하다.
(3) 상기 인터페이스 회로는 익명 ftp 접속이 가능하다.
(4) 상기 인터페이스 회로는 PPP 접속이 가능하다.
이상과 같이 함으로써, 많은 컴퓨터 시스템과 친화성이 높은 인터페이스를 갖는 파일 관리 시스템을 구비한 플래시 메모리 시스템을 제공할 수 있다.
이상으로, 본 발명을 제1, 제2 실시 형태에 의해 설명하였지만, 본 발명은, 이들 실시 형태 각각에 한정되는 것이 아니고, 그 실시에 있어서는, 발명의 요지를 일탈하지 않은 범위에서 다양하게 변형할 수 있다.
또한, 상기 각 실시 형태는, 단독, 또는 적절하게 조합하여 실시하는 것도 물론 가능하다.
더욱이, 상기 각 실시 형태에는 여러가지 단계의 발명이 포함되어 있고, 각 실시 형태에서 개시한 복수의 구성 요건이 적절한 조합에 의해 여러가지 단계의 발명을 추출하는 것도 가능하다.
이상에서 설명한 바와 같이, 본 발명에 따르면 복수의 플래시 메모리칩으로부터 많은 제어 회로가 삭감되어, 그 제어 회로를 복수의 플래시 메모리칩으로 공유함으로써, 저가의 플래시 메모리 시스템을 제공할 수 있다. 그리고, 예를 들면 도 2에 도시된 바와 같이 패키징 혹은 배선함으로써, 하나의 플래시 메모리 디바이스로서도 사용할 수 있다.
또한, 네트워크·프로토콜에 대응하는 인터페이스가 포함될 수 있게 됨으로써, 많은 컴퓨터 시스템과 친화성이 높은 인터페이스를 갖는 파일 관리 시스템을 구비한 플래시 메모리 시스템을 제공할 수 있다.

Claims (14)

  1. 복수의 불휘발성 반도체 메모리 셀을 포함하는 메모리 셀 어레이를 갖는 메모리 장치;
    상기 메모리 장치를 제어하도록 구성된 제어부;
    네트워크에 접속가능한 네트워크 인터페이스 - 상기 네트워크 인터페이스는 상기 네트워크로부터 접속해제된 장비에도 접속됨 - ;
    상기 네트워크로부터 주어진 데이터 파일과 상기 메모리 셀 어레이의 어드레스 간의 관계를 관리하도록 구성되고 상기 네트워크 인터페이스에 접속된 파일 관리부; 및
    상기 네트워크로부터 주어진 신호를 상기 제어부에서 사용가능한 신호로 변환하도록 구성되고 상기 파일 관리부에 접속된 메모리 인터페이스
    를 포함하는 불휘발성 반도체 메모리 패키지.
  2. 제1항에 있어서,
    상기 네트워크 인터페이스는 전송 제어 프로토콜 및 인터넷 프로토콜(transmission control protocol and an internet protocol)에 대응하는 패키지.
  3. 제2항에 있어서,
    상기 네트워크 인터페이스는 파일 전송 프로토콜(file transfer protocol)을 이용하여 상기 네트워크에 접속이 가능한 패키지.
  4. 제2항에 있어서,
    상기 네트워크 인터페이스는 익명 파일 전송 프로토콜(anonymous file transfer protocol)를 이용하여 네트워크에 접속이 가능한 패키지.
  5. 제2항에 있어서,
    상기 네트워크 인터페이스는 포인트-투-포인트 프로토콜(Point-to-Point Protocol)를 이용하여 상기 네트워크에 접속이 가능한 패키지.
  6. 복수의 불휘발성 반도체 메모리 셀을 포함하는 메모리 셀 어레이가 제공되는 제1 반도체 기판; 및
    상기 메모리를 제어하도록 구성된 제어부, 네트워크에 접속가능한 네트워크 인터페이스, 상기 네트워크로부터 주어진 데이터 파일과 상기 메모리 셀 어레이의 어드레스 간의 관계를 관리하도록 구성되고 상기 네트워크 인터페이스에 접속된 파일 관리부, 및 상기 네트워크로부터 주어진 신호를 상기 제어부에서 사용가능한 신호로 변환하도록 구성되고 상기 파일 관리부에 접속된 메모리 인터페이스가 제공되는 제2 반도체 기판
    을 포함하는 불휘발성 반도체 기억 장치.
  7. 제6항에 있어서,
    상기 제2 반도체 기판은 상기 제1 반도체 기판 상에 적층되는 장치.
  8. 제6항에 있어서,
    복수의 제1 반도체 기판을 더 포함하고, 상기 제2 반도체 기판은 상기 복수의 제1 반도체 기판 중 적어도 하나에 적층되는 장치.
  9. 제6항에 있어서,
    상기 제1 반도체 기판을 밀봉하는 제1 패키지 - 상기 제1 패키지는 상기 메모리 셀 어레이에 전기적으로 접속된 복수의 제1 단자를 포함하고, 상기 제1 단자들은 상기 제1 패키지의 측면 상에 제공됨 - ;
    상기 제2 반도체 기판을 밀봉하는 제2 패키지 - 상기 제2 패키지는 상기 메모리 인터페이스에 전기적으로 접속된 복수의 제2 단자, 및 상기 네트워크 인터페이스에 전기적으로 접속된 복수의 제3 단자를 포함하고, 상기 제2 단자들은 상기 제2 패키지의 측면 상에 제공되고, 상기 제3 단자들은 상기 제1 패키지와의 적층면의 반대쪽의 상기 제2 패키지면 상에 제공됨 - ; 및
    상기 제1 패키지의 상기 제1 단자들과 상기 제2 패키지의 상기 제2 단자들을 전기적으로 접속하는 복수의 배선 - 상기 배선들은 상기 제1 패키지와 상기 제2 패키지의 상기 측면들 상에 제공됨 -
    을 더 포함하는 장치.
  10. 제9항에 있어서,
    상기 제2 패키지는 상기 제1 패키지의 상기 측면과 다른 면 상에 적층되는 장치.
  11. 제9항에 있어서,
    복수의 제1 패키지를 더 포함하고, 상기 제2 패키지는 상기 제1 패키지들 중 적어도 하나의 상기 측면과 다른 면 상에 적층되는 장치.
  12. 제9항에 있어서,
    상기 제1 패키지, 상기 제2 패키지 및 상기 배선들을 밀봉하는 제3 패키지를 더 포함하고, 상기 제3 패키지는 상기 제2 패키지의 상기 제3 단자들에 전기적으로 접속된 복수의 제4 단자를 포함하는 장치.
  13. 제11항에 있어서,
    상기 제1 패키지, 상기 제2 패키지 및 상기 배선들을 밀봉하는 제3 패키지를 더 포함하고, 상기 제3 패키지는 상기 제2 패키지의 상기 제3 단자들에 전기적으로 접속된 복수의 제4 단자를 포함하는 장치.
  14. 제1항에 있어서,
    상기 패키지는 상기 장비의 저장 장치로서 작동하는 패키지.
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