CN102163457B - 非易失性存储器件、其编程方法以及包括其的存储系统 - Google Patents

Abstract

提供了非易失性存储器件、其编程方法以及包括其的存储系统。所述非易失性存储器件包括衬底以及在与衬底相交的方向上堆叠的多个存储单元。所述编程方法向被选位线施加第一电压，向未选位线施加第二电压，向被选串选择线施加第三电压，向未选串选择线施加第四电压，并且向多个字线施加编程操作电压，其中，所述第一到第三电压是正电压。

Description

非易失性存储器件、其编程方法以及包括其的存储系统

技术领域

本公开内容涉及半导体存储器，更具体地，涉及三维(3D)非易失性存储器件、其编程方法以及包括该非易失性存储器件的存储系统。

背景技术

半导体存储器件是利用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)和磷化铟(InP)的半导体材料实现的存储器件。半导体存储器件大致分为易失性存储器件和非易失性存储器件。

易失性存储器件是其中存储的数据在电源切断时被擦除的存储器件。作为易失性存储器件，有静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)和同步动态随机存取存储器(SDRAM)。易失性存储器件是即使电源切断也保持存储的数据的存储器件。作为非易失性存储器件，有只读存储器(ROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、闪速存储器件、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)、电阻性随机存取存储器(RRAM)和铁电随机存取存储器(FRAM)。闪速存储器件大致分类为NOR(或非)型和NAND(与非)型。

发明内容

本公开内容提供可靠性提高的非易失性存储器件、其编程方法以及包括该非易失性存储器件的存储系统。

本发明构思的实施例提供一种非易失性存储器件的编程方法，该非易失性存储器件包括衬底以及在与衬底交叉的方向上堆叠的多个存储单元，所述方法包括：向被选位线施加第一电压；向未选位线施加第二电压；向被选串选择线施加第三电压；向未选串选择线施加第四电压；以及向多个字线施加编程操作电压，其中，所述第一到第三电压是正电压。

在一些实施例中，所述第一电压可以具有比所述第二电压低的电平，所述第三电压可以具有比所述第四电压低的电平，并且所述第四电压可以具有比所述第一电压低的电平。

在其他实施例中，所述第二电压可以是电源电压。

在其他实施例中，所述被选位线可以对应于将被编程的存储单元。

在其他实施例中，所述未选位线可以对应于禁止编程的存储单元。

在其他实施例中，多个存储单元的组可以分别构成(configure)NAND串，并且施加编程操作电压可以包括向共用被选位线的多个NAND串以及共用未选位线的多个NAND串施加编程操作电压。

在其他实施例中，所述第三电压可以是电源电压。

在其他实施例中，所述多个字线中连接到设置在距衬底相同高度的存储单元的部分线可以共同连接，并且所述编程操作电压可以施加到所述共同连接的部分线。

在其他实施例中，所述第四电压可以是正电压。

在其他实施例中，所述第四电压可以具有比所述第三电压低的电平。

在其他实施例中，所述第一电压可以具有比所述第二电压低的电平。

在其他实施例中，所述第一电压可以具有与所述第四电压的电平相同的电平。

在其他实施例中，所述编程方法还可以包括向未选串选择线施加第四电压，以及向未选串选择线施加地电压。

在其他实施例中，所述地电压可以被施加到未选串选择线，并且所述编程操作电压可以被施加到所述字线。

在其他实施例中，所述第四电压可以具有与所述第三电压的电平相同的电平。

在其他实施例中，所述编程方法还可以包括，当所述第四电压被施加到所述未选串选择线时，向所述被选位线施加具有低于所述第一电压的电平的第五电压。

在其他实施例中，所述第五电压可以具有正电平。

在其他实施例中，所述第一正电压可以具有与所述第二正电压的电平相同的电平。

在其他实施例中，所述第一正电压可以具有比所述第三正电压的电平低的电平。

在其他实施例中，在施加编程操作电压的同时，被选存储单元的沟道电压可以被形成为正电压。

在本发明构思的其他实施例中，一种非易失性存储器件包括：存储单元阵列，其包括衬底和在与衬底交叉的方向上堆叠的多个存储单元；以及读写电路，其通过位线连接到存储单元阵列，其中，在编程操作中，所述读写电路向与将被编程的存储单元对应的位线施加正电压。

在一些实施例中，在编程操作中，所述读写电路可以向对应于禁止编程的存储单元的位线施加第二正电压。

在其他实施例中，所述正电压可以具有比所述第二正电压低的电平。

在其他实施例中，所述多个存储单元的组可以分别构成NAND串，所述位线可以分别连接到所述NAND串中的至少两个NAND串，并且所述非易失性存储器件还可以包括译码器，其在编程操作中向连接到至少两个NAND串的字线传送编程操作电压。

在其他实施例中，所述编程操作电压可以包括传送到被选字线的编程电压，以及传送到未选字线的通过电压。

在其他实施例中，所述NAND串中的每一个可以在与衬底交叉的方向上扩展，并且连接到所述位线当中的相应位线。

在其他实施例中，所述读写电路可以包括分别对应于所述位线的多个页缓冲区，其中，所述页缓冲区中的每一个可以包括：锁存器(latch)，用于在编程操作中接收和存储写入数据；偏置电路，用于当存储在所述锁存器中的写入数据是程序数据时，为相应的位线建立正电压。

在其他实施例中，所述偏置电路可以包括第一晶体管和第二晶体管，其中：所述第一晶体管的栅极节点可以连接到所述锁存器，所述第一晶体管的第一节点可以接收参考电压，所述第一晶体管的第二节点可以连接到所述第二晶体管的栅极节点，所述第二晶体管的第一节点可以接收电源电压，并且所述第二晶体管的第二节点可以连接到相应的位线。

在其他实施例中，所述偏置电路还可以包括第三晶体管，其连接在所述第二晶体管的第二节点与所述相应的位线之间，其中，所述第三晶体管可以响应于编程操作信号电连接所述第二晶体管的第二节点和所述相应的位线。

在其他实施例中，所述非易失性存储器件还可以包括译码器，其通过字线和选择线连接到所述存储单元阵列，其中，在编程操作中，所述读写电路可以向被选位线施加第一正电压，并向未选位线施加第二正电压，并且在编程操作中，所述译码器可以向所述选择线当中的被选选择线施加第三正电压，向未选选择线施加第四正电压，并向所述字线施加编程操作电压。

在其他实施例中，所述译码器可以在编程操作中向所述未选选择线施加第四正电压，并向所述未选选择线施加地电压。

在本发明构思的其他实施例中，一种存储系统包括：非易失性存储器件；以及控制器，其控制该非易失性存储器件，其中，所述非易失性存储器件包括：存储单元阵列，其包括衬底和在与衬底交叉的方向上堆叠的多个存储单元；以及读写电路，其通过位线连接到存储单元阵列，其中，在编程操作中，所述读写电路向对应于将被编程的存储单元的位线施加正电压。

在一些实施例中，所述控制器和所述非易失性存储器件可以构成半导体驱动器(固态驱动器(SSD))。

在其他实施例中，所述控制器和所述非易失性存储器件可以构成存储卡。

附图说明

包括附图是为了提供对本发明构思更进一步的理解，并且附图并入本说明书构成本说明书的一部分。附图示出了本发明构思的示范性实施例，并且与说明书一起用来解释本发明构思的原理。附图中：

图1是示出根据发明构思的实施例的非易失性存储器件的框图；

图2是示出图1的存储单元阵列110的框图。

图3是示出根据发明构思的实施例的图2的存储块中的任何一个的透视图；

图4是沿图3的I-I′线截取的横截面图；

图5是示出图4的晶体管结构的横截面图；

图6是示出以下将参照图3到图5描述的存储块的等效电路的电路图；

图7和图8是示出根据发明构思的实施例的图6的存储块的编程电压条件的表；

图9是示出图1的非易失性存储器件的编程方法的流程图；

图10是示出基于图9的编程方法的电压变换(shift)的时序图；

图11和12是示出基于图10的电压变换的编程电压条件的表；

图13是示出根据本发明构思的另一实施例的、图1的非易失性存储器件100的编程方法的流程图；

图14是示出基于图13的编程方法的电压变换的时序图；

图15和图16是示出基于图14的电压变换的编程电压条件的表；

图17是示出根据本发明构思的另一实施例的基于图13的编程方法的电压变换的时序图；

图18和图19是示出基于图17的电压变换的编程电压条件的表；

图20是示出图1的读写电路的框图；

图21是示出根据发明构思的实施例的、图20的页缓冲区之一的电路图；

图22是示出根据本发明构思的另一实施例的、图20的页缓冲区之一的电路图；

图23是示出根据本发明构思的另一实施例的、图20的页缓冲区之一的电路图；

图24是示出根据本发明构思的另一实施例的、图20的页缓冲区之一的电路图；

图25是示出根据发明构思的实施例的、以下将参照图3到图5描述的存储块的等效电路的第一应用示例的电路图；

图26是示出根据本发明构思的另一实施例的、以下将参照图3到图5描述的存储块的等效电路的第二应用示例的电路图；

图27是示出根据本发明构思的另一实施例的、以下将参照图3到图5描述的存储块的等效电路的第三应用示例的电路图；

图28是示出根据本发明构思的另一实施例的、以下将参照图3到图5描述的存储块的等效电路的第四应用示例的电路图；

图29是示出根据本发明构思的另一实施例的、以下将参照图3到图5描述的存储块的等效电路的第五应用示例的电路图；

图30是示出根据本发明构思的另一实施例的、以下将参照图3到图5描述的存储块的等效电路的第六应用示例的电路图；

图31是示出根据本发明构思的另一实施例的、以下将参照图3到图5描述的存储块的等效电路的第七应用示例的电路图；

图32是示出根据本发明构思的另一实施例的图3的存储块的透视图；

图33是示出根据本发明构思的另一实施例的、图2的存储块的透视图；

图34是沿图33的存储块的II-II′线截取的横截面图；

图35是示出根据本发明构思的另一实施例的、图2的存储块的透视图；

图36是沿图35的存储块的III-III′线截取的横截面图；

图37是示出根据本发明构思的另一实施例的、图2的存储块的透视图；

图38是沿图37的存储块的IV-IV′线截取的横截面图；

图39是根据发明构思的实施例的、包括图1的非易失性存储器件的存储系统的框图；

图40是示出图39的存储系统的应用示例的框图；以及

图41是示出下面将参照图40描述的包括存储系统的计算系统的框图。

具体实施方式

下面将参照附图更详细地描述本发明构思的示范性实施例。但是，本发明构思可以以不同的形式实现，并且不应理解为局限于此处阐述的实施例。相反地，提供这些实施例是为了使本公开更加全面和完整，并且充分地向本领域技术人员传达本发明构思的范围。相同的参考数字自始至终指代相同的元件。类似的参考数字自始至终指代类似的元件。

图1是示出根据发明构思的实施例的非易失性存储器件100的框图。

参照图1，根据发明构思的实施例的非易失性存储器件100包括存储单元阵列110、地址译码器120、读写电路130、数据输入/输出(I/O)电路140以及控制逻辑150。

存储单元阵列110通过字线WL连接到地址译码器120，并且通过位线BL连接到读写电路140。存储单元阵列110包括多个存储单元。例如，存储单元阵列110由多个存储单元构成，并且所述多个存储单元可以在每个单元中存储一个或多个比特。

地址译码器120通过字线WL连接到存储单元阵列110。地址译码器120根据控制逻辑150的控制而操作。地址译码器120从外部接收地址ADDR。

地址译码器120译码所接收的地址ADDR中的行地址以选择与所述字线WL相对应的字线。并且，所述地址译码器120译码所接收的地址ADDR中的列地址，并将译码的列地址传送到读写电路130。例如，地址译码器120包括诸如行译码器、列译码器和地址缓冲器的元件。

读写电路130通过位线BL连接到存储单元阵列110，并且通过数据线DL连接到数据输入/输出电路140。读写电路130从地址译码器120接收译码的列地址。读写电路130利用译码的列地址选择位线BL。

例如，读写电路130从数据输入/输出电路140接收数据，并且将接收的数据写入存储单元阵列110。读写电路130从存储单元阵列110读取数据，并将读取的数据输出到数据输入/输出电路140。读写电路130从存储单元阵列110的第一存储区读取数据，并且将读取的数据写入存储单元阵列110的第二存储区。例如，读写电路130执行回写操作。

例如，读写电路130包括诸如页缓冲区(或页寄存器)和列选择电路的元件。再例如，读写电路130包括诸如感测放大器、写驱动器和列选择电路的元件。

数据输入/输出电路140通过数据线DL连接到读写电路130。数据输入/输出电路140根据控制逻辑150的控制而操作。数据输入/输出电路140与外部交换数据DATA。数据输入/输出电路140通过数据线DL将从外部接收的数据DATA传送到读写电路130。数据输入/输出电路140将通过数据线DL从读写电路130传送的数据DATA传送到外部。例如，数据输入/输出电路140包括诸如数据缓冲区的元件。

控制逻辑150连接到地址译码器120、读写电路130和数据输入/输出电路140。控制逻辑150控制非易失性存储器件100(例如，闪速存储器件)的总体操作。控制逻辑150响应于来自外部的控制信号CTRL而操作。

图2是示出图1的存储单元阵列110的框图。

参照图2，存储单元阵列110包括多个存储块BLK1到BLKh。每个存储块BLK具有三维(3D)结构(或垂直结构)。每个存储块BLK包括沿第一方向到第三方向扩展的结构。例如，每个存储块BLK包括在第二方向上扩展的多个NAND串NS。例如，在第一到第三方向上提供多个NAND串NS。

每个NAND串NS连接到位线BL、串选择线SSL、地选择线GSL、字线WL和共源线CSL。也就是说，每个存储块连接到多个位线BL、多个串选择线SSL、多个地选择线GSL、多个字线WL和共源线CSL。下面将参照图3更详细地描述存储块BLK1到BLKh。

图3是示出根据发明构思的实施例的图2中的存储块BLK1到BLKh中的存储块BLKi的透视图。图4是沿图3的I-I′线截取的横截面图。

参照图3和图4，存储块BLKi包括在第一方向到第三方向上扩展的结构。

首先，提供衬底111。举例来说，衬底111可以是第一类型的阱。例如，衬底111可以是通过注入诸如硼(B)的V族元素形成的P阱。举例来说，衬底111可以是向N阱提供的袋型P阱。在下文中，假定衬底111是P阱。然而，衬底111不局限于此。

在衬底111上提供在第一方向上扩展的多个掺杂区311到314。例如，多个掺杂区311到314具有不同于衬底111的第二类型。例如，掺杂区311到314可以具有N型。在下文中，假定第一到第四掺杂区311到314具有N型。然而，第一到第四掺杂区311到314不局限于此。

在第一掺杂区311和第二掺杂区312之间的、衬底111上的区域中，在第二方向上顺序地提供在第一方向上扩展的多个绝缘材料112。例如，提供在第二方向上间隔预定距离的多个绝缘材料112。例如，可以提供在第二方向上间隔预定距离的绝缘材料112。举例来说，绝缘材料112可以包括诸如硅氧化物的绝缘材料。

在第一掺杂区311与第二掺杂区312之间的、衬底111上的区域中，提供在第一方向上顺序地设置、并且在第二方向上穿过绝缘材料112的多个柱113。举例来说，多个柱113中的每一个通过绝缘材料112与衬底111接触。

举例来说，每个柱113可以由多种材料形成。例如，每个柱113的表层114可以包括具有第一类型的硅材料。例如，每个柱113的表层114可以包括具有与所述衬底111相同类型的硅材料。在下文中，假定每个柱113的表层114包括P型硅。然而，每个柱113的表层114不局限于此。

每个柱113的内层115由绝缘材料形成。例如，每个柱113的内层115可以包括诸如硅氧化物的绝缘材料。举例来说，每个柱113的内层115可以包括空气隙(air gap)。

在第一掺杂区311与第二掺杂区312之间的区域中，沿着衬底111的暴露表面、绝缘材料112和柱113提供绝缘层116。例如，可以去除向在第二方向上提供的最后的绝缘材料112的第二方向的暴露表面提供的绝缘层116。

例如，绝缘层116的厚度可以小于绝缘材料112之间的距离的一半。也就是说，在向绝缘材料112当中的第一绝缘材料的底面提供的绝缘层116、与向在该第一绝缘材料的较低部分中的第二绝缘材料的顶面提供的绝缘层116之间，提供可以设置除绝缘材料112和绝缘层116之外的任何材料的区域。

在第一掺杂区311和第二掺杂区312之间的区域中，在绝缘层116的暴露表面上提供导电材料211到291。例如，在邻近衬底111的绝缘材料112与衬底111之间提供在第一方向上扩展的导电材料211。更具体地说，在邻近衬底111的绝缘材料112的底面的绝缘层116与衬底111之间，提供在第一方向上扩展的导电材料211。

在绝缘材料112当中的特定绝缘材料的顶面的绝缘层116、与设置在该特定绝缘材料的较低部分的绝缘材料的底面的绝缘层116之间，提供在第一方向上扩展的第一导电材料。举例来说，在绝缘材料112之间提供在第一方向上扩展的第一导电材料221到281。举例来说，第一导电材料211到291可以是金属材料。举例来说，第一导电材料211到291可以是诸如多晶硅的导电材料。

在第二掺杂区312与第三掺杂区313之间提供与第一掺杂区311和第二掺杂区312上的结构相同的结构。举例来说，在第二掺杂区312与第三掺杂区313之间，提供在第一方向上扩展的绝缘材料112、在第一方向上顺序地设置的并且在第三方向上穿过绝缘材料112的柱113、提供到绝缘材料112和柱113的暴露表面的绝缘层116、以及在第一方向上扩展的第一导电材料212到292。

在第三掺杂区313与第四掺杂区314之间提供与第一掺杂区311和第二掺杂区312上的结构相同的结构。举例来说，在第三掺杂区313与第四掺杂区314之间，提供在第一方向上扩展的绝缘材料112、在第一方向上顺序地设置的并且在第三方向上穿过绝缘材料112的柱113、提供到绝缘材料112和柱113的暴露表面的绝缘层116、以及在第一方向上扩展的第一导电材料213到293。

在下文中，限定第一导电材料211到291、212到292以及213到293的高度。第一导电材料211到291、212到292和213到293被限定为从衬底111起顺序地具有第一到第九高度。也就是说，邻近衬底111的第一导电材料211到213具有第一高度。邻近第二导电材料331到333的第一导电材料291到293具有第九高度。当第一导电材料与衬底111之间的距离增加时，第一导电材料的高度也随之增加。

分别向柱113上提供漏极320。举例来说，漏极320可以是以第二类型掺杂的硅材料。例如，漏极320可以是以N型掺杂的硅材料。在下文中，假定漏极320包括N型硅。然而，漏极320不局限于此。举例来说，漏极320中的每一个的宽度可以大于相应的柱113的宽度。例如，每个漏极320可以以扁块(pat)的形状提供到相应柱113的顶面。

向漏极320上提供在第三方向上扩展的第二导电材料331到333。在第一方向上顺序地设置第二导电材料331到333。第二导电材料331到333分别连接到相应区域的漏极320。举例来说，漏极320和在第三方向上扩展的导电材料可以通过接触插塞连接。举例来说，第二导电材料331到333可以是金属材料。举例来说，第二导电材料331到333可以是诸如多晶硅的导电材料。

在图3和图4中，每个柱113与邻近绝缘层116的区域以及导线211到291、212到292和213到293中的相邻区一起形成串。例如，每个柱113与邻近绝缘层116的区域以及导线211到291、212到292和213到293中的相邻区一起形成NAND串NS。NAND串NS包括多个晶体管结构TS。晶体管结构TS将在下面参照图5更详细地描述。

图5是示出图4的晶体管结构TS的横截面图。

参照图3到图5，绝缘层116包括第一到第三子绝缘层117到119。柱113的包括P型硅的表层用作主体。邻近柱113的第一子绝缘层117用作隧道绝缘层。例如，邻近柱113的第一子绝缘层117可以包括热氧化物层。

第二子绝缘层118用作电荷存储层。例如，第二子绝缘层118用作电荷俘获层。例如，第二子绝缘层118可以包括氮化物层或金属氧化物层(例如，铝氧化物层或铪氧化物层)。

邻近第一导电材料233的第三子绝缘层119用作阻挡绝缘层。举例来说，邻近在第一方向上扩展的导电材料233的第三子绝缘层119可以被形成为单层或多层。第三子绝缘层119可以是介电常数高于第一子绝缘层117和第二子绝缘层118的高电介质层(high dielectric layer)(例如，铝氧化物层或铪氧化物层)。

第一导电材料233用作栅极(或控制栅极)。也就是说，用作栅极(或控制栅极)的第一导电材料233、用作阻挡绝缘层的第三子绝缘层119、用作电荷存储层的第二子绝缘层118、用作隧道绝缘层的第一子绝缘层117、以及包括P型硅并且用作主体的表层114形成晶体管(或存储单元晶体管结构)。举例来说，第一到第三子绝缘层117到119可以形成氧化物-氮化物-氧化物(ONO)。在下文中，柱113的包括P型硅的表层114被称为第二方向主体。

存储块BLKi包括多个柱113。也就是说，存储块BLKi包括多个NAND串NS。更详细地，存储块BLKi包括在第二方向(或垂直于衬底的方向)上扩展的多个NAND串NS。每个NAND串NS包括在第二方向上设置的多个晶体管结构TS。每个NAND串NS的晶体管结构TS中的至少一个用作串选择晶体管SST。每个NAND串NS的晶体管结构TS中的至少一个用作地选择晶体管GST。

栅极(或控制栅极)对应于在第一方向上扩展的第一导电材料211到291、212到292和213到293。也就是说，栅极(或控制栅极)在第一方向上扩展，并且形成字线和至少两个选择线(例如，至少一个串选择线SSL和至少一个地选择线GSL)。在第三方向上扩展的第二导电材料331到333连接到每个NAND串NS的一端。举例来说，在第三方向上扩展的第二导电材料331到333用作位线BL。也就是说，在一个存储块BLKi中，多个NAND串连接到一个位线BL。

向每个NAND串的另一端提供在第一方向上扩展的第二类型掺杂区311到314。在第一方向上扩展的第二类型掺杂区311到314用作共源线CSL。

综上所述，存储块BLKi包括在垂直于衬底111的方向(即，第二方向)上扩展的多个NAND串，并且当多个NAND串NS连接到一个位线BL时存储块BLKi用作NAND闪速存储块(例如，电荷俘获类型)。

在图3到图5中，上面已经描述了第一导线211到291、212到292和213到293被提供到九层。然而，第一导线211到291、212到292以及213到293不局限于此。例如，第一导线可以被提供到形成存储单元的至少八层以及形成选择晶体管的至少两层。第一导线可以被提供到形成存储单元的至少十六层以及形成选择晶体管的至少两层。并且，第一导线可以被提供到形成存储单元的多层以及形成选择晶体管的至少两层。例如，第一导线可以被提供到形成伪存储单元的层。

在图3到图5中，已经在上面描述了三个NAND串NS连接到一个位线BL，但是本发明构思的实施例不局限于此。举例来说，在存储块BLKi中，m个NAND串NS可以连接到一个位线BL。在这种情况下，在第一方向上扩展的导电材料211到291、212到292和213到293的数目以及用作共源线CSL的掺杂区311到314的数目也可以被控制为与连接到一个位线BL的NAND串NS的数目成比例。

在图3到图5中，已经在上面描述了三个NAND串NS连接到在第一方向上扩展的一个第一导电材料，但是本发明构思的实施例不局限于此。例如，n个NAND串NS可以连接到一个第一导电材料。在这种情况下，位线331到333的数目可以被控制为与连接到一个第一导电材料的NAND串NS的数目成比例。

例如，随着越靠近衬底111，柱113基于第一方向和第三方向的横截面积可能减小。例如，由于处理特性或错误，柱113基于第一方向和第三方向的横截面积可能有所变化。

举例来说，柱113是通过向通过蚀刻形成的洞内提供诸如硅材料和绝缘材料的材料而形成的。随着刻蚀深度增加，通过蚀刻形成的洞基于第一方向和第三方向的横截面积可能减小。也就是说，随着越靠近衬底111，柱113基于第一方向和第三方向的横截面积可能减小。

图6是示出已参照图3到图5描述的存储块BLKi的等效电路的电路图。

参照图6，在第一位线BL1与共源线CSL之间提供NAND串NS11、NS21和NS31。在第二位线BL2与共源线CSL之间提供NAND串NS12、NS22和NS32。在第三位线BL3与共源线CSL之间提供NAND串NS13、NS23和NS33。第一到第三位线BL1到BL3对应于在第三方向上扩展的第二导电材料331到333。

每个NAND串NS的串选择晶体管SST连接到相应的位线BL。每个NAND串NS的地选择晶体管GST连接到共源线CSL。在每个NAND串NS的串选择晶体管SST和共源线CSL之间提供存储单元MC。

在下文中，以行和列为基础定义NAND串NS。共同连接到一个位线的NAND串NS形成一列。例如，连接到第一位线BL1的NAND串NS11到NS31可以对应于第一列。连接到第二位线BL2的NAND串NS12到NS32可以对应于第二列。连接到第三位线BL3的NAND串NS13到NS33可以对应于第三列。连接到一个串选择线SSL的NAND串形成一行。例如，连接到第一串选择线SSL1的NAND串NS11到NS31可以形成第一行。连接到第二串选择线SSL2的NAND串NS21到NS23可以形成第二行。连接到第三串选择线SSL3的NAND串NS31到NS33可以形成第三行。

在每个NAND串NS中限定高度。举例来说，在每个NAND串NS中，地选择晶体管GST的高度被限定为1。邻近地选择晶体管GST的存储单元MC1的高度被限定为2。串选择晶体管SST的高度被限定为9。邻近串选择晶体管SST的存储单元MC7的高度被限定为8。当存储单元MC与地选择晶体管GST之间的距离增加时，存储单元MC的高度也随之增加。也就是说，第一到第七存储单元MC1到MC7分别被限定为具有第二到第八高度。

同一行的NAND串NS共用地选择线GSL。不同行的NAND串NS共用地选择线GSL。具有第一高度的第一导线211到213连接从而形成地选择线GSL。

在同一行的NAND串NS中具有相同高度的存储单元MC共用字线WL。具有相同高度并对应于不同行的NAND串NS的字线WL公共连接。也就是说，具有相同高度的存储单元共用字线WL。

具有第二高度的第一导线221到223公共连接，从而形成第一字线WL1。具有第三高度的第一导线231到233公共连接，从而形成第二字线WL2。具有第四高度的第一导线241到243公共连接，从而形成第三字线WL3。具有第五高度的第一导线251到253公共连接，从而形成第四字线WL4。具有第六高度的第一导线261到263公共连接，从而形成第五字线WL5。具有第七高度的第一导线271到273公共连接，从而形成第六字线WL6。具有第八高度的第一导线281到283公共连接，从而形成第七字线WL7。

同一行的NAND串NS共用串选择线SSL。不同行的NAND串NS分别连接到串选择线SSL1到SSL3。第一到第三串选择线SSL1到SSL3分别对应于具有第九高度的第一导线291到293。

在下文中，第一串选择晶体管SST1被定义为连接到第一串选择线SSL1的串选择晶体管SST。第二串选择晶体管SST2被定义为连接到第二串选择线SSL2的串选择晶体管SST。第三串选择晶体管SST3被定义为连接到第三串选择线SSL3的串选择晶体管SST。

共源线CSL公共地连接到NAND串NS。例如，在衬底111上的有源区中，第一到第四掺杂区311到314可以连接从而形成共源线CSL。

如图6所示，具有相同深度的字线WL公共连接。因此，当选择了特定字线WL时，连接到该特定字线WL的所有NAND串NS都被选择。不同行的NAND串NS连接到不同串选择线SSL。因此，通过选择和不选择串选择线SSL1到SSL3，可以将连接到相同字线WL的NAND串NS当中的未选行的NAND串NS从相应的位线分离，并且未选行的NAND串可以连接相应的位线。

也就是说，通过选择和不选择串选择线SSL1到SSL3，可以选择NAND串NS的行。此外，通过选择位线BL1到BL3，可以以列为单位选择被选行的NAND串NS。

举例来说，在编程和读操作中可以选择串选择线SSL1和SSL2之一。也就是说，以NAND串NS11到NS13、NS21到NS23和NS31到NS33的行为单位执行编程操作和读操作。

举例来说，在编程操作和读操作中，可以向被选行的被选字线施加选择电压，并且可以向未选字线施加未选择电压。例如，选择电压可以是编程电压Vpgm或读取电压Vr。举例来说，未选择电压可以是通过电压Vpass或未选择读取电压Vread。也就是说，可以以被选择的NAND串NS11到NS13、NS21到NS23和NS31到NS33的行的字线为单位执行编程操作和读操作。

举例来说，可以将第一电压施加到与将被编程的存储单元相对应的位线。此外，可以将第二电压施加到与将被禁止编程的存储单元相对应的位线。在下文中，与将被编程的存储单元相对应的位线被称作被选位线。与将被禁止编程的存储单元相对应的位线被称作未选位线。

在下文中，假定在编程操作中选择NAND串NS11到NS13、NS21到NS23和NS31到NS33的第一行。此外，假定第二位线BL2被选择。并且，假定第一到第三位线BL1到BL3被选择。

图7和图8是示出根据本发明构思的实施例的图6的存储块的编程电压条件的表。举例来说，在图7中列出了第一行的NAND串NS11到NS13的电压条件。在图8中列出了第二行的NAND串NS21到NS23的电压条件。例如，第三行的NAND串NS31到NS33的电压条件与第二行的NAND串NS21到NS23的电压条件相同。因此，第三行的NAND串NS31到NS33的电压条件将省略。

参照图6和图7，向被选位线BL2施加地电压Vss，并且向未选位线BL1和BL3施加电源电压Vcc。

向被选行的串选择线SSL1施加串选择线电压VSSL。例如，串选择线电压VSSL可以具有高于NAND串NS11到NS13的串选择晶体管SST的阈值电压的电平。

向字线WL1到WL7施加编程电压Vpgm和通过电压Vpass。例如，向被选字线施加通过电压Vpass，之后施加编程电压Vpgm。向未选字线施加通过电压Vpass。举例来说，编程电压Vpgm和通过电压Vpass构成向字线WL1到WL7施加的编程操作电压。

向地选择线GSL施加地电压Vss。由于地电压Vss被施加到地选择线GSL，因此NAND串NS11到NS13的存储单元MC1到MC7与共源线CSL电断开。

当向字线WL1到WL7施加通过电压Vpass时，在NAND串NS11到NS13的存储单元MC1到MC7中形成沟道。NAND串NS11到NS13的串选择晶体管SST导通，因而根据在位线BL1到BL3中建立的电压，建立NAND串NS11到NS13的存储单元MC1到MC7的沟道。例如，可以向NAND串NS12的存储单元MC1到MC7的沟道施加地电压Vss。可以分别向NAND串NS11和NS13的存储单元MC1到MC7的沟道提供电源电压Vcc。举例来说，可以将NAND串NS11和NS13的存储单元MC1到MC7的沟道电压建立为比电源电压Vcc低串选择晶体管SST的阈值电压Vth的电压。

在下文中，连接到被选位线(例如，BL2)的被选行的NAND串(例如，NS12)的存储单元MC1到MC7的沟道被称为被选沟道。连接到未选位线(例如，BL1和BL3)的被选行的NAND串(例如，NS11和NS13)的存储单元MC1到MC7的沟道被称为第一未选沟道。

举例来说，在编程操作中，可以将通过电压Vpass施加到字线WL1到WL7。通过电压Vpass可以是高电压。当通过电压Vpass被施加到字线WL1到WL7时，被选沟道的电压被保持为地电压。

当通过电压Vpass被施加到字线WL1到WL7时，第一未选沟道的电压由于通过电压Vpass、通过耦合而增大。例如，第一未选沟道的电压从自未选位线BL1和BL3传送的电压增大。当第一未选沟道的电压达到特定电平(例如，串选择线电压VSSL与串选择晶体管SST的阈值电压之间的差)时，与第一未选沟道相对应的串选择晶体管SST被截止。也就是说，第一未选沟道被浮置。随后，第一未选沟道的电压由于通过电压Vpass、通过耦合进一步增大。

通过电压Vpass被施加到字线WL1到WL7，之后编程电压Vpgm被施加到被选字线。举例来说，编程电压Vpgm可以是高电压。编程电压Vpgm可以具有比通过电压Vpass高的电平。

当编程电压Vpgm被施加到被选字线时，被选沟道的电压保持在地电压Vss。也就是说，编程电压Vpgm被施加到被选存储单元的控制栅极，并且地电压Vss被施加到被选存储单元的沟道。由于编程电压Vpgm与地电压Vss之间的电压差，在被选存储单元中产生Fowler-Nordheim(F-N)隧道。由于F-N隧道，被选存储单元被编程。

当编程电压Vpgm被施加到被选字线时，第一未选沟道的电压由于编程电压Vpgm、通过耦合增大。例如，第一未选沟道的电压可以达到第一升压(boosting)电压Vboost1。编程电压Vpgm与第一升压电压Vboost1之间的差不会导致F-N隧道。也就是说，在被选行中，与未选位线BL1和BL3相对应的存储单元被禁止编程。

参照图6到图8，未选行的NAND串NS21到NS23与被选行的NAND串NS11到NS13共用位线BL1到BL3。因此，提供到未选行的NAND串NS21到NS23的位线电压与提供到被选行的NAND串NS11到NS13的位线电压相同。

地电压Vss被施加到被选行的串选择线SSL2。未选行的NAND串NS21到NS23与被选行的NAND串NS11到NS13共用字线WL1到WL7。因此，未选行的字线WL1到WL7的电压与被选行的字线WL1到WL7的电压相同。

未选行的NAND串NS21到NS23与被选行的NAND串NS11到NS13共用地选择线GSL。因此，未选行的地选择线GSL的电压与被选行的地选择线GSL的电压相同。

由于地电压Vss被施加到未选行的串选择线SSL，因此未选行的NAND串NS21到NS23与位线BL1到BL3电断开。地电压Vss被施加到未选行的地选择线GSL，因此未选行的NAND串NS21到NS23与共源线CSL电断开。也就是说，未选行的NAND串NS21到NS23的存储单元MC1到MC7被浮置。

在编程操作中，通过电压Vpass被施加到字线WL1到WL7。当通过电压Vpass被施加到字线WL1到WL7时，在未选行的NAND串NS21到NS23中分别形成沟道(以下称为第二未选沟道)。未选行的NAND串NS21到NS23的存储单元MC1到MC7已经被浮置，因而第二未选沟道也处于浮置状态。因此，第二未选沟道的电压由于通过电压Vpass、通过耦合增大。

通过电压Vpass被施加到被选字线，之后编程电压Vpgm被施加到被选字线。第二未选沟道的电压由于通过电压Vpass、通过耦合增大。例如，第二未选沟道的电压增加到第二升压电压Vboost2。编程电压Vpgm与第二升压电压Vboost2之间的差不会导致F-N隧道。因此，在未选行的NAND串NS21到NS23中禁止编程。

编程电压Vpgm和通过电压Vpass是高电压。因此，由于编程电压Vpgm和通过电压Vpass、通过耦合产生的第二升压电压Vboost2是高电压。在未选行的NAND串NS21到NS23中，在串选择晶体管SST的两端中形成由第二升压电压Vboost2产生的电场。

当在每个NAND串的串选择晶体管SST的两端中形成的电场的大小增加时，通过串选择晶体管SST从NAND串的沟道向位线发生泄漏的概率也随之增加。当通过串选择晶体管SST从NAND串的沟道向位线发生泄漏时，NAND串的沟道电压降低。当NAND串的沟道电压降低时，禁止编程的NAND串的存储单元可能被软编程。也就是说，当在每个NAND串的串选择晶体管SST的两端中形成的电场的大小增加时，编程干扰的可能性增加。

举例来说，电源电压Vcc被施加到第一位线BL1。连接到第一位线BL1的NAND串NS21的沟道电压是第二升压电压Vboost2。因此，在NAND串NS21的串选择晶体管SST的两端中形成与第二升压电压Vboost2和电源电压Vcc之间的差相对应的电场。同样地，在NAND串NS23的串选择晶体管SST的两端中形成与第二升压电压Vboost2和电源电压Vcc之间的差相对应的电场。

向第二位线BL2施加地电压Vss。连接到第二位线BL2的NAND串NS22的沟道电压是第二升压电压Vboost2。因此，在NAND串NS22的串选择晶体管SST的两端中形成与第二升压电压Vboost2和地电压Vss之间的差相对应的电场。在下文中，在每个NAND串的串选择晶体管SST的两端中形成的电场被称为串电场。

也就是说，连接到被选位线(例如，BL2)的未选行的NAND串(例如，NS22)的串电场大于连接到未选位线(例如，BL1或BL3)的未选行的NAND串(例如，NS21或NS23)的串电场。因此，在连接到被选位线BL2的未选行的NAND串NS22中可能产生编程干扰的概率高于在连接到未选位线BL1或BL3的未选行的NAND串NS21或NS23中可能产生编程干扰的概率。

为了避免这些局限性，根据发明构思的实施例的非易失性存储器件向被选位线施加第一正电压，并且向未选位线施加第二正电压。

图9是示出图1的非易失性存储器件100的编程方法的流程图。

参照图1和图9，在操作S110，第一正电压被施加到被选位线。例如，第一位线电压VBL1可以被施加到被选位线。举例来说，该第一位线电压VBL1可以具有比电源电压Vcc低的电平。例如，读写电路130可以在被选位线中设置第一位线电压VBL1。

在操作S120，第二正电压被施加到未选位线。例如，第二位线电压VBL2可以被施加到未选位线。举例来说，第二位线电压VBL2可以是电源电压Vcc。例如，读写电路130可以在被选位线中设置第二位线电压VBL2。

在操作S130中，编程操作电压被施加到字线。例如，编程电压Vpgm被施加到被选字线，并且通过电压Vpass被施加到未选字线。举例来说，地址译码器120可以将编程操作电压传送到字线。

在上述本发明构思的实施例中，已经描述了向被选位线施加第一正电压的操作S110不同于向未选位线施加第二正电压的操作S120。然而，向被选位线施加第一正电压的操作与向未选位线施加第二正电压的操作可以同时执行，或者可以顺序地执行。当向被选位线施加第一正电压的操作与向未选位线施加第二正电压的操作顺序执行时，执行所述操作的顺序不受限制。

图10是示出基于图9的编程方法的电压转换的时序图。

参照图9和图10，在第一时间t1到第二时间t2内执行位线设置(setup)。例如，可以像操作S110和操作S120那样执行位线设置。举例来说，第一位线电压VBL1可以被施加到位线BL中的被选位线，并且第二位线电压VBL2可以被施加到位线BL中的未选位线。

举例来说，第一位线电压VBL1可以具有比电源电压Vcc低的电平。例如，第一位线电压VBL1可以具有大约0.1V到0.5V范围内的电平。举例来说，第一位线电压VBL1可以为大约0.3V。例如，第二位线电压VBL2可以是电源电压Vcc。

在第二时间t2到第三时间t3，执行沟道升压。例如，串选择线电压VSSL被施加到与被选行的NAND串相对应的串选择线SSL。串选择线电压VSSL可以具有高于串选择晶体管SST的阈值电压的电平。例如，串选择线电压VSSL可以是电源电压Vcc。也就是说，被选行的NAND串电连接到位线BL。

地电压Vss被施加到与未选行的NAND串相对应的串选择线SSL。也就是说，未选行的NAND串从位线BL电断开。

通过电压Vpass被施加到被选字线和未选字线。也就是说，分别在NAND串的存储单元中形成沟道。

在第三时间t3执行编程。例如，编程电压Vpgm被施加到被选字线。

在位线设置部分、沟道升压部分和编程部分中，地电压Vss被施加到地选择线GSL。也就是说，NAND串从共源线CSL电断开。举例来说，正电压可以被施加到共源线CSL，以避免由于在NAND串NS的升压的沟道电压与共源线CSL的电压之间的电压差所致的泄漏。

在图10中，已经在上面描述了在第二时间t2施加串选择线电压VSSL和通过电压Vpass。然而，串选择线电压VSSL和通过电压Vpass不局限于在第二时间t2施加。例如，串选择线电压VSSL被施加到与被选行的NAND串相对应的串选择线SSL，之后通过电压Vpass可以被施加到被选字线和未选字线。

图11和图12是示出基于图10的电压变换的编程电压条件的表。举例来说，如上面参照图7所述，被选行的NAND串NS11到NS13的电压条件在图11中列出。此外，如上面参照图8所述，未选行的NAND串NS21到NS23的电压条件在图12中列出。

参照图10和图11，向被选位线BL2施加第一位线电压VBL1，并且向未选位线BL1和BL3施加第二位线电压VBL2。串选择线电压VSSL被施加到第一串选择线SSL1。通过电压Vpass和编程电压Vpgm被施加到字线WL。地电压Vss被施加到地选择线GSL。

如上面参照图7所述的，与未选位线BL1和BL3相对应的NAND串NS11和NS13的沟道被升压到第一升压电压Vboost1。因此，与未选位线BL1和BL3相对应的NAND串NS11和NS13被禁止编程。

与被选位线BL2相对应的NAND串NS12的沟道电压是第一位线电压VBL1。第一位线电压VBL1具有比电源电压Vcc低的电平。因此，通过编程电压Vpgm与第一位线电压VBL1之间的电压差在与被选位线BL2相对应的NAND串NS12中执行编程。

参照图10至图12，第一位线电压VBL1被施加到被选位线BL2，并且第二位线电压VBL2被施加到未选位线BL1和BL3。地电压Vss被施加到第二串选择线SSL2。通过电压Vpass和编程电压Vpgm被施加到字线WL。地电压Vss被施加到地选择线GSL。

如上面参照图8所描述的，未选行的NAND串NS21到NS23的沟道电压被升压到第二升压电压Vboost2。第一位线电压VBL1已经被施加到被选位线BL2。因此，基于第二升压电压Vboost2与第一位线电压VBL1之间的差形成连接到被选位线BL2的未选行的NAND串NS22的串电场。比较以上参照图7和图8描述的电压条件，连接到被选位线BL2的未选行的NAND串NS22的串电场被减小。因此，避免了编程干扰，并且提高了非易失性存储器件100的可靠性。

图13是示出根据本发明构思的另一实施例的、图1的非易失性存储器件100的编程方法的流程图。

参照图1到图13，在操作S210设置位线。例如，如上面参照图9到图12所描述的，第一正电压，即第一位线电压VBL1可以被施加到被选位线。第二正电压，即第二位线电压VBL2可以被施加到未选位线。在操作S220建立沟道。例如，将被编程的NAND串的沟道和将被禁止编程的NAND串的沟道可以被建立为高于地电压Vss的正电压。

在操作S230中，编程操作电压被施加到字线。例如，编程电压Vpgm被施加到被选字线，并且通过电压Vpass被施加到未选字线。

图14是示出基于图13的编程方法的电压变换的时序图。

参照图13和图14，在第一时间t1到第二时间t2内执行位线设置。例如，可以像操作S210中描述的那样执行位线设置。举例来说，第三位线电压VBL3可以被施加到位线BL中的被选位线，并且第二位线电压VBL2可以被施加到位线BL中的未选位线。

举例来说，第三位线电压VBL3可以具有比电源电压Vcc低的电平。例如，第二位线电压VBL2可以是电源电压Vcc。

在第二时间t2到第三时间t3，执行沟道建立。例如，第一串选择线电压VSSL1被施加到被选串选择线SSL，即连接到被选行的NAND串的串选择线SSL。第二串选择线电压VSSL2被施加到未选串选择线SSL，即，连接到未选行的NAND串的串选择线SSL。

举例来说，第一串选择线电压VSSL1和第二串选择线电压VSSL2是正电压。例如，第二串选择线电压VSSL2可以具有比第一串选择线电压VSSL1低的电平。举例来说，第一串选择线电压VSSL1可以是电源电压Vcc。例如，第二串选择线电压VSSL2可以是导通串选择晶体管SST的电压。

在这种情况下，通过第三位线电压VBL3和第一串选择线电压VSSL1建立被选行的NAND串当中连接到被选位线的NAND串的沟道。通过第二位线电压VBL2和第一串选择线电压VSSL1建立被选行的NAND串当中连接到未选位线的NAND串的沟道。通过第三位线电压VBL3和第二串选择线电压VSSL2建立未选行的NAND串当中连接到被选位线的NAND串的沟道。通过第二位线电压VBL2和第二串选择线电压VSSL2建立未选行的NAND串当中连接到未选位线的NAND串的沟道。

在第三时间t3到第四时间t4，执行沟道升压。例如，通过电压Vpass可以被施加到被选字线和未选字线WL。

通过第二位线电压VBL2和第三位线电压VBL3以及第一串选择线电压VSSL1和第二串选择线电压VSSL2将NAND串的沟道建立为正电压。当通过电压Vpass被施加到字线WL时，将被禁止编程的NAND串的沟道电压被从该正电压升压。

在第四时间t4执行编程。例如，编程电压Vpgm被施加到被选字线。

在位线设置部分、沟道建立部分、沟道升压部分和编程部分中，地电压Vss被施加到地选择线GSL。也就是说，NAND串从共源线CSL电断开。

图15和图16是示出基于图14的电压变换的编程电压条件的表。举例来说，如上面参照图11所描述的，被选行的NAND串NS11到NS13的电压条件在图15中列出。此外，如上面参照图12所描述的，未选行的NAND串NS21到NS23的电压条件在图16中列出。

参照图14和图15，第三位线电压VBL3被施加到被选位线BL2，并且第二位线电压VBL2被施加到未选位线BL1和BL3。第一串选择线电压VSSL1被施加到第一串选择线SSL1。第二串选择线电压VSSL2被施加到第二串选择线SSL2。通过电压Vpass和编程电压Vpgm被施加到字线WL。地电压Vss被施加到地选择线GSL。

如上面参照图10所描述的，与未选位线BL1和BL3相对应的NAND串NS11和NS13的沟道被升压到第一升压电压Vboost1。例如，NAND串NS11和NS13的沟道电压从通过第二位线电压VBL2和第一串选择线电压VSSL1建立的电平升压。因此，与未选位线BL1和BL3相对应的NAND串NS11和NS13被禁止编程。

与被选位线BL2相对应的NAND串NS12的沟道电压是第三位线电压VBL3。第三位线电压VBL3具有比电源电压Vcc低的电平。并且，设置第三位线电压VBL3的电平以便不会通过第三位线电压VBL3和第一串选择线电压VSSL1升压。因此，通过编程电压Vpgm与第三位线电压VBL3之间的电压差在与被选位线BL2相对应的NAND串NS12中执行编程。

参照图14到图16，第三位线电压VBL3被施加到被选位线BL2，并且第二位线电压VBL2被施加到未选位线BL1和BL3。第二串选择线电压VSSL2被施加到第二串选择线SSL2。通过电压Vpass和编程电压Vpgm被施加到字线WL。地电压Vss被施加到地选择线GSL。

未选行的NAND串NS21到NS23的沟道电压被升压到第三升压电压Vboost3。例如，NAND串NS21和NS23的沟道电压从通过第二位线电压VBL2和第二串选择线电压VSSL2建立的电平升压。NAND串NS22的沟道电压从通过第三位线电压VBL3和第二串选择线电压VSSL2建立的电平升压。例如，可以设置第三位线电压VBL3的电平，以便使得通过第三位线电压VBL3和第二串选择线电压VSSL2升压。

举例来说，第三位线电压VBL3可以具有与第二串选择线电压VSSL2相同的电平。

第三位线电压VBL3已经被施加到被选位线BL2。因此，基于第三升压电压Vboost3与第三位线电压VBL3之间的差形成连接到被选位线BL2的未选行的NAND串NS22的串电场。

比较以上已参照图7和图8描述的电压条件，连接到被选位线BL2的未选行的NAND串NS22的串电场被减小。因此，避免了编程干扰，并且提高了非易失性存储器件100的可靠性。

而且，连接到被选位线BL2的未选行的NAND串NS22的沟道电压从通过第三位线电压VBL3和第二串选择线电压VSSL2建立的电平升压。因此，稳定地执行了NAND串NS22的升压，并且避免了连接到NAND串NS22的存储单元的编程干扰。

图17是示出根据本发明构思的另一实施例的基于图13的编程方法的电压变换的时序图。

参照图13和图17，在第一时间t1到第二时间t2内执行位线设置。举例来说，第四位线电压VBL4可以被施加到位线BL中的被选位线，并且第二位线电压VBL2可以被施加到位线BL中的未选位线。

举例来说，第四位线电压VBL4可以是电源电压Vcc。例如，第二位线电压VBL2可以是电源电压Vcc。

在第二时间t2到第三时间t3，执行沟道建立。例如，第一串选择线电压VSSL1被施加到被选串选择线SSL，即连接到被选行的NAND串的串选择线SSL。第三串选择线电压VSSL3被施加到未选串选择线SSL，即连接到未选行的NAND串的串选择线SSL。

举例来说，第一串选择线电压VSSL1和第三串选择线电压VSSL3是正电压。例如，第三串选择线电压VSSL3可以具有比第一串选择线电压VSSL1低的电平。举例来说，第一串选择线电压VSSL1可以是电源电压Vcc。例如，第三串选择线电压VSSL3可以是电源电压Vcc。

在这种情况下，通过第三位线电压VBL3和第一串选择线电压VSSL1建立了被选行的NAND串当中连接到被选位线的NAND串的沟道。通过第二位线电压VBL2和第一串选择线电压VSSL1建立了被选行的NAND串当中连接到未选位线的NAND串的沟道。通过第三位线电压VBL3和第三串选择线电压VSSL3建立了未选行的NAND串当中连接到被选位线的NAND串的沟道。通过第二位线电压VBL2和第三串选择线电压VSSL3建立了未选行的NAND串当中连接到未选位线的NAND串的沟道。

在第三时间t3和第四时间t4，未选串选择线的电压被放电到地电压Vss。被选位线的电压从第四位线电压VBL4降低到第五位线电压VBL5。

在第四时间t4到第五时间t5，执行沟道升压。例如，通过电压Vpass可以被施加到被选字线和未选字线WL。

通过第二位线电压VBL2和第三位线电压VBL3以及第一串选择线电压VSSL1和第三串选择线电压VSSL3将NAND串的沟道建立为正电压。当通过电压Vpass被施加到字线WL时，将被禁止编程的NAND串的沟道电压被从该正电压升压。

在第五时间t5执行编程。例如，编程电压Vpgm被施加到被选字线。

在位线设置部分、沟道建立部分、沟道升压部分和编程部分中，地电压Vss被施加到地选择线GSL。也就是说，NAND串从共源线CSL电断开。

图18和图19是示出基于图17的电压变换的编程电压条件的表。举例来说，如上面参照图11所描述的，被选行的NAND串NS11到NS13的电压条件在图18中列出。此外，如上面参照图12所描述的，未选行的NAND串NS21到NS23的电压条件在图19中列出。

参照图18和图19，第四位线电压VBL4被施加到被选位线BL2，然后第五位线电压VBL5被施加到被选位线BL2，并且第二位线电压VBL2被施加到未选位线BL1和BL3。第一串选择线电压VSSL1被施加到第一串选择线SSL1。第三串选择线电压VSSL3被施加到第二串选择线SSL2，之后地电压Vss被施加到第二串选择线SSL2。通过电压Vpass和编程电压Vpgm被施加到字线WL。地电压Vss被施加到地选择线GSL。

如上面参照图10所描述的，与未选位线BL1和BL3相对应的NAND串NS11和NS13的沟道被升压到第一升压电压Vboost1。例如，NAND串NS11和NS13的沟道电压被从通过第二位线电压VBL2和第一串选择线电压VSSL1建立的电平升压。因此，与未选位线BL1和BL3相对应的NAND串NS11和NS13被禁止编程。

与被选位线BL2相对应的NAND串NS12的沟道电压是第五位线电压VBL5。第五位线电压VBL5具有比电源电压Vcc低的电平。并且，设置第五位线电压VBL5的电平，以便不会通过第五位线电压VBL5和第一串选择线电压VSSL1升压。因此，通过编程电压Vpgm与第五位线电压VBL5之间的电压差在与被选位线BL2相对应的NAND串NS12中执行编程。

参照图17到图19，第四位线电压VBL4被施加到被选位线BL2，然后第五位线电压VBL5被施加到被选位线BL2，并且第二位线电压VBL2被施加到未选位线BL1和BL3。第三串选择线电压VSSL3被施加到第二串选择线SSL2，之后地电压Vss被施加到第二串选择线SSL2。通过电压Vpass和编程电压Vpgm被施加到字线WL。地电压Vss被施加到地选择线GSL。

未选行的NAND串NS21到NS23的沟道电压被升压到第四升压电压Vboost4。例如，NAND串NS21和NS23的沟道电压可以从通过第二位线电压VBL2和第三串选择线电压VSSL3设置的电平升压。NAND串NS22的沟道电压从通过第四位线电压VBL4和第三串选择线电压VSSL3建立的电平升压。

当施加通过电压Vpass和编程电压Vpgm时，第五位线电压VBL5被施加到被选位线BL2。因此，基于第四升压电压Vboost4与第五位线电压VBL5之间的差形成连接到被选位线BL2的未选行的NAND串NS22的串电场。

比较以上已经参照图7和图8描述的电压条件，连接到被选位线BL2的未选行的NAND串NS22的串电场被减小。因此，避免了编程干扰，并且提高了非易失性存储器件100的可靠性。

地电压Vss已经被施加到未选串选择线SSL2。因此，能够减少在被选位线BL2与未选行的NAND串NS22之间的泄漏。连接到被选位线BL2的未选行的NAND串NS22的沟道电压从通过第四位线电压VBL4和第三串选择线电压VSSL3建立的电平升压。因此，能够稳定地执行NAND串NS22的升压，并且能够避免连接到NAND串NS22的存储单元的编程干扰。

图20是示出图1的读写电路130的框图。

参照图20，读写电路130包括多个页缓冲区131到13m。页缓冲区131到13m分别连接在位线BL与数据线DL之间。

在写操作中，每个页缓冲区从相应的数据线接收写数据。每个页缓冲区存储所接收的写数据。基于所存储的写数据，每个页缓冲区设置相应的位线。例如，当接收的写数据是编程数据时，每个页缓冲区将相应的位线设置到第一位线电压VBL1、第三位线电压VBL3、或第四位线电压VBL4和第五位线电压VBL5。举例来说，每个页缓冲区将相应的位线设置为第二位线电压VBL2。

图21是示出根据发明构思的实施例的、图20的页缓冲区131到13m之一的电路图。

参照图21，页缓冲区400包括锁存器410、选择电路420、加载电路430、感测电路440、Y选通电路450和偏置电路460。

锁存器410连接到选择电路420、感测电路440、Y选通电路450和偏置电路460。举例来说，锁存器410的第一节点N1连接到选择电路420、Y选通电路450和偏置电路460。在写操作中，锁存器410存储写数据。在读操作中，锁存器410存储读取的数据。

选择电路420连接到位线BL、锁存器410、加载电路430、感测电路440、Y选通电路450和偏置电路460。在写操作中，例如，选择电路420响应于选择信号BLSLT电连接锁存器410和位线BL。举例来说，选择电路420包括开关。例如，选择电路420包括晶体管。选择电路420响应于选择信号BLSLT而操作。

加载电路430连接到位线BL、选择电路420和感测电路440。例如，在读操作中，加载电路430用电源电压Vcc充电感测节点SO。举例来说，加载电路430包括开关。例如，加载电路430包括晶体管。加载电路430响应于预充电信号PRE向位线BL提供电源电压Vcc。

感测电路440连接到位线BL、锁存器410、选择电路420、加载电路430和偏置电路460。例如，在读操作中，感测电路440响应于锁存信号LAT将感测节点SO的电压传送到锁存器410。举例来说，锁存信号LAT在读操作中被激活。此时，响应于感测节点SO的电压电平驱动第一晶体管T1。也就是说，当感测节点SO的电压电平为高时，感测电路440将地电压Vss传送到锁存器410。当感测节点SO的电压电平为低时，感测电路440不将地电压Vss传送到锁存器410。也就是说，在读操作中，锁存器410的状态根据感测节点SO的电压电平而变化。

例如，感测电路440包括至少两个开关。举例来说，感测电路440包括第一晶体管T1和第二晶体管T2。第一晶体管T1连接到位线BL、锁存器410、选择电路420、加载电路430和偏置电路460。第二晶体管T2响应于锁存信号LAT向第一晶体管T1提供地电压Vss。

Y选通电路450连接到锁存器410、选择电路420和偏置电路460。例如，在读操作和写操作中，Y选通电路450连接数据线DL和锁存器410。举例来说，在读操作中，Y选通电路450将存储在锁存器410中的读取的数据传送到数据线DL。例如，在写操作中，Y选通电路450将通过数据线DL接收的数据传送到锁存器410。

例如，Y选通电路450包括开关。举例来说，Y选通电路450包括晶体管。例如，Y选通电路450响应于列地址YA而操作。

偏置电路460连接到锁存器410、选择电路420、加载电路430、感测电路440和Y选通电路450。例如，在写操作中，偏置电路460将存储在锁存器410中的写数据提供给位线BL。举例来说，偏置电路460将第一位线电压VBL1、第三位线电压VBL3、或第四位线电压VBL4和第五位线电压VBL5提供给位线BL。例如，当存储在锁存器410中的写数据是编程数据时，偏置电路460将第一位线电压VBL1、第三位线电压VBL3、或第四位线电压VBL4和第五位线电压VBL5提供给位线BL。

例如，偏置电路460包括至少三个开关。举例来说，偏置电路460包括第三到第五晶体管T3到T5。第三晶体管T3响应于锁存器410的第二节点N2的电压电平将参考电压Vref传送到第四晶体管T4。第四晶体管T4响应于从第三晶体管T3传送的电压将电源电压Vcc传送到第五晶体管T5。第五晶体管T5响应于编程信号PGM_S将第四晶体管T4的输出传送到锁存器410的第一节点N1。

在写操作中，接收地址ADDR和写数据。响应于地址ADDR中的列地址，Y选通电路450被导通。当Y选通电路450被导通时，写数据被传送到锁存器410。

随后，选择信号BLSLT被激活。当选择信号BLSLT被激活时，选择电路420电连接锁存器410的第一节点N1和位线BL。

当写数据是编程数据时，锁存器410的第一节点N1的电压具有低电平，并且锁存器410的第二节点N2的电压具有高电平。当锁存器410的第二节点N2的电压具有高电平时，第三晶体管T3导通。因此，参考电压Vref被传送到第四晶体管T4的栅极。

第四晶体管T4连接在电源电压(Vcc)节点与第五晶体管T5之间。响应于从第三晶体管T3接收的参考电压Vref，第四晶体管T4将电源电压Vcc传送到第五晶体管T5。举例来说，通过第四晶体管T4传送到第五晶体管T5的电压的电平可以低于第四晶体管T4的栅极电压，即参考电压Vref。例如，可以设置参考电压Vref的电平，以便将通过第四晶体管T4传送到第五晶体管T5的电压的电平控制为第一位线电压VBL1、第三位线电压VBL3、或第四位线电压VBL4和第五位线电压VBL5。也就是说，响应于通过第三晶体管T3传送的参考电压Vref，第四晶体管T4控制从电源电压Vcc的电平变为第一位线电压VBL1的电平、第三位线电压VBL3的电平、或第四位线电压VBL4和第五位线电压VBL5的电平，并将所控制的电压传送到第五晶体管T5。

在写操作中，编程信号PGM_S被激活。因此，在写操作中，偏置电路460的输出被传送到位线BL。也就是说，当写数据是编程数据时，位线BL被设置为第一位线电压VBL1、第三位线电压VBL3、或第四位线电压VBL4和第五位线电压VBL5。当写数据是禁止编程数据时，锁存器410的第一节点N1的电压具有高电平，并且锁存器410的第二节点N2的电压具有低电平。当锁存器410的第二节点N2的电压具有低电平时，偏置电路460的第三晶体管T3截止。因而，第四晶体管T4也截止，并且偏置电路460和位线BL被电断开。由于锁存器410的第一节点N1的电压具有高电平，因此位线BL被设置为高电平。例如，位线BL被设置为第二位线电压VBL2。

如上所述，页缓冲区400将与编程数据相对应的位线驱动为第一位线电压VBL1、第三位线电压VBL3、或第四位线电压VBL4和第五位线电压VBL5，并且将与禁止编程数据相对应的位线驱动为第二位线电压VBL2。因此，提高了非易失性存储器件100的可靠性。

图22是示出根据本发明构思的另一实施例的、图20的页缓冲区131到13m之一的电路图。

参照图22，页缓冲区400’包括锁存器410、选择电路420、加载电路430、感测电路440、Y选通电路450和偏置电路470。锁存器410、选择电路420、加载电路430、感测电路440和Y选通电路450与图21中的配置相同。因此，将省略对锁存器410、选择电路420、加载电路430、感测电路440和Y选通电路450的详细描述。

除了第四晶体管T4被去除之外，偏置电路470与上面已参照图21描述的偏置电路460配置相同。例如，响应于锁存器410的第二节点N2的电压电平，第三晶体管T3传送参考电压Vref。参考电压Vref被传送到第五晶体管T5。

第五晶体管T5响应于编程信号PGM_S导通。也就是说，响应于编程信号PGM_S，第五晶体管T5将第三晶体管T3的输出传送到位线BL。举例来说，当写数据是编程数据时，第三晶体管T3导通。也就是说，当写数据是编程数据时，位线BL被设置到参考电压Vref。举例来说，参考电压Vref的电平被设置为第一位线电压VBL1的电平、第三位线电压VBL3的电平、或第四位线电压VBL4和第五位线电压VBL5的电平。

图23是示出根据本发明构思的另一实施例的、图20的页缓冲区131到13m之一的电路图。

参照图23，页缓冲区500包括第一锁存器510、第一选择电路520、加载电路530、感测电路540、Y选通电路550、偏置电路560、第二锁存器610、数据传送电路620和转存电路(dump circuit)630。第一锁存器510、第一选择电路520、加载电路530、感测电路540、Y选通电路550和偏置电路560与上面已参照图21描述的锁存器410、选择电路420、加载电路430、感测电路440、Y选通电路450和偏置电路460配置相同。因此，将省略对第一锁存器510、第一选择电路520、加载电路530、感测电路540、Y选通电路550和偏置电路560的详细描述。

第二锁存器610连接到数据传送电路620和转存电路630。第二锁存器610存储写数据或读取的数据。

数据传送电路620连接到第二锁存器610、Y选通电路550和第二选择电路640。数据传送电路620将通过Y选通电路550接收的数据传送到锁存器610。举例来说，数据传送电路620包括至少两个开关。例如，数据传送电路620包括第六晶体管T6和第七晶体管T7。第六晶体管T6响应于数据信号D1而操作。第七晶体管T7响应于数据反转信号(data inversion signal)nDI而操作。第六晶体管T6和第七晶体管T7分别连接到第二锁存器610和Y选通电路550的两端。

转存电路630连接到第二锁存器610、第一选择电路520、加载电路530和感测电路540。转存电路630将存储在第二锁存器610中的数据传送到第一锁存器510。例如，转存电路630包括至少一个开关。例如，转存电路630包括至少一个晶体管。例如，转存电路630响应于转存信号(dump signal)DUMP而操作。

当转存信号DUMP被激活时，第二锁存器610的数据被传送到感测节点SO。此时，如果锁存信号LAT被激活，则第一锁存器510的数据根据感测节点SO的电压电平被移位。也就是说，第二锁存器610的数据被传送到第一锁存器510。

第二选择电路640连接到第一锁存器510、第一选择电路520、偏置电路560和Y选通电路550。例如，在读操作中，第二选择电路640将存储在第一锁存器510中的读取的数据通过Y选通电路550传送到数据线DL。举例来说，第二选择电路640包括至少一个开关。例如，第二选择电路640包括至少一个晶体管。例如，第二选择电路640响应于第二选择电路PBD0而操作。

图24是示出根据本发明构思的另一实施例的、图20的页缓冲区131到13m之一的电路图。

参照图24，页缓冲区500’包括第一锁存器510、第一选择电路520、加载电路530、感测电路540、Y选通电路550、偏置电路570、第二锁存器610、数据传送电路620和转存电路630。第一锁存器510、第一选择电路520、加载电路530、感测电路540、Y选通电路550、第二锁存器610、数据传送电路620和转存电路630与图21中的配置相同。偏置电路570与上面已参照图22描述的偏置电路470配置相同。在图21到24中，已经描述了页缓冲区的元件。然而，页缓冲区的元件不局限于以上参照图21到24描述的元件。

举例来说，页缓冲区500或500’执行高速缓存编程。例如，第一写数据被加载到第一锁存器510中。当第一写数据正在编程时，第二写数据被加载到第二锁存器610中。当第一写数据的编程完成时，第二写数据被转存到第一锁存器610。随后，第二写数据被编程。同样地，当第二写数据正被编程的同时，第三写数据被加载到第二锁存器610中。如果执行高速缓存编程，则能够提高非易失性存储器件100的操作速度。

举例来说，页缓冲区500或500’执行多电平编程。例如，假定最低有效位(LSB)数据存储在存储单元中。页缓冲区500或500’读取存储在存储单元中的LSB数据，并将该LSB数据存储在第二锁存器610中。页缓冲区500或500’接收最高有效位(MSB)数据。例如，MSB数据可以是写数据。页缓冲区500或500’在第一锁存器510中存储接收的MSB数据。基于存储在第一锁存器510和第二锁存器610中的LSB数据和写数据(或MSB数据)，页缓冲区500或500’执行多电平编程。

图25是示出根据发明构思的实施例的、已经在上面参照图3到图5描述的存储块BLKi的等效电路的第一应用示例的电路图。

与上面已参照图6描述的等效电路相比，向存储块BLKi_1的每个NAND串NS附加地提供横向晶体管LTR。横向晶体管LTR连接到地选择晶体管GST和共源线CSL。横向晶体管LTR的栅极(或控制栅极)与地选择晶体管GST的栅极(或控制栅极)一起连接到地选择线GSL。

如图3到图6中所示，邻近衬底111的导线211到213分别对应于地选择线GSL。当预定电压被施加到导线211到213时，在第二方向主体114中与导线211到213相对应的区域中形成沟道。并且，当预定电压被施加到导线211到213时，在衬底111中邻近导线211到213的区域中形成沟道。在衬底111中形成的沟道连接与共源线CSL相对应的掺杂区311到314以及在第二方向主体114中形成的沟道。

存储单元MC1到MC3的沟道以及共源线CSL通过由地选择线GSL的电压形成的、平行于衬底的沟道以及由地选择线GSL的电压形成的、垂直于衬底的沟道电连接。也就是说，在共源线CSL与存储单元MC1到MC3之间，垂直于衬底并且通过地选择线GSL驱动的晶体管以及平行于衬底并且通过地选择线GSL驱动的晶体管可以工作。垂直于衬底的晶体管可以是图25的地选择晶体管GST，并且平行于衬底的晶体管可以是图25的横向晶体管LTR。

图26是示出根据本发明构思的另一实施例的、已经在上面参照图3到图5描述的存储块BLKi的等效电路的第二应用示例BLKi_2的电路图。与图6的存储块BLKi相比，在每个NAND串NS中，在存储单元MC1到MC6与共源线CSL之间提供第一地选择晶体管GST1和第二地选择晶体管GST2。并且，与具有相同高度的地选择晶体管GST1或GST2相对应的地选择线GSL1和GSL2可以公共连接。与同一NAND串NS相对应的地选择线GSL1和GSL2可以公共连接。

图27是示出根据本发明构思的另一实施例的、已经在上面参照图3到图5描述的存储块BLKi的等效电路的第三应用示例BLKi_3的电路图。

与图26的存储块BLKi_2相比，在每个NAND串NS中，在存储单元MC1到MC5与位线BL之间提供两个串选择晶体管SST1和SST2。

图28是示出根据本发明构思的另一实施例的、已经在上面参照图3到图5描述的存储块BLKi的等效电路的第四应用示例BLKi_4的电路图。与图27的存储块BLKi_3相比，与存储块BLKi_4的同一NAND串NS相对应的串选择线SSL公共连接。

图29是示出根据本发明构思的另一实施例的、已经在上面参照图3到图5描述的存储块BLKi的等效电路的第五应用示例BLKi_5的电路图。与图6的存储块BLKi相比，在每个NAND串NS中，在串选择晶体管SST与存储单元MC1到MC6之间提供伪存储单元DMC。伪存储单元DMC共同连接到伪字线DWL。也就是说，在串选择线SSL1到SSL3与字线WL1到WL6之间提供伪字线DWL。

图30是示出根据本发明构思的另一实施例的、已经在上面参照图3到图5描述的存储块BLKi的等效电路的第六应用示例BLKi_6的电路图。与图6的存储块BLKi相比，在每个NAND串NS中，在地选择晶体管GST与存储单元MC1到MC6之间提供伪存储单元DMC。伪存储单元DMC共同连接到伪字线DWL。也就是说，在地选择线GSL与字线WL1到WL6之间提供伪字线DWL。

图31是示出根据本发明构思的另一实施例的、已经在上面参照图3到图5描述的存储块BLKi的等效电路的第七应用示例BLKi_7的电路图。与图6的存储块BLKi相比，在每个NAND串NS中，在串选择晶体管SST与存储单元MC1到MC5之间提供伪存储单元DMC。伪存储单元DMC连接到第一伪字线DWL1。也就是说，在串选择线SSL1到SSL3与字线WL1到WL6之间提供第一伪字线DWL1。

在每个NAND串中，在地选择晶体管GST与存储单元MC1到MC5之间提供伪存储单元DMC。伪存储单元DMC连接到第二伪字线DWL2。也就是说，在地选择线GSL与字线WL1到WL5之间提供第二伪字线DWL2。

图32是示出根据本发明构思的另一实施例的、图3的存储块BLKi的透视图。与图3的存储块BLKi相比，在存储块BLKi’中，柱113’可以以四边形柱的形状提供。并且，在设置在第一方向上的柱113’之间提供绝缘材料120。

举例来说，绝缘材料120在第二方向扩展并且连接到衬底111。并且，绝缘材料120在除了提供有柱113’的区域之外的区域中、在第一方向上扩展。也就是说，上面已参照图3描述的导电材料211到291、212到292和213到293可以分别被绝缘材料101分成第一部分211a到291a、212a到292a和213a到293a以及第二部分211b到291b、212b到292b和213b到293b。也就是说，导电材料的被分隔的部分211a到291a、211b到291b、212a到292a、212b到292b、213a到293a以及213b到293b可以电绝缘。

在第一掺杂区311和第二掺杂区312上的区域中，每个柱113’、第一导电材料的第一部分211a到291a以及绝缘层116可以形成一个NAND串NS，并且每个柱113’、第一导电材料的第二部分211b到291b以及绝缘层116可以形成另一个NAND串NS。

在第二掺杂区312和第三掺杂区313上的区域中，每个柱113’、第一导电材料的第一部分212a到292a以及绝缘层116可以形成一个NAND串NS，并且每个柱113’、第一导电材料的第二部分212b到292b以及绝缘层116可以形成另一个NAND串NS。

在第三掺杂区313和第四掺杂区314上的区域中，每个柱113’、第一导电材料的第一部分213a到293a以及绝缘层116可以形成一个NAND串NS，并且每个柱113’、第一导电材料的第二部分213b到293b以及绝缘层116可以形成另一个NAND串NS。

也就是说，通过使用绝缘材料101分隔提供到每个柱113′的两侧面的第一导电材料的第一部分211a到291a和第二部分211b到291b，可以使每个柱113’形成两个NAND串NS。

图33是示出根据本发明构思的另一实施例的、图2的存储块的透视图。图34是沿图33的存储块BLKj的II-II’线截取的横截面图。

参照图33和图34，如上面参照图3到图31所描述的那样配置存储块BLKj，除了衬底111上的第二类型掺杂区315被以板式形状提供到柱113的下部之外。因此，存储块BLKj的等效电路也如上面参照图3到图31所描述的那样实现。

图35是示出根据本发明构思的另一实施例的、图2的存储块的透视图。图36是沿图35的存储块BLKp的线III-III’截取的横截面图。

参照图35和图36，在衬底111上提供具有板式形状的第二类型掺杂区315。以板式形状提供第一导电材料221’到281’。

柱113’的表层116’包括绝缘层。柱113’的表层116’被形成为像已经在上面参照图1到图34描述的绝缘层116那样存储数据。例如，表层116’可以包括隧道绝缘层、电荷存储层和阻挡绝缘层。柱113’的中间层114’包括P型硅。柱113’的中间层114’用作第二方向主体。柱113’的内层115’包括绝缘材料。

图37是示出根据本发明构思的另一实施例的、图2的存储块的透视图。图38是沿图37的存储块BLKq的线IV-IV′截取的横截面图。

参照图37和38，在衬底111上顺序地在第二方向上提供在第一方向上扩展的第一到第四上字线UW1到UW4。所述第一到第四上字线UW1到UW4被提供为在第二方向上间隔预定距离。提供在第一方向上顺序地设置的、并且在第二方向上穿过第一到第四上字线UW1到UW4的第一上柱UP1。

在衬底111上、在第二方向上顺序地提供第一到第四下字线DW1到DW4，该第一到第四下字线DW1到DW4在第一方向上扩展，并且在第三方向上与第一到第四上字线UW1到UW4分隔。所述第一到第四下字线DW1到DW4被提供为在第二方向上间隔预定距离。提供在第一方向上顺序地设置的、并且在第二方向上穿过第一到第四下字线DW1到DW4的第一下柱DP1。此外，提供在第一方向上顺序地设置的、并且在第二方向上穿过第一到第四下字线DW1到DW4的第二下柱DP1。例如，可以在第二方向上平行设置第一下柱DP1和第二下柱DP2。

在衬底111上、在第二方向上顺序地提供第五到第八上字线UW5到UW8，该第五到第八上字线UW5到UW8在第一方向上扩展，并且在第三方向上与第一到第四下字线DW1到DW4分隔。所述第五到第八上字线UW5到UW8被提供为在第二方向上间隔预定距离。提供在第一方向上顺序地设置的、并且在第二方向上穿过第五到第八上字线UW5到UW8的第二上柱UP2。

在第一下柱DP1和第二下柱DP2的上部上提供在第一方向扩展的共源线CSL。举例来说，共源线CSL可以是N型硅。举例来说，当用没有极性的导电材料，例如金属或多晶硅，形成共源线CSL时，可以在第一下柱DP1与第二下柱DP2之间附加地提供N型源极。举例来说，共源线CSL与第一下柱DP1和第二下柱DP2可以分别通过接触插塞连接。

分别在第上柱UP1和第二上柱UP2的上部上提供漏极320。举例来说，漏极320可以是N型硅。在漏极320的部分上，在第一方向上顺序地提供在第三方向上扩展的多个位线BL1到BL3。举例来说，位线BL1到BL3可以由金属形成。举例来说，位线BL1到BL3与漏极320可以通过接触插塞连接。第一上柱UP1和第二上柱UP2中的每一个包括表层116”和内层114”。第一下柱DP1和第二下柱DP2中的每一个包括表层116”和内层114”。第一和第二上柱UP1和UP2以及第一和第二下柱DP1和DP2的表层116”包括阻挡绝缘层、电荷存储层和隧道绝缘层。

隧道绝缘层可以包括热氧化物层。电荷存储层可以包括氮化物层或金属氧化物层(例如，铝氧化物层或铪氧化物层)。阻挡绝缘层119可以由单层或多层形成。阻挡绝缘层119可以是介电常数高于电荷存储层和隧道绝缘层的高电介质层(例如，铝氧化物层或铪氧化物层)。举例来说，阻挡绝缘层、电荷存储层和隧道绝缘层可以形成ONO。

第一和第二上柱UP1和UP2以及第一和第二下柱DP1和DP2的内层114”可以是P型硅。第一和第二上柱UP1和UP2以及第一和第二下柱DP1和DP2的内层114”可以用作主体。第一上柱UP1和第一下柱DP1通过第一管道接触件PC1连接。举例来说，第一上柱UP1和第一下柱DP1的表层116″通过第一管道接触件PC1的表层连接。第一管道接触件PC1的表层可以由与第一上柱UP1和第一下柱DP1的表层116”相同的材料形成。

举例来说，第一上柱UP1和第一下柱DP1的内层114″通过第一管道接触件PC1的内层连接。第一管道接触件PC1的内层可以由与第一上柱UP1和第一下柱DP1的内层114”相同的材料形成。

也就是说，第一上柱UP1与第一到第四上字线UW1到UW4形成第一上串，并且第一下柱DP1与第一到第四下字线DW1到DW4形成第一下串。第一上串和第一下串中分别通过第一管道接触件PC1连接。漏极320和位线BL1到BL3连接到第一上串的一端。共源线CSL连接到第一下串的一端。也就是说，第一上串和第一下串形成连接在位线BL1到BL3与共源线CSL之间的多个串。

同样地，第二上柱UP2与第五到第八上字线UW5到UW8形成第二上串，并且第二下柱DP2和第一到第四下字线DW1到DW4形成第二下串。第二上串和第二下串分别通过第二管道接触件PC2连接。漏极320和位线BL1到BL3连接到第二上串的一端。共源线CSL连接到第二下串的一端。也就是说，第二上串和第二下串形成连接在位线BL1到BL3与共源线CSL之间的多个串。

除了在一个串中提供八个晶体管以及两个串分别连接到第一到第三位线BL1到BL3之外，存储块BLKi_7的等效电路像图3那样配置。然而，存储块BLKi_7的字线、位线和串的数目不受限制。

举例来说，为了在第一管道接触件PC1和第二管道接触件PC2中的主体114”中形成沟道，可以提供第一管道接触件栅极和第二管道接触件栅极(未示出)。举例来说，可以在第一管道接触件PC1和第二管道接触件PC2的表面上提供第一管道接触件栅极和第二管道接触件栅极(未示出)。

举例来说，已经在上面描述了相邻的下柱DP1和DP2共用下字线DW1到DW4。然而，当添加邻近上柱UP1或UP2的上柱时，相邻的上柱可以共用上字线UW1到UW4或UW5到UW8。

图39是根据发明构思的实施例的、包括图1的非易失性存储器件100的存储系统1000的框图。

参照图39，根据发明构思的实施例的存储系统1000包括非易失性存储器件1100和控制器1200。

非易失性存储器件1100可以如上面参照图1到图38所描述的那样配置和操作。

控制器1200连接到主机和非易失性存储器件1100。响应于来自主机的请求，控制器1200存取非易失性存储器件1100。例如，控制器1200控制非易失性存储器件1100的读操作、写操作、擦除操作和后台操作。控制器1200提供在非易失性存储器件1100与主机之间的接口。控制器1200驱动用于控制非易失性存储器件1100的固件。

举例来说，如上面参照图1所描述的，控制器1200向非易失性存储器件1100提供控制信号CTRL和地址ADDR。此外，控制器1200与非易失性存储器件1100交换数据DATA。

举例来说，控制器1200还可以包括RAM、处理单元、主机接口和存储器接口。RAM被用作处理单元的工作存储器、非易失性存储器件1100与主机之间的高速缓冲存储器、以及非易失性存储器件1100与主机之间的缓冲存储器中的至少一个。处理单元控制控制器1200的总体操作。

主机接口包括用于主机与控制器1200之间的数据交换的协议。举例来说，控制器1200通过多种接口协议中的至少一种与外部设备(例如，主机)通信，所述多种接口协议诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互联(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA(SATA)协议、并行ATA(PATA)协议、小型组件小型接口(SCSI)协议、增强型小磁盘接口(ESDI)协议和集成驱动器电子电路(IDE)协议。存储器接口与非易失性存储器件1100接口。例如，存储器接口包括NAND(与非)或NOR(或非)接口。

存储系统1000还可以包括纠错块。纠错块利用纠错码(ECC)检测和纠正从非易失性存储器件1100读取的数据的错误。举例来说，纠错块可以作为控制器1200的元件提供。纠错块可以作为非易失性存储器件1100的元件提供。

控制器1200和非易失性存储器件1100可以集成为一个半导体器件。举例来说，控制器1200和非易失性存储器件1100集成为一个半导体器件，以构成存储卡。例如，控制器1200和非易失性存储器件1100可以集成为一个半导体器件，以构成存储卡，诸如PC卡(个人计算机存储卡国际协会(Personal Computer Memory Card International Association)，PCMCIA)、紧凑型闪存卡(compact flash card，CF)，智能媒体卡(SM、SMC)、记忆棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)和通用闪速存储器件(UFS)。

控制器1200和非易失性存储器件1100集成为一个半导体器件，以构成半导体驱动器(固态驱动器(Solid State Drive，SSD))。半导体驱动器(SSD)包括用于在半导体存储器中存储数据的存储单元。当存储系统1000被用作半导体驱动器(SSD)时，可以显著提高连接到该存储系统1000的主机的操作速度。

再例如，存储系统1000被提供作为电子设备的各种元件之一，所述电子设备诸如计算机、超移动PC(Ultra Mobile PC，UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、上网桌、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航设备、黑匣子、数码相机、数字多媒体广播(DMB)播放器、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、用于在无线环境下发送/接收信息的设备、配置家庭网络的各种电子设备之一、配置计算机网络的各种电子设备之一、配置车联网(telematicsnetwork)的各种电子设备之一、RFID器件以及配置计算系统的各种元件之一。

举例来说，非易失性存储器件1100或存储系统1000可以以各种类型的封装来安装。例如，非易失性存储器件1100或存储系统1000可以以如下封装类型来封装，从而被安装，所述封装类型例如层叠封装(PoP)、球栅阵列(BGA)、芯片尺寸封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、晶片中华夫封装(Die in Waffle Pack，DIWP)、晶圆中管芯形式(Die in Wafer Form，DIWF)、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外型封装(Small Outline Package，SOP)、收缩型小外形封装(SSOP)、薄型小外形封装(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级堆叠封装(Wafer Level Stack Package，WLSP)、晶片上华夫封装(Die On WafflePackage，DOWP)、晶圆级制作封装(WFP)和晶圆级堆叠封装(WSP)。

图40是示出图39的存储系统1000的应用示例的框图。

参照图40，存储系统2000包括非易失性存储器件2100和控制器2200。非易失性存储器件2100包括多个非易失性存储器芯片。多个非易失性存储器芯片可以被分成多个组。每组非易失性存储器芯片通过公共通道与控制器2200通信。在图40中，示出了多个非易失性存储器芯片通过第一通道CH1到第k通道CHk与控制器2200通信。每个非易失性存储器芯片可以与已参照1到图38描述的非易失性存储器件100类似地配置。

在图40，已经如上描述了多个非易失性存储器芯片连接到一个通道。然而，也可以修改存储系统2000以使一个非易失性存储器芯片可以连接到一个通道。

图41是示出上面包括已经参照图40描述的存储系统2000的计算系统3000的框图。

参照图41，计算系统3000包括中央处理单元(CPU)3100、RAM 3200、用户接口3300、电源3400和存储系统2000。

存储系统2000通过系统总线3500电连接到CPU 3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300提供的或由CPU 3100处理的数据可以存储在存储系统2000中。

在图41中，示出了非易失性存储器件2100通过控制器2200连接到系统总线3500。然而，非易失性存储器件2100可以直接连接到系统总线3500。

在图41中，示出提供了上面已经参照图40描述的存储系统2000。然而，也可以将存储系统2000替代为上面已经参照图39描述的存储系统1000。

举例来说，计算系统3000可以包括所有在上面分别参照图39和图40描述的存储系统1000和2000。

根据本发明构思的实施例，在编程操作中，正电压被施加到选择位线。因此，减少了由于沟道电压与位线电压之间的差所致的泄漏，并提高了非易失性存储器件的可靠性。

以上公开的主题应被看作是说明性的，而不是限制性的，并且权利要求旨在覆盖落入本发明的真实精神和范围内的所有修改、改进以及其他实施例。因而，在法律允许的最大程度内，本发明的范围的范围由对于权利要求及其等效物的最宽泛的可允许解释来确定，而不应受限于或局限于前述具体描述。

Claims (34)

1.一种非易失性存储器件的编程方法，该非易失性存储器件包括衬底和在与衬底交叉的方向上扩展的多个NAND串，每一个NAND串包括在与衬底交叉的方向上堆叠的至少一个地选择晶体管、多个存储单元和至少一个串选择晶体管，所述至少一个地选择晶体管具有相距衬底的第一高度，所述多个存储单元分别具有相距衬底的第二高度，每个第二高度大于第一高度，所述至少一个串选择晶体管具有相距衬底的第三高度，第三高度大于每个第二高度，每一个NAND串的至少一个地选择晶体管连接到衬底上形成的掺杂区，所述编程方法包括：

向被选位线施加第一电压；

向未选位线施加第二电压；

向被选串选择线施加第三电压；

向未选串选择线施加第四电压；以及

向多个字线施加编程操作电压，

其中，第一到第三电压是正电压，

其中，第一电压具有大于0.1V、小于0.5V范围内的电平。

2.如权利要求1所述的编程方法，其中：

所述第一电压具有比所述第二电压低的电平，

所述第三电压具有比所述第四电压低的电平，并且

所述第四电压具有比所述第一电压低的电平。

3.如权利要求1所述的编程方法，其中，所述第二电压是电源电压。

4.如权利要求1所述的编程方法，其中，所述被选位线对应于将被编程的存储单元。

5.如权利要求1所述的编程方法，其中，所述未选位线对应于禁止编程的存储单元。

6.如权利要求1所述的编程方法，其中：

所述施加编程操作电压包括：向共用被选位线的NAND串和共用未选位线的NAND串施加编程操作电压。

7.如权利要求1所述的编程方法，其中，所述第三电压是电源电压。

8.如权利要求1所述的编程方法，其中：

所述多个字线中的、连接到设置在距衬底相同高度的存储单元的部分线公共连接，并且

编程操作电压被施加到所述公共连接的部分线。

9.如权利要求1所述的编程方法，其中，所述第四电压是正电压。

10.如权利要求9所述的编程方法，其中，所述第四电压具有比所述第三电压低的电平。

11.如权利要求9所述的编程方法，其中，所述第一电压具有比所述第二电压低的电平。

12.如权利要求9所述的编程方法，其中，所述第一电压具有与所述第四电压的电平相同的电平。

13.如权利要求9所述的编程方法，还包括：向未选串选择线施加第四电压，以及然后向未选串选择线施加地电压。

14.如权利要求13所述的编程方法，其中，所述地电压被施加到未选串选择线，并且所述编程操作电压被施加到字线。

15.如权利要求13所述的编程方法，其中，所述第四电压具有与所述第三电压的电平相同的电平。

16.如权利要求13所述的编程方法，还包括：当所述第四电压被施加到未选串选择线时，向所述被选位线施加第五电压，该第五电压具有比所述第一电压低的电平。

17.如权利要求16所述的编程方法，其中，所述第五电压具有正电平。

18.如权利要求16所述的编程方法，其中，所述第一电压具有与所述第二电压的电平相同的电平。

19.如权利要求13所述的编程方法，其中，所述第一电压具有比所述第三电压的电平低的电平。

20.如权利要求1所述的编程方法，其中，在施加所述编程操作电压时，被选存储单元的沟道电压被形成为正电压。

21.一种非易失性存储器件，包括：

存储单元阵列，其包括衬底以及在与衬底交叉的方向上扩展的多个NAND串，每一个NAND串包括在与衬底交叉的方向上堆叠的至少一个地选择晶体管、多个存储单元和至少一个串选择晶体管，所述至少一个地选择晶体管具有相距衬底的第一高度，所述多个存储单元分别具有相距衬底的第二高度，每个第二高度大于第一高度，所述至少一个串选择晶体管具有相距衬底的第三高度，第三高度大于每个第二高度，每一个NAND串的至少一个地选择晶体管连接到衬底上形成的掺杂区；以及

读写电路，其通过位线连接到该存储单元阵列，

其中，在编程操作中，所述读写电路向与将被编程的存储单元相对应的位线施加第一正电压，

其中，第一正电压具有大于0.1V、小于0.5V范围内的电平。

22.如权利要求21所述的非易失性存储器件，其中，在编程操作中，所述读写电路向与禁止编程的存储单元相对应的位线施加第二正电压。

23.如权利要求22所述的非易失性存储器件，其中，所述第一正电压具有比所述第二正电压低的电平。

24.如权利要求21所述的非易失性存储器件，其中：

所述位线分别连接到所述多个NAND串中的至少两个，并且

所述非易失性存储器件还包括译码器，其在编程操作中将编程操作电压传送到连接到至少两个NAND串的字线。

25.如权利要求24所述的非易失性存储器件，其中，所述编程操作电压包括被传送到被选字线的编程电压，以及被传送到未选字线的通过电压。

26.如权利要求24所述的非易失性存储器件，其中，所述多个NAND串中的每一个连接到所述位线当中的相应位线。

27.如权利要求21所述的非易失性存储器件，其中，所述读写电路包括分别与所述位线相对应的多个页缓冲区，

其中，所述页缓冲区中的每一个包括：

锁存器，其在编程操作中接收和存储写数据；

偏置电路，其在存储在锁存器中的写数据是编程数据时将相应位线设置为正电压。

28.如权利要求27所述的非易失性存储器件，其中，所述偏置电路包括第一晶体管和第二晶体管，

其中：

所述第一晶体管的栅极节点连接到所述锁存器，

所述第一晶体管的第一节点接收参考电压，

所述第一晶体管的第二节点连接到所述第二晶体管的栅极节点，

所述第二晶体管的第一节点接收电源电压，并且

所述第二晶体管的第二节点连接到相应的位线。

29.如权利要求28所述的非易失性存储器件，其中，所述偏置电路还包括：第三晶体管，其连接在所述第二晶体管的第二节点与相应的位线之间，

其中，响应于编程操作信号，所述第三晶体管电连接所述第二晶体管的第二节点和相应的位线。

30.如权利要求21所述的非易失性存储器件，还包括译码器，通过字线和选择线连接到所述存储单元阵列，其中：

在编程操作中，所述读写电路向被选位线施加第一正电压，并且向未选位线施加第二正电压，

在编程操作中，所述译码器向所述选择线当中的被选选择线施加第三正电压，向未选选择线施加第四正电压，并且向所述字线施加编程操作电压。

31.如权利要求30所述的非易失性存储器件，其中，在编程操作中，所述译码器向未选选择线施加第四正电压，并且向未选选择线施加地电压。

32.一种存储系统，包括：

非易失性存储器件；以及

控制器，其控制该非易失性存储器件，

其中，所述非易失性存储器件包括：

存储单元阵列，其包括衬底以及在与衬底交叉的方向上扩展的多个NAND串，每一个NAND串包括在与衬底交叉的方向上堆叠的至少一个地选择晶体管、多个存储单元和至少一个串选择晶体管，所述至少一个地选择晶体管具有相距衬底的第一高度，所述多个存储单元分别具有相距衬底的第二高度，每个第二高度大于第一高度，所述至少一个串选择晶体管具有相距衬底的第三高度，第三高度大于每个第二高度，每一个NAND串的至少一个地选择晶体管连接到衬底上形成的掺杂区；以及

读写电路，其通过位线连接到该存储单元阵列，

其中，在编程操作中，所述读写电路向与将被编程的存储单元相对应的位线施加正电压，

其中，所述正电压具有大于0.1V、小于0.5V范围内的电平。

33.如权利要求32所述的存储系统，其中，所述控制器和所述非易失性存储器件构成固态驱动器SSD。

34.如权利要求32所述的存储系统，其中，所述控制器和所述非易失性存储器件构成存储卡。