CN102194523B - 非易失性存储器件、其擦除方法以及包括其的存储系统 - Google Patents

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Abstract

提供一种非易失性存储器件的擦除方法。所述擦除方法向分别连接到所述存储单元的多条字线施加字线擦除电压，向连接到地选择晶体管的地选择线施加特定电压，向在向所述地选择线施加所述特定电压的步骤中在其中形成存储串的衬底施加擦除电压，以及响应于所述衬底的电压变化浮置所述地选择线。

Description

非易失性存储器件、其擦除方法以及包括其的存储系统
技术领域
此处的公开内容涉及半导体存储器，更具体地，涉及非易失性存储器件、其擦除方法以及包括该非易失性存储器件的存储系统。
背景技术
半导体存储器件是利用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)和磷化铟(InP)的半导体材料实现的存储器件。半导体存储器件可以大致分为易失性存储器件和非易失性存储器件。
易失性存储器件是其中存储的数据在电源切断时被擦除的存储器件。易失性存储器件的例子包括静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)和同步动态随机存取存储器(SDRAM)。非易失性存储器件是即使电源切断也保持所存储的数据的存储器件。非易失性存储器件的例子包括只读存储器(ROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、闪速存储器件、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)、电阻性随机存取存储器(RRAM)和铁电随机存取存储器(FRAM)。闪速存储器件可以大致分类为NOR(或非)型和NAND(与非)型。
发明内容
本公开内容提供例如具有三维阵列结构的非易失性存储器件、其擦除方法以及包括该非易失性存储器件的存储系统。
本发明构思的实施例提供一种非易失性存储器件的擦除方法，该非易失性存储器件具有存储串，该存储串包括多个存储单元、串选择晶体管和地选择晶体管，所述擦除方法包括：向分别连接到所述存储单元的多条字线施加字线擦除电压；向连接到所述地选择晶体管的地选择线施加特定电压；向在向地选择线施加特定电压的步骤中在其中形成存储串的衬底施加擦除电压；以及响应于所述衬底的电压变化浮置所述地选择线。
在示例实施例中，施加特定电压包括：向所述地选择线施加地电压。
在示例实施例中，当所述衬底的电压电平达到目标电压电平时，执行浮置所述地选择线。
在示例实施例中，所述存储单元在垂直于衬底的方向上堆叠。
本发明构思的实施例提供一种非易失性存储器件，其包括：存储单元阵列，包括在衬底上提供的多个存储单元串；读写电路，通过多条位线连接到所述存储单元串，并且被配置为驱动所述位线；地址译码器，通过多条字线、串选择线和地选择线连接到所述存储单元串，并且被配置为驱动所述字线和所述选择线；以及衬底监视电路，其监视所述衬底的电压电平，其中，所述地址译码器在擦除操作中根据监视结果驱动所述地选择线。
在示例实施例中，当开始将用于擦除操作的擦除电压施加到衬底时，所述地址译码器被配置为将所述地选择线驱动为地电压。
在示例实施例中，在所述擦除操作期间，所述地址译码器被配置为：当所述衬底的电压电平达到目标电压电平时，浮置所述地选择线。
在示例实施例中，所述衬底监视电路包括：第一调整器和第二调整器，连接在地节点与向其提供所述衬底的电压的衬底节点之间；以及比较器，其被配置为比较目标电压和所述第一调整器与第二调整器之间的节点的电压，以输出所述监视结果。
本发明构思的实施例提供一种非易失性存储器件的擦除方法，所述方法包括：提供所述非易失性存储器件，其包括垂直于具有第一导电率的衬底的存储串，所述存储串包括利用接触所述衬底的、具有第一导电率的柱有源主体的串选择晶体管、多个存储单元和地选择晶体管；向连接到所述多个存储单元的多条字线施加字线擦除电压；向连接到所述地选择晶体管的地选择线施加电压；向所述衬底施加擦除电压；以及响应于所述衬底的电压变换浮置所述地选择线。
本发明构思的实施例提供一种非易失性存储器件，其包括：衬底；存储串，其包括使用接触所述衬底的、具有第一导电率的柱有源主体的串选择晶体管、多个存储单元和地选择晶体管；地址译码器，其被配置为向连接到所述多个存储单元的多条字线施加字线擦除电压，以及向连接到所述地选择晶体管的地选择线施加电压；衬底偏置电路，其被配置为向所述衬底施加擦除电压；以及衬底监视电路，其被配置为感测所述衬底的电压变换，其中，所 述地址译码器响应于所述衬底的电压变换浮置所述地选择线。
本发明构思的实施例提供一种非易失性存储器件的擦除方法，该非易失性存储器件包括衬底和多个存储块，每个存储块包括二维阵列中的多个存储串，每个存储串包括串选择晶体管、多个存储单元和地选择晶体管，所述多个存储串排列成行和列，其中，多个存储串的列分别通过对应的串选择晶体管连接到对应的位线，并且多个存储串的行分别通过对应的串选择晶体管连接到对应的串选择线，所述方法包括：选择所述多个存储块中的一个以进行擦除；向连接到被选存储块的多个存储单元的多条字线施加字线擦除电压；向连接到被选存储块的地选择晶体管的地选择线而不向连接到至少一个未选存储块施加电压；向所述衬底施加擦除电压；以及响应于所述衬底的电压变换浮置所述被选存储块的地选择线。
在示例实施例中，使得连接到所述至少一个未选存储块的地选择晶体管的地选择线浮置。
在示例实施例中，施加到所述连接到被选存储块的地选择晶体管的地选择线的电压是地电压。
在示例实施例中，在所述擦除电压达到阈值电压之后，允许施加到所述连接到被选存储块的地选择晶体管的地选择线的电压浮置。
在示例实施例中，所述方法还可以包括：监视所述衬底的电压，并且当所述衬底的电压达到阈值电压时，停止向所述连接到被选存储块的地选择晶体管的地选择线施加所述电压。
在示例实施例中，所述方法还可以包括：对于所述多个存储块中的每一个，浮置连接到所述串选择晶体管的串选择线。
本发明构思的实施例提供一种非易失性存储器件，其包括：衬底；多个存储块，每个存储块包括二维阵列中的多个存储串，每个串包括串选择晶体管、多个存储单元和地选择晶体管，所述多个存储串排列成行和列，其中，多个存储串的列分别通过对应的串选择晶体管连接到对应的位线，并且多个存储串的行分别通过对应的串选择晶体管连接到对应的串选择线；地址译码器，其被配置为选择所述多个存储块中的一个以进行擦除，向连接到被选存储块的多个存储单元的多条字线施加字线擦除电压，向连接到被选存储块的地选择晶体管的地选择线而不向未选存储块施加电压；衬底偏置电路，其被配置为向所述衬底施加擦除电压；以及衬底监视电路，其被配置为感测所述 衬底的电压变换，其中，所述地址译码器响应于所述衬底的电压变换浮置所述地选择线。
在示例实施例中，所述地址译码器使得连接到所述未选存储块的地选择晶体管的地选择线浮置。
在示例实施例中，所述地址译码器向连接到所述被选存储块的地选择晶体管的地选择线施加地电压。
在示例实施例中，在所述擦除电压达到阈值电压之后，所述地址译码器使得连接到被选存储块的地选择晶体管的地选择线的电压浮置。
在示例实施例中，所述非易失性存储器件还可以包括：衬底监视电路，适用于监视衬底的电压，并且当衬底的电压达到阈值电压时，产生地使能信号，所述地址译码器响应于所述地使能信号停止向连接到被选存储块的地选择晶体管的地选择线施加所述电压，并浮置所述地选择线。
在示例实施例中，所述衬底监视电路还可以包括：第一调整器和第二调整器，连接在地节点与向其提供所述衬底的擦除电压的衬底节点之间；以及比较器，其被配置为比较目标电压和所述第一调整器与第二调整器之间的节点的电压，并将比较结果输出到所述地址译码器。
在示例实施例中，如果所述比较结果指示所述衬底的电压达到了所述阈值电压，则所述地址译码器停止向连接到所述被选存储块的地选择晶体管的地选择线施加所述电压。
在示例实施例中，所述地址译码器还可以浮置用于所述多个存储块中的每一个的串选择线。
在示例实施例中，所述地址译码器还可以包括：至少两个块字线驱动器，每个被配置为产生块选择信号；串选择线驱动器，其被配置为响应于所述块选择信号驱动所述多个存储块的串选择线；字线驱动器，其被配置为响应于所述块选择信号驱动所述多个存储块的字线；地选择线驱动器，其被配置为驱动所述多个存储块中的一个的地选择线，以及从所述衬底监视电路接收地使能信号；和通过电路，其被配置为响应于所述块选择信号，向所述多个存储块中被选择的一个存储块的相应线传送由串选择线驱动器、字线驱动器和地选择线驱动器驱动的电压。
在示例实施例中，所述通过开关包括多个晶体管，分别用于控制所述字线中的每一条、所述串选择线中的每一条和所述地选择线中的每一条。
本发明构思的实施例提供一种非易失性存储器件，其包括：存储单元阵列，包括在衬底上提供的多个存储单元串；读写电路，通过多条位线连接到所述存储单元串，并且被配置为驱动所述位线；以及地址译码器，其通过多条字线、串选择线和地选择线连接到所述存储单元串，并且被配置为驱动所述字线和所述选择线；其中，所述地址译码器在擦除操作中，通过在向所述衬底施加电压之前等待延迟时间，来驱动所述地选择线。
在示例实施例中，当开始将用于擦除操作的擦除电压施加到衬底时，所述地址译码器被配置为将所述地选择线驱动为地电压。
在示例实施例中，在所述擦除操作期间，所述地址译码器被配置为：当所述衬底的电压电平达到目标电压电平时，浮置所述地选择线。
本发明构思的实施例提供一种非易失性存储器件，其包括：衬底；存储串，其包括使用接触所述衬底的、具有第一导电率的柱有源主体的串选择晶体管、多个存储单元和地选择晶体管；地址译码器，其被配置为向连接到所述多个存储单元的多个字线施加字线擦除电压，以及向连接到所述地选择晶体管的地选择线施加电压；衬底偏置电路，其被配置为向所述衬底施加擦除电压；并且，其中，所述地址译码器响应于所述衬底的电压变换等待延迟时间，然后浮置所述地选择线。
本发明构思的实施例提供一种非易失性存储器件，其包括：衬底；多个存储块，每个存储块包括二维阵列中的多个存储串，每个串包括串选择晶体管、多个存储单元和地选择晶体管，所述多个存储串排列成行和列，其中，多个存储串的列分别通过对应的串选择晶体管连接到对应的位线，并且多个存储串的行分别通过对应的串选择晶体管连接到对应的串选择线；地址译码器，其被配置为选择所述多个存储块中的一个以进行擦除，向连接到被选存储块的多个存储单元的多条字线施加字线擦除电压，向连接到被选存储块的地选择晶体管的地选择线而不向未选存储块施加电压；以及衬底偏置电路，其被配置为向所述衬底施加擦除电压；其中，所述地址译码器响应于所述衬底的电压变换等待延迟时间，然后浮置所述地选择线。
在示例实施例中，所述地址译码器使得连接到所述未选存储块的地选择晶体管的地选择线浮置。
在示例实施例中，所述地址译码器向连接到所述被选存储块的地选择晶体管的地选择线施加地电压。
在示例实施例中，在所述擦除电压达到阈值电压之后，所述地址译码器使得连接到被选存储块的地选择晶体管的地选择线的电压浮置。
在示例实施例中，所述地址译码器还浮置用于所述多个存储块中的每一个的串选择线。
在示例实施例中，所述地址译码器还可以包括：至少两个块字线驱动器，每个被配置为产生块选择信号；串选择线驱动器，其被配置为响应于所述块选择信号驱动所述多个存储块的串选择线；字线驱动器，其被配置为响应于所述块选择信号驱动所述多个存储块的字线；地选择线驱动器，其被配置为驱动所述多个存储块中的一个的地选择线，以及接收时间延迟信号；以及通过电路，其被配置为响应于所述块选择信号，向所述多个存储块中被选择的一个存储块的相应线传送由串选择线驱动器、字线驱动器和地选择线驱动器驱动的电压。
在示例实施例中，所述通过开关包括多个晶体管，分别用于控制所述字线中的每一条、所述串选择线中的每一条和所述地选择线中的每一条。
附图说明
包括附图是为了提供对本发明构思更进一步的理解，并且附图并入本说明书并构成本说明书的一部分。附图示出了本发明构思的示例实施例，并且与说明书一起用来解释本发明构思的原理。附图中：
图1是示出根据本发明构思的示例实施例的非易失性存储器件的框图；
图2是示出图1的存储单元阵列110的示例框图。
图3是示出图2中的存储块BLK1到BLKz中的一个存储块BLKi的示例实施例的透视图。
图4是沿图3的存储块BLKi的I-I’线截取的横截面图；
图5是示出图4的晶体管结构TS的横截面图；
图6是示出根据参照图3到图5描述的存储块BLKi的示例实施例的等效电路BLKi 1的电路图；
图7是示出根据本发明构思的示例实施例的、在图1的非易失性存储器件的擦除操作中的电压条件的表；
图8是示出以下将参照图3到图6描述的存储块的NAND串之一的横截面图；
图9是示出根据本发明构思的示例实施例的、图1的非易失性存储器件的擦除方法的流程图；
图10是示出基于图9的擦除方法的擦除电压条件的示例表；
图11是示出基于图9的擦除方法和图10的电压条件的电压变换的示例时序图；
图12是示出图1的衬底监视电路的示例框图；
图13是示出图12的上调整器(up-trimmer)的示例电路图；
图14A是示出图1的非易失性存储器件的存储单元阵列和地址译码器的示例框图；
图14B是示出图1的非易失性存储器件的存储单元阵列和地址译码器的另一示例框图；
图15是示出根据本发明构思的示例实施例的参照图3和图5描述的存储块BLKi的等效电路BLKi_1的电路图；
图16是示出根据本发明构思的示例实施例的参照图3和图5描述的存储块BLKi的等效电路BLKi_1的电路图；
图17是示出根据本发明构思的示例实施例的参照图3和图5描述的存储块BLKi的等效电路BLKi_2的电路图；
图18是示出根据本发明构思的示例实施例的参照图3和图5描述的存储块BLKi的等效电路BLKi_3的电路图；
图19是示出根据本发明构思的示例实施例的参照图3和图5描述的存储块BLKi的等效电路BLKi_4的电路图；
图20是示出根据本发明构思的示例实施例的参照图3和图5描述的存储块BLKi的等效电路BLKi_5的电路图；
图21是示出根据本发明构思的示例实施例的参照图3和图5描述的存储块BLKi的等效电路BLKi_6的电路图；
图22是根据本发明构思的示例实施例的存储块之一BLKi的透视图；
图23是根据发明构思的示例实施例的、包括图1的非易失性存储器件的存储系统的框图；
图24是示出图1的存储系统1000的应用示例的框图；以及
图25是示出具有参照图24描述的存储系统2000的计算系统3000的示例框图。
具体实施方式
下面将参照附图更详细地描述本发明构思的示例实施例。但是，本发明构思可以以不同的形式具体实现，并且不应理解为局限于此处阐述的示例实施例。相反地，提供这些示例实施例是为了使本公开全面和完整，并且充分地向本领域技术人员传达本发明构思的范围。相同的参考数字自始至终指代相同的元件。类似的参考数字自始至终指代类似的元件。
图1是示出根据本发明构思的示例实施例的非易失性存储器件100的框图。
参照图1，根据发明构思的实施例的非易失性存储器件100包括存储单元(memory cell)阵列110、地址译码器120(其还用作地址译码器)、衬底监视电路130、读写电路140、控制逻辑150和/或衬底偏置电路160。
存储单元阵列110通过选择线连接到地址译码器120，所述选择线包括字线WL、串选择线SSL和地选择线GSL。存储单元阵列110通过位线BL连接到读写电路140。存储单元阵列110连接到衬底监视电路130。例如，在其上形成存储单元阵列110的衬底连接到衬底监视电路130。存储单元阵列110连接到衬底偏置电路160。例如，在其上形成存储单元阵列110的衬底连接到衬底偏置电路160。例如，衬底是在半导体衬底中的N型阱中形成的P型阱。
存储单元阵列110包括多个存储块。所述存储块中的每一个包括多个存储单元串。例如，每个存储块包括多个NAND串。所述存储单元串中的每一个包括多个存储单元和多个选择晶体管。例如，每个存储单元串可以包括至少一个串选择晶体管和至少一个地选择晶体管。
举例来说，在行方向上排列的存储单元中的每一个分别连接到所述字线WL中相应的一个。一个串中在列方向上排列的存储单元连接到所述位线BL中相应的一个。例如，在列方向上排列的存储单元可以构成多个单元组(例如，串)。此外，多个单元组分别连接到位线BL。至少一个串选择晶体管连接到串选择线SSL。至少一个地选择晶体管连接到地选择线GSL。举例来说，存储单元阵列110可以在每个单元中存储一个或多个比特。
地址译码器120通过字线WL、串选择线SSL和地选择线GSL连接到存储单元阵列110。地址译码器120根据控制逻辑150的控制而操作。地址译 码器120接收从外部设备输入的地址ADDR。
地址译码器120译码所接收的地址ADDR的行地址。地址译码器120使用译码的行地址选择存储单元阵列110的存储块。并且，地址译码器120使用译码的行地址选择被选存储块的字线WL、串选择线SSL和地选择线GSL。另外，地址译码器120译码所接收的地址ADDR的列地址。尽管未示出，但译码的列地址被传送到读写电路140。
举例来说，地址译码器120从衬底监视电路130接收地使能信号GE。响应于所接收的地使能信号GE，地址译码器120控制WL、SSL和GSL上的信号的输出电压。例如，地址译码器120在擦除操作期间响应于地使能信号GE而操作。
衬底监视电路130连接到存储单元阵列110和地址译码器120。衬底监视电路130根据控制逻辑150的控制而操作。衬底监视电路130监视器存储单元阵列110的衬底的衬底电压Vsub。衬底监视电路130根据存储单元阵列110的衬底的衬底电压Vsub的电平激活或去激活地使能信号GE。地使能信号GE被传送到地址译码器120。例如，为了擦除操作而使能衬底监视电路130。
读写电路140通过位线BL连接到存储单元阵列110。读写电路140根据控制逻辑150的控制而操作。读写电路140从地址译码器120接收译码的列地址。读写电路140响应于译码的列地址选择位线BL中的一些位线。
举例来说，读写电路140从例如控制器的外部设备接收数据DATA，并将接收的数据DATA写入存储单元阵列110。读写电路140从存储单元阵列110读取写入的数据DATA，并将读取的数据DATA输出到外部。读写电路140从存储单元阵列110的第一存储区读取数据，并且将读取的数据写入存储单元阵列110的第二存储区。例如，读写电路140执行回写(copy-back)操作。
举例来说，读写电路140包括诸如页缓冲器(或页寄存器)和/或列选择电路的元件。再例如，读写电路140包括诸如感测放大器、写驱动器和/或列选择电路的元件。
控制逻辑150连接到地址译码器120、衬底监视电路130和读写电路140。例如，控制逻辑150可以附加地连接到衬底偏置电路160。控制逻辑150控制非易失性存储器件100的总体操作。控制逻辑150响应于来自外部设备的 控制信号CTRL而操作。
衬底偏置电路160根据控制逻辑150的控制而操作。衬底偏置电路160偏置在其上形成存储单元阵列110的衬底。例如，衬底偏置电路160向在其上形成存储单元阵列110的衬底偏置擦除电压Vers。
在另一个示例实施例中，衬底监视电路130可以省略。在这样的示例实施例中，地址译码器120在擦除操作中通过在向存储单元阵列110的衬底施加电压之前等待一延迟时间来驱动器地选择线GSL。在示例实施例中，所述时间延迟可以预先确定。在示例实施例中，时间延迟的长度可以由控制逻辑150或外部设备提供。
图2是图1的存储单元阵列110的框图。参照图2，存储单元阵列110包括多个存储块BLK1到BLKz。存储块BLK中的每一个具有三维结构(或垂直结构)。例如，每个存储块BLK包括沿第一方向到第三方向延伸的结构。例如，每个存储块BLK包括在第二方向上延伸的多个NAND串NS。例如，在第一和第三方向上(例如以NAND串NS的二维阵列的形式)提供多个NAND串NS。
每个NAND串NS连接到位线BL、串选择线SSL、地选择线GSL、字线WL和共源线CSL。存储块中的每一个连接到多条位线BL、多条串选择线SSL、多条地选择线GSL、多条字线WL和共源线CSL。下面将参照图3更全面地描述存储块BLK1到BLKz。
通过图1中示出的地址译码器120选择存储块BLK1到BLKz。例如，地址译码器120被配置为选择存储块BLK1到BLKz当中与译码的行地址相对应的至少一个存储块BLK。
图3是示出图2中的存储块BLK1到BLKz中的一个存储块BLKi的示例实施例的透视图。图4是沿图3的存储块BLKi的I-I’线截取的截面图。参照图3和图4，存储块BLKi包括沿第一方向到第三方向延伸的结构。
首先，提供衬底111。衬底111可以是具有第一类型(例如，第一导电类型)的阱。例如，衬底111可以是通过注入诸如硼(B)的第三主族族元素形成的P型阱。例如，衬底111是在N型阱中提供的P型袋型阱(p-type pocketwell)。在下文中，假定衬底111是P型阱(或P型袋型阱)。然而，衬底111的导电类型不局限于P型阱。
在衬底111上提供在第一方向上延伸的多个掺杂区311到314。例如， 多个掺杂区311到314可以具有不同于衬底111的第二类型(例如，第二导电类型)。在下文中，假定第一到第四掺杂区311到314具有N型。然而，第一到第四掺杂区311到314的导电类型不局限于N型。
在第一掺杂区311与第二掺杂区312之间的衬底111的区域之上，在第二方向上顺序地提供多个在第一方向上延伸的绝缘材料112。例如，可以在第二方向上提供多个绝缘材料112，使它们间隔预定的距离或期望的距离。绝缘材料112可以包括诸如硅氧化物的绝缘物。
提供多个柱113，所述多个柱113被沿着第一方向设置在第一掺杂区311与第二掺杂区312之间的衬底111的区域之上，并且在第二方向上贯穿绝缘材料112。举例来说，多个柱113贯穿绝缘材料112以接触衬底111。
柱113中的每一个可以由多种材料组成。例如，每个柱113的表层114可以包括具有第一类型的硅材料。例如，每个柱113的表层114可以包括具有与所述衬底111相同类型的硅材料。在下文中，假定每个柱113的表层114包括P型硅。然而，每个柱113的表层114不局限于包括P型硅。
每个柱113的内层115由绝缘材料形成。例如，每个柱113的内层115可以包括诸如硅氧化物的绝缘材料。例如，每个柱113的内层115可以包括空气隙(air gap)。并且，在内层115中可以形成孔洞(void)。
在第一掺杂区311与第二掺杂区312之间的区域中，沿着绝缘材料112、柱113和衬底111的暴露表面提供绝缘层116。举例来说，可以沿第二方向去除在第二方向上所设置的最后的绝缘材料112的暴露侧上提供的绝缘层116。
例如，绝缘材料116的厚度可以小于绝缘材料112之间的距离的一半。也就是说，在绝缘材料112中的第一绝缘材料的底面上提供的绝缘层116与低于该第一绝缘材料的第二绝缘材料的顶面上提供的绝缘层116之间，可以提供一区域，在该区域中可以设置除了绝缘材料112和绝缘层116之外的任何材料。
在第一掺杂区311和第二掺杂区312之间的区域中，在绝缘层116的暴露表面上提供第一导电材料211到291。例如，在衬底111与邻近衬底111的绝缘层之间，提供在第一方向上延伸的第一导电材料211。更具体地说，在衬底111与设置在邻近衬底111的绝缘材料112下面的绝缘层116之间，提供在第一方向上延伸的第一导电材料211。在所述绝缘材料112当中的特定绝缘材料的顶面上的绝缘层116与提供在该特定绝缘材料之上的绝缘材料的底 面上所设置的绝缘层之间，提供在第一方向上延伸的第一导电材料。举例来说，在绝缘材料112之间提供在第一方向上延伸的多个第一导电材料221到281。举例来说，第一导电材料211到291可以是金属材料。举例来说，第一导电材料211到291可以是诸如多晶硅的导电材料。
在第二掺杂区312与第三掺杂区313之间的区域中，提供与设置在第一掺杂区311和第二掺杂区312上的结构相同的结构。举例来说，在第二掺杂区312与第三掺杂区313之间的区域中，提供在第一方向上延伸的多个绝缘材料112、在第一方向上顺序地排列并且在第三方向上贯穿多个绝缘材料113的多个柱113、在多个绝缘材料112和多个柱113的暴露表面上提供的绝缘层116、以及在第一方向上延伸的多个第一导电材料212到292。
在第三掺杂区313与第四掺杂区314之间的区域中，提供与设置在第一掺杂区311和第二掺杂区312上的结构相同的结构。举例来说，在第三掺杂区313与第四掺杂区314之间的区域中，提供在第一方向上延伸的多个绝缘材料112、在第一方向上顺序地排列并且在第三方向上贯穿多个绝缘材料112的多个柱113、在多个绝缘材料112和多个柱113的暴露表面上提供的绝缘层116、以及在第一方向上延伸的多个第一导电材料213到293。
分别在多个柱113上提供漏极320。举例来说，漏极320可以包括以第二类型材料掺杂的硅材料。例如，漏极320可以包括以N型材料掺杂的硅材料。在下文中，假定漏极320包括以N型材料掺杂的硅材料。然而，漏极320不局限于包括N型硅材料。
举例来说，每个漏极320的宽度可以大于与其相应的柱113的宽度。例如，每个漏极320可以以垫(pad)的形状提供在相应的柱113的顶面。举例来说，漏极320中的每一个可以延伸到相应柱113的表层114的部分。
在漏极320上提供在第三方向上延伸的第二导电材料331到333。第二导电材料331到333在第一方向上排列，使它们相互间隔预定的或期望的距离。第二导电材料331到333分别连接到相应区域中的漏极320。举例来说，漏极320和在第三方向上延伸的第二导电材料333可以通过对应的接触插塞相互连接。举例来说，第二导电材料331到333可以是金属材料。举例来说，第二导电材料331到333可以是诸如多晶硅的导电材料。
在下文中，将定义第一导电材料211到291、212到292以及213到293的高度。第一导电材料211到291、212到292和213到293被定义为从衬底 111起顺序地具有第一到第九高度。也就是说，邻近衬底111的第一导电材料211到213具有第一高度。邻近第二导电材料331到333的第一导电材料291到293具有第九高度。当第一导电材料211到291、212到292以及213到293中的特定导电材料的次序从衬底111起增加时，该第一导电材料的高度也随之增加。
在图3和图4中，每个柱113与绝缘层116以及多个第一导电材料211到291、212到292和213到293一起形成串。例如，用作公共有源柱(commonactive pillar)的每个柱113与邻近绝缘层116的区域以及第一导电材料211到291、212到292和213到293中的相邻区域一起形成NAND串NS。NAND串NS包括多个晶体管结构TS。晶体管结构TS将参照图5更全面地描述。在示例实施例中，在任何给定串中的多个晶体管结构TS的子集可以被称为子串。
图5是示出图4的晶体管结构TS的横截面图。参照图3到图5，绝缘层116包括第一到第三子绝缘层117，118和119。包含P型硅的柱113的表层114可以用作主体。邻近柱113的第一子绝缘层117可以用作隧穿绝缘层。例如，邻近柱113的第一子绝缘层117可以包括热氧化物层。
第二子绝缘层118可以用作电荷存储层。例如，第二子绝缘层118可以用作电荷俘获层。例如，第二子绝缘层118可以包括氮化物层或金属氧化物层(例如，铝氧化物层、铪氧化物层等等)。
邻近第一导电材料233的第三子绝缘层119可以用作阻挡绝缘层。举例来说，邻近在第一方向上延伸的第一导电材料233的第三子绝缘层119可以具有单层或多层结构。第三子绝缘层119可以是介电常数高于第一子绝缘层117和第二子绝缘层118的高电介质层(high dielectric layer)(例如，铝氧化物层或铪氧化物层等等)。
第一导电材料233可以用作栅极(或控制栅极)。也就是说，用作栅极(或控制栅极)的第一导电材料233、用作阻挡绝缘层的第三子绝缘层119、用作电荷捕获层的第二子绝缘层118、用作隧穿绝缘层的第一子绝缘层117以及包含P型硅并且用作主体的表层114可以形成晶体管(或存储单元晶体管结构)。举例来说，第一到第三子绝缘层117到119可以形成ONO结构(氧化物-氮化物-氧化物)。在下文中，包含P型硅的柱113的表层114被定义为用作第二方向上的主体。在示例实施例中，柱113、绝缘层116和第一导电材料233 的层之间的角度可以是直角、锐角或钝角。
在存储块BLKi中，一个柱113对应于一个NAND串NS。存储块BLKi包括多个柱113。也就是说，存储块BLKi包括多个NAND串NS。更具体地说，存储块BLKi包括在第二方向(或垂直于衬底的方向)上延伸的多个NAND串NS。
NAND串NS中的每一个包括在第二方向上堆叠的多个晶体管结构TS。每个NAND串NS的多个晶体管结构TS中的至少一个用作串选择晶体管SST。每个NAND串的多个晶体管结构TS中的至少一个用作地选择晶体管GST。在示例实施例中，多个晶体管结构TS的子串可以省略串选择晶体管SST和/或地选择晶体管GST。
栅极(或控制栅极)对应于在第一方向上延伸的第一导电材料211到291、212到292和213到293。也就是说，栅极(或控制栅极)形成在第一方向上延伸的字线WL以及至少两条选择线SL(例如，至少一条串选择线SSL和至少一条地选择线GSL)。
在第三方向上延伸的第二导电材料331到333连接到NAND串NS的一端。例如，在第三方向上延伸的第二导电材料331到333用作位线BL。也就是说，在一个存储块BLKi中，一条位线BL连接到多个NAND串。
在NAND串NS的另一端提供在第一方向上延伸的第二类型掺杂区311到314。在第一方向上延伸的第二类型掺杂区311到314用作共源线CSL。
概括地说，存储块BLKi包括在垂直于衬底111的方向(第二方向)上延伸的多个NAND串NS，并且用作NAND闪速存储块(例如，电荷捕获类型)，在该NAND闪速存储块中，多个NAND串NS连接到一条位线BL。
在图3到图5中，已经描述了在九层上提供第一导电材料211到291、212到292以及213到293。然而，不局限于在九层上提供第一导电材料211到291、212到292和213到293。例如，第一导电材料可以被提供在形成存储单元的至少八层以及形成选择晶体管的至少两层上。同时，第一导电材料可以被提供在形成存储单元的多层以及形成选择晶体管的至少两层上。例如，第一导电材料也可以被提供在形成伪存储单元的层上。
在图3到图5中，已经描述了三个NAND串NS连接到一条位线BL。然而，不局限于三个NAND串NS连接到一条位线BL。举例来说，在存储块BLKi中，m个NAND串NS可以连接到一条位线BL。这里，在第一方向上 延伸的第一导电材料211到291、212到292和213到293的数量以及用作共源线CSL的掺杂区311到314的数量也可以被调整为与连接到一条位线BL的NAND串NS的数量相对应。
在图3到图5中，已经描述了三个NAND串NS连接到在第一方向上延伸的第一导电材料中的一个。然而，不局限于三个NAND串NS连接到第一导电材料中的一个。例如，n个NAND串NS可以连接到第一导电材料中的一个。这里，在第三方向上延伸的第二导电材料331到333的数量也可以被调整为对应于连接到第一导电材料之一的NAND串NS的数量。
如图3到5所示，柱113越靠近衬底111，柱113在第一方向和第三方向上的横截面积可以越小。例如，柱113在第一方向和第三方向上的横截面积可能由于工艺特性或误差而改变。
举例来说，柱113是通过向通过蚀刻形成的洞内填入诸如硅和绝缘材料的材料而形成的。随着刻蚀深度增大，通过蚀刻形成的洞在第一和第三方向上的面积可能变小。也就是说，柱113在第一方向和第三方向上的横截面积可能随着柱113逐渐靠近衬底111而变小。
图6是示出根据参照图3到图5描述的存储块BLKi的示例实施例的等效电路BLKi的电路图。参照图3到图6，在第一位线BL1与共源线CSL之间提供NAND串NS11到NS31。在第二位线BL2与共源线CSL之间提供NAND串NS12、NS22和NS32。在第三位线BL3与共源线CSL之间提供NAND串NS13、NS23和NS33。第一到第三位线BL1到BL3分别对应于在第三方向上延伸的第二导电材料331到333。
每个NAND串NS的串选择晶体管SST连接到相应的位线BL。每个NAND串NS的地选择晶体管GST连接到共源线CSL。在每个NAND串NS的串选择晶体管SST和地选择晶体管GST之间提供存储单元MC。
在下文中，以行和列为单位定义NAND串NS。共同连接到一条位线的NAND串NS形成一列。例如，连接到第一位线BL1的NAND串NS11到NS31对应于第一列。连接到第二位线BL2的NAND串NS12到NS32对应于第二列。连接到第三位线BL3的NAND串NS13到NS33对应于第三列。
连接到一个串选择线SSL的NAND串NS形成一行。例如，连接到第一串选择线SSL1的NAND串NS11到NS31形成第一行。连接到第二串选择线SSL2的NAND串NS21到NS23形成第二行。连接到第三串选择线SSL3的 NAND串NS31到NS33形成第三行。
在每个NAND串NS中定义高度。举例来说，在每个NAND串NS中地选择晶体管GST的高度被定义为1。邻近地选择晶体管GST的存储单元MC1的高度被定义为2。串选择晶体管SST的高度被定义为9。邻近串选择晶体管SST的存储单元MC6的高度被定义为7。
当从地选择晶体管GST起存储单元MC的次序的增加时，存储单元MC的高度也随之增加。也就是说，第一到第三存储单元MC1到MC3被定义为分别具有第二到第四高度。第四到第六存储单元MC4到MC6分别被定义为具有第五到第七高度。
同一行的NAND串NS共用地选择线GSL。排列在不同行中的NAND串NS共用地选择线GSL。具有第一高度的第一导电材料211到213相互连接从而形成地选择线GSL。
在同一行的NAND串NS中具有相同高度的存储单元MC共用字线WL。具有相同高度并且对应于不同行的NAND串NS的字线WL公共连接。也就是说，具有相同高度的存储单元MC共用字线WL。
具有第二高度的第一导电材料221到223公共连接以形成第一字线WL1。具有第三高度的第一导电材料231到233公共连接以形成第二字线WL2。具有第四高度的第一导电材料241到243公共连接以形成第三字线WL3。具有第五高度的第一导电材料251到253公共连接以形成第四字线WL4。具有第六高度的第一导电材料261到263公共连接以形成第五字线WL5。具有第七高度的第一导电材料271到273公共连接以形成第六字线WL6。具有第八高度的第一导电材料281到283公共连接以形成第七字线WL7。
同一行的NAND串NS共用串选择线SSL。不同行的NAND串NS分别连接到不同的串选择线SSL1、SSL2和SSL3。第一到第三串选择线SSL1到SSL3分别对应于具有第九高度的第一导电材料291到293。
在下文中，第一串选择晶体管SST1被定义为连接到第一串选择线SSL1的串选择晶体管SST。第二串选择晶体管SST2被定义为连接到第二串选择线SSL2的串选择晶体管SST。第三串选择晶体管SST3被定义为连接到第三串选择线SSL3的串选择晶体管SST。
共源线CSL公共连接到所有NAND串NS。例如，第一到第四掺杂区311 到314相互连接从而形成共源线CSL。
如图6所示，具有相同高度的字线WL公共连接。因此，当选择了具有特定高度的字线WL时，连接到被选字线WL的所有NAND串NS都被选择。
不同行的NAND串连接到不同的串选择线SSL。因此，在连接到相同字线WL的NAND串NS当中，通过选择和不选择串选择线SSL1到SSL3，未选行的NAND串NS可以与相应的位线电隔离，并且被选行的NAND串NS可以电连接到相应的位线。
也就是说，通过选择和不选择串选择线SSL1到SSL3，可以选择NAND串NS的行。可以选择被选行的NAND串NS的列。
举例来说，在编程操作和读操作期间，选择串选择线SSL1到SSL3之一。也就是说，以NAND串NS11到NS13、NS21到NS23以及NS31到NS33的行为单位执行编程操作和读操作。
举例来说，在编程操作或读操作期间向被选行的被选字线施加选择电压，并且向未选字线或伪字线DWL施加未选电压。例如，选择电压是编程电压Vpgm或选择读取电压Vrd。例如，未选电压是通过电压Vpass或未选读取电压Vread。也就是说，以NAND串NS11到NS13、NS21到NS23和NS31到NS33中的被选行的字线为单位执行编程操作和读操作。
举例来说，在第一导电材料211到291、212到292和213到293当中，在用作选择线的第一导电材料与用作字线的第一导电材料之间提供的绝缘材料112的厚度可以大于其他绝缘材料112的厚度。
在图3到图6中，具有第一高度的第一导电材料211、212和213用作地选择线GSL，并且具有第九高度的第一导电材料291、292和293用作串选择线SSL1、SSL2和SSL3。
这里，提供在具有第一高度的第一导电材料211、212和213与具有第二高度的第一导电材料221、222和223之间的绝缘材料112的厚度可以大于提供在具有第二高度的第一导电材料221、222和223与具有第八高度的导电材料281、282和283之间的绝缘材料112的厚度。
同样地，提供在具有第八高度的第一导电材料281、282和283与具有第九高度的第一导电材料291、292和293之间的绝缘材料112的厚度可以大于提供在具有第二高度的第一导电材料221、222和223与具有第八高度的导电材料281、282和283之间的绝缘材料112的厚度。
图7是示出在图1的非易失性存储器件的擦除操作中的电压条件的示例实施例的表。举例来说，可以以存储块为单位执行擦除操作。举例来说，以下，将参照已经在上面参照图3到图6描述的存储块BLKi来描述擦除操作。
在擦除操作中，串选择线SSL1到SSL3被浮置。字线擦除电压Vwe被施加到字线WL1到WL7。例如，字线擦除电压Vwe可以是地电压Vss。地选择线GSL被浮置。此外，擦除电压Vers被施加到衬底111。衬底111和第二方向主体114可以由具有相同的类型的硅材料形成。因此，施加到衬底111的擦除电压Vers被传送到第二方向主体114。举例来说，擦除电压Vers可以是高电压。
地选择线GSL和串选择线SSL1到SSL3处于浮置状态。因此，当第二方向主体114的电压变换时，对地选择线GSL和串选择线SSL1到SSL3产生耦合效应。也就是说，当第二方向主体114的电压增加到擦除电压Vers时，地选择线GSL的电压和串选择线SSL1到SSL3的电压也增加。因此，避免了地选择晶体管GST和串选择晶体管SST被擦除。
字线擦除电压Vwe被施加到字线WL1到WL7。举例来说，字线擦除电压Vwe是低电压。例如，字线擦除电压Vwe可以是地电压Vss。由于第二方向主体114与字线WL1到WL7之间的电压差，在存储单元MC1到MC7中产生Fowler-Nordheim隧穿。因此，存储单元MC1到MC7被擦除。
当擦除电压Vers被施加到衬底111时，在衬底111与地选择线GSL之间可以产生耦合。例如，当衬底111的电压增加时，地选择线GSL的电压也可以由于耦合效应而增加。当地选择线GSL的电压增加时，地选择晶体管GST可以被导通。也就是说，在第二方向主体114中与地选择晶体管GST相对应的区域可以被反转(invert)。
图8是示出上面参照图3到6描述的存储块BLKi的NAND串NS11到NS13、NS21到NS23和NS31到NS33中的NAND串NS 12的横截面图。举例来说，在图8中示出了在擦除操作中地选择晶体管GST被导通的情况。
参照图3到图8，衬底111是P型硅。第二方向主体114中与串选择晶体管SST和存储单元MC1到MC7相对应的区域保持为P型。另一方面，在第二方向主体114中与地选择晶体管GST相对应的区域N1被反转为N型。也就是说，第二方向主体114中与串选择晶体管SST和存储单元MC1到MC7相对应的区域与衬底111电绝缘。因此，施加到衬底111的擦除电压Vers未 传送到第二方向主体114中的存储单元MC1到MC7，因此存储单元MC1到MC7未被擦除。为了避免这个问题，根据发明构思的示例实施例的非易失性存储器件根据存储单元阵列110的衬底的电压电平来驱动地选择线。
图9是示出根据本发明构思的示例实施例的、图1的非易失性存储器件100的擦除方法的流程图。举例来说，假定擦除在上面参照图3到图6描述的存储块BLKi。也就是说，假定地址译码器120中的块字线驱动器123选择存储块BLKi。
参照图1到6和图9，在操作S110，字线擦除电压Vwe被施加到字线WL1到WL7。例如，字线擦除电压Vwe是低电压。例如，字线擦除电压Vwe是地电压Vss。例如，字线擦除电压Vwe具有比地电压Vss低的电平。例如，地址译码器120利用字线擦除电压Vwe驱动字线WL1到WL7。
在操作S120，特定电压Vpd被施加到地选择线GSL。例如，特定电压Vpd是用于截止地选择晶体管GST的电压。例如，特定电压Vpd具有比地选择晶体管GST的阈值电压低的电平。例如，特定电压Vpd是地电压Vss。例如，特定电压Vpd具有比地电压Vss低的电平。例如，地址译码器120利用特定电压Vpd驱动地选择线GSL。
在操作S130，擦除电压Vers被施加到衬底111。例如，擦除电压Vers是高电压。例如，衬底偏置电路160可以向衬底111供应擦除电压Vers。
在操作S140，地选择线GSL根据衬底电压的变化被浮置。例如，衬底监视电路130监视存储单元阵列110的衬底111的电压变化。基于衬底111的电压变化，衬底监视电路130激活或去激活地使能信号GE。响应于地使能信号GE，地址译码器120向地选择线GSL施加特定电压Vpd，或浮置地选择线GSL。
尽管在图9中操作S110到S130按顺序执行，但是举例来说操作S110到S130可以同时执行。举例来说，操作S110和S120可以顺序地执行。举例来说，操作S110到S130可以以相反的次序执行。举例来说，可以在执行操作S110到S130的同时，串选择线驱动器125在S140中控制串选择线SSL1到SSL3被浮置。
图10是示出基于图9的擦除方法的擦除电压条件的示例表。
参照图1到6、图9和图10，在擦除操作中，串选择线SSL1到SSL3被浮置。在擦除操作中，字线擦除电压Vwe被施加到字线WL1到WL7。当 擦除操作开始时，特定电压Vpd被施加到地选择线GSL。随后，地选择线GSL被浮置。在擦除操作中，擦除电压Vers被施加到衬底111。
图11是示出基于图9的擦除方法和图10的电压条件的电压变化的示例时序图。
参照图1到图6、图9到图11，一旦擦除操作开始，在第一时间t1，擦除电压Vers被施加到衬底111。也就是说，在第一时间t1，衬底111的电压开始增加。
此时，特定电压Vpd被施加到地选择线GSL。例如，地选择线GSL保持地电压Vss。因此，地选择晶体管GST保持截止状态。因此，衬底111的电压可以被传送到第二方向主体114。也就是说，第二方向主体114的电压与衬底111的电压一起增加。
字线擦除电压Vwe被施加到字线WL1到WL7。
串选择线SSL1到SSL3处于浮置状态。第二方向主体114的电压变化对串选择线SSL1到SSL3造成耦合效应。也就是说，当第二方向主体114的电压与衬底111一起增加时，串选择线SSL1到SSL3的电压也增加。
在第二时间t2，衬底111的电压电平达到阈值或目标电压电平Vtar。一旦衬底111的电压电平达到阈值或目标电压电平Vtar，则地选择线GSL被浮置。例如，图14A或图14B中的地选择线驱动器129浮置地选择线GSL。在第二时间t2之后，衬底111的电压增加到擦除电压Vers的电平。当衬底111的电压增加时，串选择线SSL1到SSL3的电压随之增加。例如，串选择线SSL1到SSL3的电压可以增加到串选择线电压Vss1的电平。
由于从第二时间t2起地选择线GSL被浮置，因此在第二时间t2之后地选择线GSL的电压由于耦合效应而增加。例如，地选择线GSL的电压可以增加到地选择线电压Vgs1的电平。在擦除操作期间，字线WL1到WL7的电压保持在字线擦除电压Vwe的电平。例如，字线擦除电压Vwe可以是地电压Vss。
擦除电压Vers被施加到第二方向主体114，并且字线擦除电压Vwe被施加到字线WL1到WL7。由于第二方向主体114与字线WL1到WL7之间的电压差，在存储单元MC1到MC7中产生Fowler-Nordheim隧穿(tunneling)。因此，存储单元MC1到MC7被擦除。
擦除电压Vers被施加到第二方向主体114，并且串选择线电压Vss1在串 选择线SSL1到SSL3中。第二方向主体114与串选择线SSL1到SSL3之间的电压差未大到足以引起Fowler-Nordheim隧穿。
擦除电压Vers被施加到第二方向主体114，并且地选择线电压Vgs1被施加到地选择线GSL。衬底111的电压达到目标电压电平Vtar，然后地选择线GSL的电压由于耦合效应而开始增加。也就是说，地选择线电压Vgs1的电平受到目标电压Vtar的电平的影响。当控制目标电压Vtar的电平时，也能够控制地选择线电压Vgs1的电平。
举例来说，可以确定目标电压Vtar的电平，使得不会由于擦除电压Vers与地选择线电压Vgs1之间的电压差而导致Fowler-Nordheim隧穿。例如，可以控制目标电压Vtar的电平，以使地选择线电压Vgs1的电平变为擦除电压Vers的电平的一半。因此，避免了地选择晶体管GST被擦除。
按照根据发明构思的示例实施例的擦除方法，如上所述，根据衬底111的电压电平控制地选择线GSL的电压。在擦除操作开始时，特定电压Vpd被施加到地选择线GSL。该特定电压是用于不反转第二方向主体114中与地选择晶体管GST相对应的区域的电压。当衬底111的电压电平达到目标电压Vtar的电平时，地选择线GSL被浮置。也就是说，避免了存储单元MC1到MC7的擦除干扰，并且避免了地选择晶体管GST被擦除。因此，可以提高非易失性存储器件100的可靠性。
图12是示出图1的衬底监视电路130的示例框图。
参照图12，衬底监视电路130包括上调整器(up-trimmer)131、下调整器(down-trimmer)133和/或比较器135。
存储器阵列的衬底的衬底电压Vsub被提供给上调整器131。下调整器133连接到地电压。上调整器131与下调整器133之间的中间节点C连接到比较器135。上调整器131和下调整器133分割衬底电压Vsub。例如，上调整器131和下调整器133可以具有电阻值。也就是说，由上调整器131和下调整器133分割的衬底电压Vsub被提供给比较器135。
举例来说，上调整器131和下调整器133可以具有可变电阻值。例如，上调整器131可以响应于第一代码信号CODE1控制电阻值。下调整器133可以响应于第二代码信号CODE2控制电阻值。
比较器135比较中间节点C的电压和参考电压Vref。比较器135根据比较的结果激活或去激活地使能信号GE。地使能信号GE被传送到地址译码器 120。地址译码器120响应于地使能信号GE驱动被选存储块(例如BLKi)的地选择线GSL。例如，如上面参照图9到图11所描述的，地址译码器120可以驱动地选择线GSL。也就是说，可以根据上调整器131和下调整器133的分割比以及参考电压Vref的电平来设置目标电压Vtar的电平。
而且，上调整器131和下调整器133的分割比通过代码信号CODE1和CODE2来控制。因此，可以基于代码信号CODE1和CODE2改变目标电压Vtar的电平。可以使用存储在存储阵列中的电子熔丝(e-fuse)数据，在非易失性存储器件的上电序列中设置所述代码CODE1和CODE2。
在图12中，已经如上描述了比较器135的输出被提供为地使能信号GE。然而，可以附加地提供逻辑块，该逻辑块控制比较器135的输出，使其作为地使能信号GE被输出。
图13是示出图12的上调整器131的示例电路图。
参照图13，上调整器131包括第一到第n电阻器R1到Rn、以及第一到第n开关T1到Tn。举例来说，第一到第n开关T1到Tn被图示为晶体管，但是它们不局限于此。
第一到第n电阻器R1到Rn串联连接。第一到第n电阻器R1到Rn和第一到第n晶体管T1到Tn分别并联连接。第一到第n晶体管T1到Tn响应于第一代码信号CODE1而操作。举例来说，当第一晶体管T1被导通时，通过第一晶体管T1提供绕过第一电阻器R1的路径。因此，上调整器131的电阻值降低。当第一晶体管T1截止时，不提供绕过第一电阻器R1的路径。因此，第一电阻器R1的电阻值反映在上调整器131的电阻值中。除了提供第二代码信号CODE2之外，可以像上调整器131那样配置图12的下调整器133。因而，将省略对下调整器133的详细描述。
如上所述，通过基于第一代码信号CODE1进行控制，可以控制上调整器131的电阻值。同时，通过控制第二代码信号CODE2，可以控制下调整器133的电阻值。因此，通过控制第一代码信号CODE1和第二代码信号CODE2，可以改变目标电压Vtar的电平。
图14A是示出图1的非易失性存储器件的存储单元阵列110和地址译码器120的示例框图。作为示例，图示了存储单元阵列110的存储块BLKi。
参照图14A，地址译码器120包括传送通过电路(transfer pass circuit)121、块字线驱动器123、串选择线驱动器125、字线驱动器127和地选择线 驱动器129。
电压传送通过电路121响应于BLKWL信号在选择线上传送来自SSL驱动器、WL驱动器和GSL驱动器的电压。传送通过电路121包括多个开关。举例来说，传送通过电路121可以包括多个晶体管。举例来说，传送通过电路121可以包括多个高电压晶体管。
传送电路121的晶体管的栅极共同连接到块字线BLKWL。通过电路121的一些晶体管分别连接在串选择线SSL1到SSL3与选择线SS1到SS3之间。通过电路121的一些晶体管分别连接在字线WL1到WL7与选择线S1到S3之间。开关电路121的一部分晶体管连接在地选择线GSL与选择线GS之间。也就是说，通过电路121响应于块字线BLKWL的电压电平，将串选择线SSL1到SSL3、字线WL1到WL7和地选择线GSL分别连接到串选择线驱动器125、字线驱动器127和地选择线驱动器129。
块字线驱动器123驱动块字线BLKWL，以便使存储单元阵列110的存储块BLK1到BLKi中的一个被选择。BLKWL。例如，当存储块BLKi被选择时，块字线驱动器123向块字线BLKWL施加选择电压。举例来说，块字线驱动器123在编程操作和读操作中向块字线BLKWL施加高电压Vpp。举例来说，块字线驱动器123在擦除操作中向块字线BLKWL施加电源电压Vcc。
串选择线驱动器125连接到选择线SS1到SS3。选择线SS1到SS3通过通过电路121连接到串选择线SSL1到SSL3。也就是说，串选择线驱动器125通过通过电路121驱动串选择线SSL1到SSL3。例如，串选择线驱动器125在擦除操作中浮置串选择线SSL1到SSL3。
字线驱动器127连接到选择线S1到S7。选择线S1到S7通过通过电路121分别连接到字线WL1到WL7。也就是说，字线驱动器127通过通过电路121驱动字线WL1到WL7。举例来说，在擦除操作中字线驱动器127向字线WL1到WL7施加字线擦除电压Vwe。
地选择线驱动器129连接到选择线GS。选择线GS通过通过电路121连接到地选择线GSL。也就是说，地选择线驱动器129通过通过电路121驱动地选择线GSL。
在擦除操作中，地选择线驱动器129响应于地使能信号GE而操作举例来说，当开始擦除操作时，地选择线驱动器129向地选择线GSL施加特定 电压Vpd。该特定电压Vpd是用于不反转第二方向主体114中与地选择晶体管GST相对应的区域的电压。当地使能信号GE的逻辑值改变时，地选择线驱动器129浮置地选择线GSL。
例如，当地使能信号GE变化时，地选择线驱动器129控制输出，以便浮置地选择线GSL。例如，地选择线驱动器129输出具有与块字线BLKWL的电压电平相同电平的电压。例如，当在擦除操作中电源电压Vcc被施加到块字线BLKWL时，地选择线驱动器129根据地使能信号GE的变化输出该电源电压Vcc。此时，与地选择线GSL相对应的通过电路121的栅极电压和漏极(或源极)电压变为相同。因而，与地选择线GSL相对应的通过电路121的晶体管被截止。也就是说，地选择线GSL被浮置。
当地使能信号GE变化时，地选择线驱动器129不局限于其输出具有与块字线BLKWL的电压电平相同电平的电压。并且，当地使能信号GE变化时，地选择线驱动器129不局限于其输出电源电压Vcc。举例来说，当地使能信号GE变化时，地选择线驱动器129输出用于截止与地选择线GSL相对应的通过电路121的晶体管的电压。举例来说，当地使能信号GE变化时，地选择线驱动器129浮置输出节点。
如上所述，根据发明构思的示例实施例的非易失性存储器件100包括用于存储单元阵列110的每个存储块BLKi的传送通过电路121、块字线驱动器123、串选择线驱动器125、字线驱动器127和地选择线驱动器129。如上所述，根据发明构思的实施例的非易失性存储器件100在擦除操作中随着存储单元阵列110的衬底电压的变化来驱动地选择线GSL。因此，避免了存储单元MC1到MC7的擦除干扰，并且避免了地选择晶体管GST被擦除。也就是说，提高了非易失性存储器件100的可靠性。
图14B是示出图1的非易失性存储器件的存储单元阵列110和地址译码器120’的另一示例框图。作为示例，图示了存储单元阵列110的存储块BLK0和BLK1。
参照图14B，与图14A的地址译码器120相比，地址译码器120’包括用于每个存储块BLK0和BLK1的传送通过电路1210、1211和块字线驱动器1230、1231，以及用于所有存储块BLKn的一个公共的串选择线驱动器125、字线驱动器127和地选择线驱动器129。
电压传送传送通过电路121n响应于来自相应的块字线驱动器123n的 BLKWL信号，在选择线上传送来自SSL驱动器125、WL驱动器127和GSL驱动器129的电压。传送通过电路121n包括多个开关。举例来说，传送通过电路121n可以包括多个晶体管。举例来说，传送通过电路121n可以包括多个高电压晶体管。
每个传送通过电路121n的晶体管的栅极共同连接到块字线BLKWL。每个传送通过电路121n的一些晶体管分别连接在串选择线SSL1到SSL3与选择线SS1到SS3之间。每个传送通过电路121n的一些晶体管分别连接在字线WL1到WL7与选择线S1到S3之间。每个传送通过电路121的一部分晶体管连接在地选择线GSL与选择线GS之间。也就是说，每个传送通过电路121n响应于块字线BLKWL的电压电平，将串选择线SSL1到SSL3、字线WL1到WL7和地选择线GSL分别连接到串选择线驱动器125、字线驱动器127和地选择线驱动器129。
每个块字线驱动器123n驱动块字线BLKWL，以便使存储单元阵列110的存储块BLK1到BLKi中的一个被选择。例如，当存储块BLK0被选择时，块字线驱动器1230向块字线BLKWL施加选择电压。举例来说，块字线驱动器1230在编程操作和读操作中向块字线BLKWL施加高电压Vpp。举例来说，块字线驱动器1230在擦除操作中向块字线BLKWL施加电源电压Vcc。
串选择线驱动器125连接到每个存储块BLKn的选择线SS1到SS3。选择线SS1到SS3通过相应的传送通过电路121n连接到串选择线SSL1到SSL3。也就是说，串选择线驱动器125通过相应的传送通过电路121n驱动每个存储块BLKn的串选择线SSL1到SSL3。例如，串选择线驱动器125在擦除操作中浮置串选择线SSL1到SSL3。
字线驱动器127连接到每个存储块BLKn的选择线S1到S7。选择线S1到S7通过相应的传送通过电路121n分别连接到字线WL1到WL7。也就是说，字线驱动器127通过相应的传送通过电路121n驱动字线WL1到WL7。举例来说，在擦除操作中，字线驱动器127向字线WL1到WL7施加字线擦除电压Vwe。
地选择线驱动器129连接到每个存储块BLKn的选择线GS。选择线GS通过相应的传送通过电路121n连接到地选择线GSL。也就是说，地选择线驱动器129通过相应的传送通过电路121n驱动地选择线GSL。
在擦除操作中，地选择线驱动器129响应于地使能信号GE而操作举 例来说，当开始擦除操作时，地选择线驱动器129向地选择线GSL施加特定电压Vpd。该特定电压Vpd是用于不反转第二方向主体114中与地选择晶体管GST相对应的区域的电压。当地使能信号GE的逻辑值改变时，地选择线驱动器129浮置地选择线GSL。
例如，当地使能信号GE变化时，地选择线驱动器129控制输出，以便浮置地选择线GSL。例如，地选择线驱动器129输出具有与块字线BLKWL的电压电平相同电平的电压。例如，当在擦除操作中电源电压Vcc被施加到块字线BLKWL时，地选择线驱动器129根据地使能信号GE的变化输出该电源电压Vcc。此时，与地选择线GSL相对应的传送通过电路121的栅极电压和漏极(或源极)电压变为相同。因而，与地选择线GSL相对应的传送通过电路121的晶体管截止。也就是说，地选择线GSL被浮置。
当地使能信号GE变化时，地选择线驱动器129不局限于其输出具有与块字线BLKWL的电压电平相同电平的电压。并且，当地使能信号GE变化时，地选择线驱动器129不局限于其输出电源电压Vcc。举例来说，当地使能信号GE变化时，地选择线驱动器129输出用于截止与地选择线GSL相对应的传送通过电路121n的晶体管的电压。举例来说，当地使能信号GE变化时，地选择线驱动器129浮置输出节点。
如上所述，地址译码器120’包括用于每个存储块BLK0和BLK1的传送通过电路1210、1211和块字线驱动器1230、1231，以及用于所有存储块BLKn的一个公共的串选择线驱动器125、字线驱动器127和地选择线驱动器129。如上所述，根据发明构思的实施例的非易失性存储器件100在擦除操作中随着存储单元阵列110的衬底电压的变化来驱动地选择线GSL。因此，避免了存储单元MC1到MC7的擦除干扰，并且避免了地选择晶体管GST被擦除。也就是说，提高了非易失性存储器件100的可靠性。
图15是示出根据本发明构思的示例实施例的参照图3和图5描述的存储块BLKi的等效电路BLKi_1的电路图。与参照图6描述的等效电路相比，在存储块BLKi_1的每个NAND串NS附加地提供横向晶体管LTR。
在每个NAND串NS中，横向晶体管LTR连接在地选择晶体管GST和共源线CSL之间。横向晶体管LTR的栅极(或控制栅极)以及地选择晶体管GST的栅极(或控制栅极)连接到地选择线GSL。
如参照图3到图6所描述的，具有第一高度的第一导电材料211、212 和213分别对应于第一到第三地选择线GSL1到GSL3。
一旦特定电压被施加到具有第一高度的第一导电材料211、212和213，在邻近该第一导电材料211、212和213的表层114的区域中就形成沟道。而且，如果特定电压被施加到第一导电材料211、212和213，则在邻近该第一导电材料211、212和213的衬底111的区域中形成沟道。
第一掺杂区311连接到通过第一导电材料的电压形成的衬底111中的沟道。通过第一导电材料211的电压产生的衬底111的沟道连接到表层114中通过第一导电材料211的电压形成的沟道，所述表层114用作第二方向的主体。
同样地，通过第一导电材料211、212和213的电压在衬底111中形成沟道。第一到第四掺杂区311到314分别通过在衬底111中由第一导电材料211、212和213的电压形成的沟道连接到用作第二方向的主体的表层114。
如参照图3到图6所描述的，第一到第四掺杂区311到314公共连接以形成共源线CSL。共源线CSL以及存储单元MC1到MC6的沟道通过与衬底111垂直和平行的沟道电连接，所述沟道是通过地选择线GSL的电压形成的。
也就是说，可以理解为，在共源线CSL和第一存储单元MC1之间提供由地选择线GSL驱动的、与衬底垂直和平行的晶体管。垂直于衬底的晶体管可以被理解为地选择晶体管GST，并且平行于衬底衬底的晶体管可以被理解为横向晶体管LST。
图16是示出根据本发明构思的示例实施例的参照图3和图5描述的存储块BLKi的等效电路BLKi_1的电路图。与参照图6描述的等效电路相比，在每个NAND串NS中，可以在存储单元MC1到MC6与共源线CSL之间提供两个地选择晶体管GST1和GST2。与具有相同高度的地选择晶体管GST1或GST2相对应的地选择线GSL1和GSL2可以公共连接。此外，与同一NAND串NS相对应的地选择线GSL1和GSL2可以公共连接。
图17是示出根据本发明构思的示例实施例的参照图3和图5描述的存储块BLKi的等效电路BLKi_2的电路图。与图16的存储块BLKi_1相比，可以在存储单元MC1到MC5与位线BL之间提供两个串选择晶体管SSTa和SSTb。
在同一行中的NAND串中，具有相同高度的串选择晶体管SSTa或SSTb可以共用一条串选择线SSL。例如，在第一行的NAND串NS11到NS13中， a串选择晶体管SSTa共用1a串选择线SSL1a。b串选择晶体管SSTb共用1b串选择线SSL1b。
在第二行中的NAND串NS21到NS23中，a串选择晶体管SSTa共用2a串选择线SSL2a。b串选择晶体管SSTb共用2b串选择线SSL2b。
在第三行中的NAND串NS21到NS23中，a串选择晶体管SSTa共用3a串选择线SSL3a。b串选择晶体管SSTb共用3b串选择线SSL3b。
图18是示出根据本发明构思的示例实施例的参照图3和图5描述的存储块BLKi的等效电路BLKi_3的电路图。与图17的存储块BLKi_2相比，与同一行的NAND串NS相对应的串选择线SSL被公共连接。
图19是示出根据本发明构思的示例实施例的参照图3和图5描述的存储块BLKi的等效电路BLKi_4的电路图。与图6的存储块BLKi相比，在每个NAND串NS中，在串选择晶体管SST与存储单元MC6之间提供伪存储单元DMC。伪存储单元DMC1共同连接到伪字线DWL。也就是说，在串选择线SSL1到SSL3与字线WL6之间提供伪字线DWL。
图20是示出根据本发明构思的示例实施例的参照图3和图5描述的存储块BLKi的等效电路BLKi_5的电路图。与图6的存储块BLKi相比，在每个NAND串NS中，在地选择晶体管GST与存储单元MC1之间提供伪存储单元DMC。伪存储单元DMC共同连接到伪字线DWL。也就是说，在地选择线GSL与字线WL1之间提供伪字线DWL。
图21是示出根据本发明构思的示例实施例的参照图3和图5描述的存储块BLKi的等效电路BLKi_6的电路图。与图6的存储块BLKi相比，在每个NAND串NS中，在地选择晶体管GST与存储单元MC1之间以及在串选择晶体管SST与存储单元MC6之间提供伪存储单元DMC。伪存储单元DMC共同连接到伪字线DWL1和DWL2。也就是说，在地选择线GSL与字线WL1之间提供伪字线DWL1，并且在串选择线SSL与字线MC5之间提供伪字线DWL2。图22是根据本发明构思的示例实施例的存储块BLK1-BLKz中的一个存储块BLKi’的透视图。沿存储块BLKi’的I-I’线截取的截面图与图3中示出的相同。
与图3的存储块BLKi相比，在存储块BLKi’中，柱113’具有方柱形式。而且，在沿着第一方向相互间隔特定距离的柱113’之间提供绝缘材料101。举例来说，绝缘材料101沿第二方向延伸，并且接触衬底111。
参照图3描述的第一导电材料211到291、212到292和213到293在包括绝缘材料101的区域中被分成第一部分211a到291a、212a到292a和213a到293a以及第二部分211b到291b、212b到292b和213b到293b。
在第一掺杂区311和第二掺杂区312上的区域中，每个柱113’形成第一导电材料的第一部分211a到291a和绝缘层116以及一个NAND串NS，并且形成第一导电材料的第二部分211b到291b和绝缘层116以及另一个NAND串NS。
在第二掺杂区312和第三掺杂区313上的区域中，每个柱113’形成第一导电材料的第一部分212a到292a和绝缘层116以及一个NAND串NS，并且形成第一导电材料的第二部分212b到292b和绝缘层116以及另一个NAND串NS。
在第三掺杂区313和第四掺杂区314上的区域中，每个柱113’形成第一导电材料的第一部分213a到293a和绝缘层116以及一个NAND串NS，并且形成第一导电材料的第二部分213b到293b和绝缘层116以及另一个NAND串NS。
也就是说，使用绝缘材料101分离在每个柱113’的两侧提供的第一导电材料的第一部分211a到291a和第二部分211b到291b，从而使每个柱113’可以形成两个NAND串。
如参照图3到图6所描述的，第一导电材料的第一部分211a到291a以及第二部分211b到291b、212b到292b和213b到293b可以分别对应于地选择线GSL、字线WL和串选择线SST。具有相同高度的字线WL被公共连接。
举例来说，除了NAND串NS中的行的数量之外，存储块BLKi’的等效电路可以被图示为图6中示出的等效电路BLKi_1。例如，存储块BLKi’的等效电路的NAND串NS中行的数量可以是图6中示出的等效电路BLKi_1的NAND串NS中行的数量的两倍。
举例来说，除了NAND串NS中的行的数量之外，存储块BLKi’的等效电路可以被图示为图15到图21中示出的等效电路BLKi_2到BLKi_8。例如，存储块BLKi’的等效电路的NAND串NS中行的数量可以是图15到图21中示出的等效电路BLKi_2到BLKi_8的NAND串NS中行的数量的两倍。
存储块BLKi’的每个NAND串可以包括横向晶体管LTR。可以在存储块BLKi′的子块之间提供至少一个伪存储单元DMC。可以改变可以进一步在 存储块BLKi′的子块之间提供的存储单元DMC的数量。
在每个NAND串中，可以提供至少两个串选择晶体管SST。在每个NAND串中，可以提供至少两个地选择晶体管GST。在每个NAND串中，可以在存储单元MC与串选择晶体管SST之间提供至少一个伪存储单元DMC。在每个NAND串中，可以在存储单元MC与地选择晶体管GST之间提供至少一个伪存储单元DMC。
图22是示出根据本发明构思的示例实施例的图2的存储块BLKi的框图。
与图3的存储块BLKi相比，在存储块BLKi’中，柱113’可以以四边形柱的形状提供。并且，在沿第一方向设置的柱113’之间提供绝缘材料120。举例来说，绝缘材料120在第二方向上扩展并且连接到衬底111。并且，绝缘材料120在除了提供有柱113’的区域之外的区域中、在第一方向上扩展。也就是说，上面参照图3描述的、在第一方向上延伸的导电材料211到291、212到292和213到293可以分别被分成两个部分211a到291a、211b到291b、212a到292a、212b到292b、213a到293a和213b到293b。导电材料的被分割的部分211a到291a、211b到291b、212a到292a、212b到292b、213a到293a以及213b到293b可以被电绝缘。
在第一掺杂区311和第二掺杂区312上的区域中，每个柱113’、在第一方向上延伸的导电材料的部分211a到291a以及绝缘层116可以形成一个NAND串NS，并且每个柱113’、在第一方向上延伸的导电材料的部分211b到291b以及绝缘层116可以形成另一个NAND串NS。
在第二掺杂区312和第三掺杂区313上的区域中，每个柱113’、在第一方向上延伸的导电材料的部分212a到292a以及绝缘层116可以形成一个NAND串NS，并且每个柱113’、在第一方向上延伸的导电材料的部分212b到292b以及绝缘层116可以形成另一个NAND串NS。
在第三掺杂区313和第四掺杂区314上的区域中，每个柱113’、在第一方向上延伸的导电材料的部分213a到293a以及绝缘层116可以形成一个NAND串NS，并且每个柱113’、在第一方向上延伸的导电材料的部分213b到293b以及绝缘层116可以形成另一个NAND串NS。
也就是说，通过利用绝缘层120电绝缘提供到每个柱113′的两个侧面的、并且在第一方向上延伸的导电材料211a到291a和211b到291b，每个柱113′可以形成两个NAND串NS。
沿着以上参照图22描述的存储块BLKi的I-I′线截取的横截面图如图4所示。因此，将省略存储块BLKi′的横截面图以及对其的描述。
图23是根据发明构思的示例实施例的、包括图1的非易失性存储器件100的存储系统1000的框图。
参照图23，根据发明构思的示例实施例的存储系统1000包括非易失性存储器件1100和控制器1200。
非易失性存储器件1100可以如上面参照图1到图22所描述的那样操作。例如，非易失性存储器件1100在擦除操作中向地选择线GSL施加特定电压。随着非易失性存储器件1100的衬底111的电压变化，非易失性存储器件1100浮置地选择线GSL。因此，避免了擦除干扰，并且提高了非易失性存储器件1100以及包括该非易失性存储器件1100的存储系统1000的可靠性。
控制器1200连接到主机和非易失性存储器件1100。响应于来自主机的请求，控制器1200存取非易失性存储器件1100。例如，控制器1200控制非易失性存储器件1100的读操作、写操作、擦除操作和后台操作。控制器1200提供在非易失性存储器件1100与主机之间的接口。控制器1200驱动用于控制非易失性存储器件1100的固件。
举例来说，控制器1200还可以包括RAM、处理单元、主机接口和存储器接口。RAM被用作处理单元的工作存储器、非易失性存储器件1100与主机之间的高速缓冲存储器、以及非易失性存储器件1100与主机之间的缓冲存储器中的至少一个。处理单元控制控制器1200的总体操作。
主机接口包括用于主机与控制器1200之间的数据交换的协议。举例来说，主机接口通过多种接口协议中的至少一种与外部设备(例如，主机)通信，所述多种接口协议诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互联(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA(SATA)协议、并行ATA(PATA)协议、小型组件小型接口(SCSI)协议、增强型小盘接口(ESDI)协议和集成驱动电子电路(IDE)协议。
存储系统1000还可以包括纠错块。纠错块利用纠错码(ECC)检测和纠正从非易失性存储器件1100读取的数据的错误。举例来说，纠错块可以作为控制器1200的元件提供。纠错块可以作为非易失性存储器件1100的元件提供。
控制器1200和非易失性存储器件1100可以集成为一个半导体器件。举例来说，控制器1200和非易失性存储器件1100可以集成为一个半导体器件，以构成存储卡。例如，控制器1200和非易失性存储器件1100可以集成为一个半导体器件，以构成存储卡，诸如PC卡(个人计算机存储卡国际协会(Personal Computer Memory Card International Association)，PCMCIA)、紧凑型闪存卡(compact flash card，CF)，智能媒体卡(SM、SMC)、记忆棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)和通用闪速存储器件(UFS)。
控制器120和非易失性存储器件1100集成为一个半导体器件，以构成半导体驱动器(固态驱动器(Solid State Drive，SSD))。半导体驱动器(SSD)包括用于在半导体存储器中存储数据的存储单元。当存储系统1000被用作半导体驱动器(SSD)时，可以显著提高连接到该存储系统1000的主机的操作速度。
再例如，存储系统1000被提供作为电子设备的各种元件之一，所述电子设备诸如计算机、超移动PC(Ultra Mobile PC，UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、上网平板电脑(web-tablet)、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航设备、黑匣子、数码相机、数字多媒体广播(DMB)播放器、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、用于在无线环境下发送/接收信息的设备、配置家庭网络的各种电子设备之一、配置计算机网络的各种电子设备之一、配置车联网(telematics network)的各种电子设备之一、RFID器件以及配置计算系统的各种元件之一。
举例来说，非易失性存储器件1100或存储系统1000可以以各种类型的封装来安装。例如，非易失性存储器件1100或存储系统1000可以以如下封装类型来封装，从而被安装，所述封装类型例如层叠封装(Package on Package，PoP)、球栅阵列(Ball grid array，BGA)、芯片尺寸封装(Chip scalepackage，CSP)、塑料带引线芯片载体(Plastic Leaded Chip Carrier，PLCC)、塑料双列直插封装(Plastic Dual In-Line Package，PDIP)、叠片内裸片封装(Die inWaffle Pack，DIWP)、晶圆内裸片形式(Die in Wafer Form，DIWF)、板上芯片(Chip On Board，COB)、陶瓷双列直插封装(Ceramic Dual In-Line Package，CERDIP)、塑料标准四边扁平封装(Metric Quad Flat Pack，MQFP)、薄型四边扁平封装(Thin Quad FlatPack，TQFP)、小外型封装(Small OutlinePackage，SOP)、缩小外型封装(Shrink Small Outline Package，SSOP)、薄型四边扁平封装(Thin Quad FlatPack，TQFP)、系统级封装(System InPackage，SIP)、多芯片封装(Multi Chip Package，MCP)、晶圆级堆叠封装(WaferLevel Stack Package，WLSP)、晶圆内裸片形式(Die in Wafer Form，DIWF)、叠片上裸片封装(Die On Waffle Package，DOWP)、晶圆级结构封装(Wafer-level Fabricated Package，WFP)和晶圆级处理堆叠封装(Wafer-LevelProcessed Stack Package，WSP)。
图24是示出图23的存储系统1000的应用示例的框图。
参照图24，存储系统2000包括非易失性存储器件2100和/或控制器2200。非易失性存储器件2100包括多个非易失性存储器芯片。多个非易失性存储器芯片被分成组。每组非易失性存储器芯片被配置为通过一个公共通道与控制器2200通信。在图24中，示出了多个非易失性存储器芯片通过第一通道CH1到第k通道CHk与控制器2200通信。每个非易失性存储器芯片具有与参照图1到图25描述的非易失性存储器件100相同的配置。
举例来说，控制器2200被配置为控制非易失性存储器件2100。例如，控制器2200被配置为控制非易失性存储器件2100的刷新操作。如参照图18到图20所描述的，控制器2200控制非易失性存储器件2100的刷新操作。
控制器2200通过多个通道与多个非易失性存储器芯片通信。因此，当在连接到特定通道的一个非易失性存储器芯片中执行刷新操作时，连接到其他通道的非易失性存储器芯片继续处于备用状态。也就是说，当在连接到一个通道的一个非易失性存储器芯片中执行刷新操作的同时，可以在连接到其他通道的非易失性存储器芯片中执行诸如写入、读取和擦除的操作。
图25是示出具有参照图24描述的存储系统2000的计算系统3000的框图。参照图25，计算系统3000包括中央处理单元(CPU)3100、随机存取存储器(RAM)3200、用户接口3300、电源3400、系统总线3500和/或存储系统2000。
存储系统2000通过系统总线3500电连接到CPU 3100、RAM 3200、和电源3400。通过用户接口3300提供的或由CPU处理的数据可以存储在存储系统2000中。存储系统2000包括控制器2200和非易失性存储器件2100。
在图25中，示出了非易失性存储器件2100通过控制器2200连接到系统总线3500。然而，非易失性存储器件2100可以直接连接到系统总线3500。此时，CPU 3100控制非易失性存储器件2100的刷新操作。
在图25中，描述了提供参照图24描述的存储系统2000。然而，也可以将存储系统2000替换为参照图23描述的存储系统1000。
举例来说，计算系统3000可以被配置为包括参照图1和24描述的所有存储系统1000和2000。
根据发明构思的示例实施例，避免了由于地选择晶体管的激活所致的擦除干扰。因此，所述非易失性存储器件、其擦除方法以及包括该非易失性存储器件的存储系统可以具有提高的可靠性。
以上公开的主题应被看作是说明性的，而不是限制性的，并且权利要求旨在覆盖落入本发明构思的真实精神和范围内的所有修改、改进以及其他实施例。因而，在法律允许的最大程度内，本发明构思的范围由权利要求及其等效物的最宽泛的可允许解释来确定，而不应受限于或局限于前述具体描述。

Claims (19)

1.一种非易失性存储器件的擦除方法，该非易失性存储器件具有存储串，该存储串包括多个存储单元、串选择晶体管和地选择晶体管，所述擦除方法包括：
向分别连接到所述存储单元的多条字线施加字线擦除电压；
向连接到所述地选择晶体管的地选择线施加特定电压；
向在向所述地选择线施加特定电压的步骤中在其中形成所述存储串的衬底施加擦除电压；以及
响应于所述衬底的电压变化浮置所述地选择线，
其中，施加特定电压包括：向所述地选择线施加地电压，
其中，当所述衬底的电压电平达到目标电压电平时，执行浮置所述地选择线。
2.如权利要求1所述的擦除方法，其中，所述存储单元在垂直于衬底的方向上堆叠。
3.一种非易失性存储器件，包括：
存储单元阵列，包括在衬底上提供的多个存储单元串；
读写电路，通过多条位线连接到所述存储单元串，并且被配置为驱动所述位线；
地址译码器，通过多条字线、串选择线和地选择线连接到所述存储单元串，并且被配置为驱动所述字线和所述选择线；以及
衬底监视电路，其监视所述衬底的电压电平，其中，所述地址译码器在擦除操作中根据监视结果驱动所述地选择线，
其中，当开始将用于擦除操作的擦除电压施加到衬底时，所述地址译码器被配置为将所述地选择线驱动至地电压，
其中，在所述擦除操作期间，所述地址译码器被配置为：当所述衬底的电压电平达到目标电压电平时，浮置所述地选择线。
4.如权利要求3所述的非易失性存储器件，其中，所述衬底监视电路包括：
第一调整器和第二调整器，连接在地节点与向其提供所述衬底的电压的衬底节点之间；以及
比较器，其被配置为比较目标电压和所述第一调整器与第二调整器之间的节点的电压，以输出所述监视结果。
5.一种非易失性存储器件的擦除方法，该非易失性存储器件包括衬底和多个存储块，每个存储块以二维阵列形式包括多个存储串，每个存储串包括串选择晶体管、多个存储单元和地选择晶体管，所述多个存储串排列成行和列，其中，多个存储串的列分别通过对应的串选择晶体管连接到对应的位线，并且多个存储串的行分别通过对应的串选择晶体管连接到对应的串选择线，所述方法包括：
选择所述多个存储块中的一个以进行擦除；
向连接到被选存储块的多个存储单元的多条字线施加字线擦除电压；
向连接到被选存储块的地选择晶体管的地选择线而不向至少一个未选存储块施加电压；
向所述衬底施加擦除电压；以及
响应于所述衬底的电压变换浮置所述被选存储块的地选择线，
其中，使得连接到所述至少一个未选存储块的地选择晶体管的地选择线浮置，
其中，施加到所述连接到被选存储块的地选择晶体管的地选择线的电压是地电压，
其中，在所述擦除电压达到阈值电压之后，允许施加到所述连接到被选存储块的地选择晶体管的地选择线的电压浮置。
6.如权利要求5所述的方法，还包括：
监视所述衬底的电压，并且当所述衬底的电压达到阈值电压时，停止向所述连接到被选存储块的地选择晶体管的地选择线施加所述电压。
7.如权利要求5所述的方法，还包括：
对于所述多个存储块中的每一个，浮置连接到所述串选择晶体管的串选择线。
8.一种非易失性存储器件，包括：
衬底；
多个存储块，每个存储块以二维阵列形式包括多个存储串，每个串包括串选择晶体管、多个存储单元和地选择晶体管，所述多个存储串排列成行和列，其中，多个存储串的列分别通过对应的串选择晶体管连接到对应的位线，并且多个存储串的行分别通过对应的串选择晶体管连接到对应的串选择线；
地址译码器，其被配置为选择所述多个存储块中的一个以进行擦除，向连接到被选存储块的多个存储单元的多条字线施加字线擦除电压，向连接到被选存储块的地选择晶体管的地选择线而不向未选存储块施加电压；
衬底偏置电路，其被配置为向所述衬底施加擦除电压；以及
衬底监视电路，其被配置为感测所述衬底的电压变换，
其中，所述地址译码器响应于所述衬底的电压变换浮置所述地选择线，
其中，所述地址译码器使得连接到所述未选存储块的地选择晶体管的地选择线浮置，
其中，所述地址译码器向连接到所述被选存储块的地选择晶体管的地选择线施加地电压，
其中，在所述擦除电压达到阈值电压之后，所述地址译码器使得连接到被选存储块的地选择晶体管的地选择线的电压浮置。
9.如权利要求8所述的非易失性存储器件，还包括：
衬底监视电路，适用于监视衬底的电压，并且当衬底的电压达到阈值电压时，产生地使能信号，所述地址译码器响应于所述地使能信号停止向连接到被选存储块的地选择晶体管的地选择线施加所述电压，并浮置所述地选择线。
10.如权利要求9所述的非易失性存储器件，所述衬底监视电路还包括，
第一调整器和第二调整器，连接在地节点与向其提供所述衬底的擦除电压的衬底节点之间；以及
比较器，其被配置为比较目标电压和所述第一调整器与第二调整器之间的节点的电压，并将比较结果输出到所述地址译码器。
11.如权利要求10所述的非易失性存储器件，其中，如果所述比较结果指示所述衬底的电压达到了所述阈值电压，则所述地址译码器停止向连接到所述被选存储块的地选择晶体管的地选择线施加所述电压。
12.如权利要求8所述的非易失性存储器件，所述地址译码器还浮置用于所述多个存储块中的每一个的串选择线。
13.如权利要求9所述的非易失性存储器件，所述地址译码器还包括：
至少两个块字线驱动器，每个被配置为产生块选择信号，
串选择线驱动器，其被配置为响应于所述块选择信号驱动所述多个存储块的串选择线，
字线驱动器，其被配置为响应于所述块选择信号驱动所述多个存储块的字线，
地选择线驱动器，其被配置为驱动所述多个存储块中的一个的地选择线，以及从所述衬底监视电路接收地使能信号，和
通过电路，其被配置为响应于所述块选择信号，向所述多个存储块中被选择的一个存储块的相应线传送由串选择线驱动器、字线驱动器和地选择线驱动器驱动的电压。
14.如权利要求13所述的非易失性存储器件，其中，所述通过开关包括多个晶体管，分别用于控制所述字线中的每一条、所述串选择线中的每一条和所述地选择线中的每一条。
15.一种非易失性存储器件，包括：
存储单元阵列，包括在衬底上提供的多个存储单元串；
读写电路，通过多条位线连接到所述存储单元串，并且被配置为驱动所述位线；以及
地址译码器，其通过多条字线、串选择线和地选择线连接到所述存储单元串，并且被配置为驱动所述字线和所述选择线；其中，所述地址译码器在擦除操作中，通过在向所述衬底施加电压之前等待延迟时间，来驱动所述地选择线，
其中，当开始将用于擦除操作的擦除电压施加到衬底时，所述地址译码器被配置为将所述地选择线驱动至地电压，
其中，在所述擦除操作期间，所述地址译码器被配置为：当所述衬底的电压电平达到目标电压电平时，浮置所述地选择线。
16.一种非易失性存储器件，包括：
衬底；
多个存储块，每个存储块以二维阵列形式包括多个存储串，每个串包括串选择晶体管、多个存储单元和地选择晶体管，所述多个存储串排列成行和列，其中，多个存储串的列分别通过对应的串选择晶体管连接到对应的位线，并且多个存储串的行分别通过对应的串选择晶体管连接到对应的串选择线；
地址译码器，其被配置为选择所述多个存储块中的一个以进行擦除，向连接到被选存储块的多个存储单元的多条字线施加字线擦除电压，向连接到被选存储块的地选择晶体管的地选择线而不向未选存储块施加电压；以及
衬底偏置电路，其被配置为向所述衬底施加擦除电压；
其中，所述地址译码器响应于所述衬底的电压变换等待延迟时间，然后浮置所述地选择线，
其中，所述地址译码器使得连接到所述未选存储块的地选择晶体管的地选择线浮置，
其中，所述地址译码器向连接到所述被选存储块的地选择晶体管的地选择线施加地电压，
其中，在所述擦除电压达到阈值电压之后，所述地址译码器使得连接到被选存储块的地选择晶体管的地选择线的电压浮置。
17.如权利要求16所述的非易失性存储器件，所述地址译码器还浮置用于所述多个存储块中的每一个的串选择线。
18.如权利要求16所述的非易失性存储器件，所述地址译码器还包括：
至少两个块字线驱动器，每个被配置为产生块选择信号，
串选择线驱动器，其被配置为响应于所述块选择信号驱动所述多个存储块的串选择线，
字线驱动器，其被配置为响应于所述块选择信号驱动所述多个存储块的字线，
地选择线驱动器，其被配置为驱动所述多个存储块中的一个的地选择线，以及接收时间延迟信号；以及
通过电路，其被配置为响应于所述块选择信号，向所述多个存储块中被选择的一个存储块的相应线传送由串选择线驱动器、字线驱动器和地选择线驱动器驱动的电压。
19.如权利要求18所述的非易失性存储器件，其中，所述通过开关包括多个晶体管，分别用于控制所述字线中的每一条、所述串选择线中的每一条和所述地选择线中的每一条。
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