JP2002110899A - 不揮発性半導体記憶装置および不揮発性半導体メモリシステム - Google Patents

不揮発性半導体記憶装置および不揮発性半導体メモリシステム

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JP2002110899A JP2000301063A JP2000301063A JP2002110899A JP 2002110899 A JP2002110899 A JP 2002110899A JP 2000301063 A JP2000301063 A JP 2000301063A JP 2000301063 A JP2000301063 A JP 2000301063A JP 2002110899 A JP2002110899 A JP 2002110899A
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Abstract

(57)【要約】 【課題】 コスト増を抑制できる不揮発性半導体記憶装
置を提供すること。 【解決手段】 複数の不揮発性半導体メモリセルから構
成されるメモリセルアレイと、前記メモリセルアレイに
接続される複数のビット線と、前記メモリセルアレイに
接続される複数のワード線と、それぞれの一端がそれぞ
れのワード線に接続され他端が入力端子に接続される複
数の転送ゲートトランジスタと、が形成される第１の半
導体基板を持つパッケージ５と、前記入力端子に接続さ
れる出力端子にその出力信号が出力される前記ワード線
を制御するためのワード線制御回路が形成される第２の
半導体基板を持つパッケージ４とを備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電気的に書替え可
能な不揮発性半導体記憶装置およびそのシステムに係わ
り、特にフラッシュメモリに関する。
【０００２】
【従来の技術】従来のフラッシュメモリは、デジタル制
御インターフェイスを持つ。デジタル制御信号端子のほ
か電源端子や書き込み・消去電源端子を持つが、これら
はDC入力で、フラッシュメモリ内部で外部からのデジタ
ル制御信号に応じて制御され、適当な波形に整形されメ
モリセルに印加される。このため、フラッシュメモリ内
部では、メモリセルの読み出し・書き込み・消去に必要
な信号を作るために、メモリセル以外に多くの周辺回路
と呼ばれる制御回路を持つ。
【０００３】また、フラッシュメモリを用いた多くの脱
着可能な記憶装置がある。例えばスマートメディアやコ
ンパクトフラッシュ（登録商標）やメモリスティック、
SDカードなどである。スマートメディアのインターフェ
イスはNANDフラッシュメモリのインターフェイスそのも
のであり、その他の装置は磁気記憶装置のインターフェ
イスに似たものである。いずれにしても、磁気記憶装置
のごとくホスト側のファイル管理下で、ファイルデータ
と論理アドレスを受け取り記憶する。ホスト側にはファ
イル管理システムが必要である。
【０００４】
【発明が解決しようとする課題】フラッシュメモリ内部
のメモリセルの読み出し・書き込み・消去に必要な信号
を作るための多くの周辺回路が、チップサイズを大きく
し、コスト増を招いている。しかしながら、外部から直
接メモリセルを制御しようとすると、外部配線負荷の増
大など多くの問題があった。
【０００５】本発明の第１の目的は、コスト増を抑制で
きる不揮発性半導体記憶装置および不揮発性半導体メモ
リシステムを提供することにある。
【０００６】また、従来のフラッシュメモリ記憶装置で
は、ホスト側のファイル管理の下で制御されるため性能
が落ちる。例えば、ホスト側のファイル管理の最小単位
より、フラッシュメモリの最小書替え単位が大きいと、
１つのファイルデータを書き換える際、フラッシュメモ
リ内部では書き換えが必要でないファイルデータまで巻
き添え書き換えする必要がある。しかしながら、ファイ
ル管理をフラッシュメモリシステム側で行なうとする
と、インターフェイスをどうするかという問題が生じ
る。
【０００７】本発明の第２の目的は、多くのコンピュー
タシステムと親和性の高いインターフェイスを有するフ
ァイル管理システムを備えた不揮発性半導体記憶装置を
提供することにある。
【０００８】
【課題を解決するための手段】本願第１の発明では、上
記第１の目的を達成するために、以下のような構成を採
用している。
【０００９】即ち、本発明における不揮発性半導体記憶
装置及びシステムは、複数の不揮発性半導体メモリセル
から構成されるメモリセルアレイと、前記メモリセルア
レイに接続される複数のビット線と、前記メモリセルア
レイに接続される複数のワード線と、それぞれの一端が
それぞれのワード線に接続され他端が入力端子に接続さ
れる複数の転送ゲートトランジスタと、が形成される第
１の半導体基板と、前記入力端子に接続される出力端子
にその出力信号が出力される前記ワード線を制御するた
めのワード線制御回路が形成される第２の半導体基板
と、を備える。
【００１０】さらに、本発明の望ましい実施態様として
は次のものがあげられる。
【００１１】（１）前記第１の半導体基板と前記第２の
半導体基板が積層される。
【００１２】（２）少なくとも２つ以上の前記第１の半
導体基板と前記第２の半導体基板が積層される。
【００１３】また、本発明における不揮発性半導体記憶
装置及びシステムは、複数の不揮発性半導体メモリセル
から構成されるメモリセルアレイと、前記メモリセルア
レイに接続される複数のビット線と、前記メモリセルア
レイに接続される複数のワード線と、それぞれの一端が
それぞれのワード線に接続され他端が入力端子に接続さ
れる複数の転送ゲートトランジスタと、が形成される第
１の半導体基板と、その出力信号が出力端子に接続され
る前記ワード線を制御するためのワード線制御回路が形
成される第２の半導体基板と、を備え、前記第１の半導
体基板は第１のパッケージに封止され、前記入力端子は
前記第１のパッケージの端子に接続され、前記第２の半
導体基板は第２のパッケージに封止され、前記出力端子
は前記第２のパッケージの端子に接続され、前記第１の
パッケージと前記第２のパッケージが積層され、前記第
１のパッケージの端子と前記第２のパッケージの端子が
積層側面に設けられた配線で互いに接続される。
【００１４】さらに、本発明の望ましい実施態様として
は次のものがあげられる。
【００１５】（１）少なくとも２つ以上の前記第１のパ
ッケージと前記第２のパッケージが積層される。
【００１６】（２）積層された前記第１のパッケージお
よび前記第２のパッケージおよび前記配線は、さらに第
３のパッケージに封止される。
【００１７】また、本発明における不揮発性半導体記憶
装置及びシステムは、複数の不揮発性半導体メモリセル
から構成されるメモリセルアレイと、前記メモリセルア
レイに接続される複数のビット線と、前記メモリセルア
レイに接続される複数のワード線と、それぞれの一端が
それぞれのワード線に接続され他端が入力端子に接続さ
れる複数の転送ゲートトランジスタと、が形成される第
１の半導体基板と、その出力信号が出力端子に接続され
る前記ワード線を制御するためのワード線制御回路と、
インターフェイス回路が形成される第２の半導体基板
と、を備え、前記第１の半導体基板は第１のパッケージ
に封止され、前記入力端子は前記第１のパッケージの端
子に接続され、前記第２の半導体基板は第２のパッケー
ジに封止され、前記出力端子は前記第２のパッケージの
端子に接続され、前記第１のパッケージと前記第２のパ
ッケージが積層され、前記第１のパッケージの端子と前
記第２のパッケージの端子が積層側面に設けられた配線
で互いに接続され、前記第２のパッケージの積層面の裏
面に前記インターフェイス回路に接続されるインターフ
ェイス端子が設けられる。
【００１８】さらに、本発明の望ましい実施態様として
は次のものがあげられる。
【００１９】（１）少なくとも２つ以上の前記第１のパ
ッケージと前記第２のパッケージが積層される。
【００２０】（２）積層された前記第１のパッケージお
よび前記第２のパッケージおよび前記配線は、さらに第
３のパッケージに封止され、前記第３のパッケージには
前記インターフェイス端子から引き出された引き出し端
子が設けられる。
【００２１】また、本発明における不揮発性半導体記憶
装置及びシステムは、複数の不揮発性半導体メモリセル
から構成されるメモリセルアレイと、前記メモリセルア
レイに接続される複数のビット線と、前記複数のビット
線を制御するための第１のシフトレジスタと、前記メモ
リセルアレイに接続される複数のワード線と、それぞれ
の一端がそれぞれのワード線に接続され他端が入力端子
に接続される複数の転送ゲートトランジスタと、前記複
数の転送ゲートトランジスタのゲートを制御するための
第２のシフトレジスタと、が形成される第１の半導体基
板と、前記入力端子に接続される出力端子にその出力信
号が出力される前記ワード線を制御するためのワード線
制御回路が形成される第２の半導体基板と、を備える。
【００２２】さらに、本発明の望ましい実施態様として
は次のものがあげられる。
【００２３】（１）前記第１の半導体基板と前記第２の
半導体基板が積層される。
【００２４】（２）少なくとも２つ以上の前記第１の半
導体基板と前記第２の半導体基板が積層される。
【００２５】（３）さらに前記メモリセルアレイ中の欠
陥セルのアドレスを記憶するための記憶回路を前記第２
の半導体基板上に備える。
【００２６】また、本願第２の発明では、上記第２の目
的を達成するために、以下のような構成を採用してい
る。
【００２７】即ち、本発明における不揮発性半導体記憶
装置及びシステムは、パッケージに封止された、ネット
ワークプロトコルに対応したインターフェイス回路と、
不揮発性半導体メモリセルアレイと、前記不揮発性半導
体メモリセルアレイを制御するための制御回路と、デー
タファイルと前記メモリセルアレイのアドレスの関係を
管理するファイル管理エンジンと、を備える。
【００２８】さらに、本発明の望ましい実施態様として
は次のものがあげられる。
【００２９】（１）前記インターフェイス回路はTCP/IP
に対応している。
【００３０】（２）前記インターフェイス回路はftp(fi
le transfer protocol)接続可能である。
【００３１】（３）前記インターフェイス回路はanonym
ous ftp(file transfer protocol)接続可能である。
【００３２】（４）前記インターフェイス回路はPPP(Po
int to Point Protocol)接続可能である。
【００３３】
【発明の実施の形態】以下、本発明の実施形態を、図面
を参照して説明する。この説明に際し、全図にわたり、
共通する部分には共通する参照符号を付す。
【００３４】（第１実施形態）図１は、本発明の第１実
施形態に係わる不揮発性半導体記憶装置のパッケージ外
観図である。
【００３５】図１に示すように、パッケージ１の表面に
信号端子２が設けられている。
【００３６】図２は、図１に示されるパッケージ１の内
部を示す図である。
【００３７】図２に示すように、パッケージ１の内部に
は、半導体基板を封止したパッケージ４と、８枚のパッ
ケージ５がある。パッケージ４、５-0、５-1、…、５-7
は互いに積層され、積層側面にはそれぞれのパッケージ
に設けられる端子を互いに接続するために配線６が設け
られる。
【００３８】パッケージ４の積層面の裏面には、さらに
別の端子３が設けられ、パッケージ１に設けられた信号
端子２へ接続される。
【００３９】図３は、図１に示されるパッケージ内部の
チップ積層構造を示す図である。
【００４０】図３に示すように、パッケージ４、５-0、
５-1、…、５-7それぞれの側面には、端子７が設けら
れ、それぞれの端子７は、配線６で互いに接続されてい
る。
【００４１】図４は、図２、図３に示されるパッケージ
４の内部を示す図である。
【００４２】図４に示すように、パッケージ４の内部に
は、半導体基板９が封止されている。半導体基板９の表
面には端子８が設けられ、端子３や端子７に接続され
る。
【００４３】図５は、図４に示される端子８と端子３と
の接続構成の一例を示す図である。
【００４４】図５に示すように、半導体基板９の表面に
設けられた端子８は、パッケージ４の積層面の裏面に形
成された端子３に、このパッケージ４に空けられた穴に
流し込まれた配線材１０により接続されている。
【００４５】図６は、図４に示される端子８と端子７と
の接続構成の一例を示す図である。
【００４６】図６に示すように、半導体基板９の表面に
設けられた端子８は、パッケージ４の側面に形成された
端子７に、ボンディングワイヤ１１により接続されてい
る。
【００４７】図７は、図２、図３に示されるパッケージ
５の内部を示す図である。
【００４８】図７に示すように、パッケージ５の内部に
は、半導体基板１２が封止されている。半導体基板１２
の表面には端子８が設けられ、端子７に、図６に示され
るような接続構成により接続される。半導体基板１２の
上には、後程説明するように不揮発性半導体メモリセル
アレイが形成される。
【００４９】図８は、パッケージ４内部の半導体基板９
上に形成される回路を示す構成図である。
【００５０】図８に示すように、端子３に接続される端
子８として、OP、RB、REn、CEn、Vcc、Vss、CLEn、ALE
n、WEn、WPn、IO0〜IO7端子がある。
【００５１】Vccは電源端子であり、Vssは接地端子であ
る。
【００５２】入出力端子IO0〜IO7は、データ入出力バッ
ファ１３に接続され、書きこみ・読み出しデータの入出
力やコマンドデータ、アドレスデータの入力を行なうた
めの端子である。
【００５３】OP、RB、REn、CEn、CLEn、ALEn、WEn、WPn
端子は、制御入出力バッファ１４に接続され、制御信号
OP、RB、REn、CEn、CLEn、ALEn、WEn、WPnを入力するた
めの端子である。
【００５４】端子３の信号は、例えばNANDフラッシュメ
モリTC58V32AFT(東芝製)などに見られる端子のような働
きをする。
【００５５】ステート・マシーン１５は、外部から入力
された制御信号やコマンドやアドレスに従って、パッケ
ージ５を制御するための基本的な制御信号を発生する回
路である。
【００５６】ステート・マシーン１５により、パッケー
ジ５内部のメモリセルアレイをアクセスする時のアドレ
スを管理するアドレス制御回路１６、パッケージ５内部
のメモリセルアレイのデータの読み出し・書きこみ・消
去に必要な電圧を発生する電圧発生回路１７、パッケー
ジ５を選択するチップ選択回路１８、パッケージ５内部
のメモリセルアレイのメモリブロックを選択するための
ブロック選択制御回路１９、パッケージ５内部のメモリ
セルアレイに接続されるワード線の制御を行なうワード
線制御回路２０、パッケージ５内部のメモリセルアレイ
とのデータの入出力を制御するデータ制御回路２１、パ
ッケージ５内部のメモリセルアレイに接続されるビット
線の制御を行なうビット線制御回路２２、パッケージ５
内部のメモリセルアレイに接続されるソース線の制御を
行なうソース線制御回路２３、パッケージ５内部のメモ
リセルアレイが形成される半導体層（ウェル）の制御を
行なうウェル制御回路２４、が制御される。
【００５７】端子７に接続される端子８として、SG1、C
G0、CG1、CG2、CG3、SG2、SGB、Vcc、Vss、CE0、CE1、C
E2、CE3、CE4、CE5、CE6、CE7、PGM、SEN、CK0、CK1、O
UT0、OUT1、IN0、IN1、Well、Vpp、OSC、RB、RA、RB、R
ST、SRC、OD、EV、BS、PRE、VH端子がある。
【００５８】ROM100は、パッケージ５内部のメモリセル
アレイの欠陥メモリセルのアドレスを記憶している。ア
ドレス制御回路１６はROMのデータを参照して、欠陥メ
モリセルを使わないようにする。
【００５９】図９は、パッケージ５内部の半導体基板１
２上に形成される回路を示す構成図である。
【００６０】図９に示すように、パッケージ５内部の半
導体基板１２上には、フラッシュメモリが形成される。
そして、端子７に接続される端子８として、SG1、CG0、
CG1、CG2、CG3、SG2、SGB、Vcc、Vss、CE0、CE1、CE2、
CE3、CE4、CE5、CE6、CE7、PGM、SEN、CK0、CK1、OUT
0、OUT1、IN0、IN1、Well、Vpp、OSC、RB、RA、RB、RS
T、SRC、OD、EV、BS、PRE、VH端子があり、同名のパッ
ケージ４の端子と配線６を介して接続される。
【００６１】メモリセルアレイ２５は、不揮発性半導体
メモリセルがマトリクス上に配置され構成されている。
メモリセルアレイ２５のメモリブロックを選択するため
にブロック選択回路２６、選択されたメモリセルとのデ
ータの入出力を制御するデータ回路２７、メモリセルア
レイ２５に接続されるビット線の電圧を制御するビット
線回路２８、メモリセルアレイ２５に接続されるソース
線を制御するソース線回路２９、メモリセルアレイ２５
がその上に形成されるウェルを制御するウェル回路３
０、端子８の信号と内部信号の変換を行なう信号変換回
路３１、が設けられている。
【００６２】図１０は、図９に示されるメモリセルアレ
イ２５の構成の一例を示す図である。
【００６３】図１０に示すように、メモリセルアレイ２
５は、例えば１６のメモリブロックBLOCK0〜BLOCK15に
分割されている。それぞれのメモリブロックBLOCKi(i=0
〜15)は、４本のワード線WL0-i〜WL3-iと、２本の選択
ゲート線SGD-i及びSGS-iとを備える。
【００６４】４つのメモリセルＭと２つの選択トランジ
スタＳは、互いに直列に接続されＮＡＮＤ型のメモリセ
ルユニットを構成する。ＮＡＮＤ型メモリセルユニット
の一端はビット線BLe0〜BLe7、BLo0〜BLo7に接続され、
他端は共通にソース線Sourceに接続される。ここでは簡
単のためにメモリの数を少なくしてあるが、１ワード線
に４２２４個以上のメモリセル（528バイト以上）、１
ブロックあたり16本のワード線、メモリセルアレイを51
2ブロック以上のブロックで構成すれば、NANDフラッシ
ュメモリTC58V32AFTに匹敵するメモリセルアレイとな
る。
【００６５】図１１Ａ、図１１Ｂ、及び図１１Ｃはそれ
ぞれ、メモリセルＭの構造の一例を示す図である。図１
１ＡはメモリセルＭのビット線BLに沿った断面を示し、
図１１ＢはメモリセルＭのワード線WLに沿った断面を示
し、図１１Ｃは選択ゲート線SGに沿った断面を示してい
る。
【００６６】図１１Ａに示すように、メモリセルＭの構
造を示す図である。ｐ型の半導体基板１２上にｎ型のウ
ェル３２が形成され、さらに内部にｐ型のウェル３４が
形成される。半導体基板１２の表面部にはｎ型拡散層３
５とｐ型拡散層３３が形成される。半導体基板１２とト
ンネル酸化膜を介してフローティングゲートＦＧ、その
上に絶縁膜を介してワード線ＷＬとなる制御ゲートが積
層される。ビット線ＢＬは第２メタル材でできており、
Ｖ１コンタクトを介して第１メタル材Ｍ０に接続され
る。さらにＣＢコンタクトを介してビット線ＢＬは、Ｎ
ＡＮＤメモリユニットの一端であるｎ型拡散層３５に接
続される。
【００６７】また、図１１Ｂ、図１１Ｃの断面に示され
るように、各メモリセルＭは、互いにワード線WLに沿っ
た方向で素子分離ＳＴＩ(shallow trench isoration)に
より分離されている。
【００６８】図１２〜図１６はそれぞれ、信号変換回路
３１の具体的な回路構成の一例を示す図である。
【００６９】まず、図１２に示されるように、端子CE0
〜CE7のうち、１つがインバータI0に入力されCEnsとし
て出力される。CEnsは、さらにインバータI1を介してCE
sとして出力される。なお、図１２は、CE0に着目して示
している。パッケージ５は、８つあるので、それぞれの
パッケージ内で互いに重複することなく端子CE0〜CE7の
うち１つがインバータI0に入力され、CEnsとして出力さ
れる。チップ選択信号CE0〜CE7によって、パッケージ５
-0からパッケージ５-7のうち、一つが選択される。
【００７０】図１３に示される信号CK0とCK1は、チップ
選択信号CEsが"H"のとき有効となり、CK0s、CK0sn、CK1
s、CK1snに変換される。
【００７１】図１４に示されるように、信号RST、RA、R
B、OSC、SEN、IN0、IN1は、チップ選択信号CEsが"H"の
とき有効となり、RSTs、RAs、RBs、OSCs、SENs、IN0s、
IN1sに変換される。
【００７２】図１５に示される信号OD、EV、PRE、PGM
は、チップ選択信号CEsが"H"のとき有効となり、電圧振
幅がVHのODs、EVs、PREs、PGMsに変換される。
【００７３】図１６に示される内部信号OUT0sとOUT1s
は、チップ選択信号CEsが"H"のときOUT0端子、OUT1端子
から信号OUT0とOUT1として出力される。
【００７４】図１７は、ブロック選択回路２６の具体的
な回路構成の一例を示す図である。この図１７に示す回
路は、各ブロック毎に設けられている。
【００７５】図１７に示すように、BLOCKiのワード線WL
0-i〜WL3-i、選択ゲート線SGD-i、及びSGS-iはそれぞ
れ、ｎタイプMOS(NMOS)トランジスタQn17、Qn16、Qn1
5、Qn14、Qn12、Qn18を介して、端子CG0、CG1、CG2、CG
3、SG1、SG2と繋がる。
【００７６】また、選択ゲート線SGD-i及びSGS-iはそれ
ぞれ、Qn13とQn19を介して、端子SGBと繋がる。選択さ
れたブロックでは、ノードTransferGがVpp程度の電圧と
なり、ワード線と選択ゲート線とがパッケージ４からの
信号CG0、CG1、CG2、CG3、SG1、SG2で制御される。非選
択のブロックでは、TransferGが接地され、ワード線は
フローティング状態となり、選択ゲート線はSGBで制御
される。
【００７７】ブロックの選択は信号RA-jとRB-kで行な
う。RA-jとRB-kがともに"H"の時、そのブロックは選択
される。信号OSCsはパッケージ４で発生させられた発信
信号OSCと同期し、NMOSトランジスタQn8、Qn9、Qn10と
ディプリーションタイプNMOSトランジスタQd0で構成さ
れるポンプ回路を駆動する。これにより、VppがTransfe
rGに転送される。各ブロックと信号RA-j/RB-kの対応関
係を表１に示す。
【００７８】
【表１】
【００７９】BLOCKiが選択された時の各電圧を表２に示
す。
【００８０】
【表２】
【００８１】表２には、書き込み・読み出しではワード
線WL1-iが選択されている例が示されている。
【００８２】電源電圧Vccは典型的に3V、消去電圧Vera
は典型的に20V、書き込み電圧Vpgmは典型的に18V、書き
込み補助電圧Vpassは典型的に10V、読み出し補助電圧Vr
eadは典型的に3.5Vである。読み出し電圧Vcgrは典型的
に0V、ベリファイ電圧Vcgvは典型的に0.5Vである。多値
化も読み出し電圧とベリファイ電圧を複数用意すること
で容易に可能である。
【００８３】図１８は、ブロック選択回路内のシフトレ
ジスタ回路の一部を示す図で、特に信号RA-i、RB-kを発
生するシフトレジスタ回路の一部を示している。
【００８４】図１８に示すように、リセット信号RSTs
が"H"となると、シフトレジスタSR-addはリセットされ
る。クロック信号CK0sが"H"のとき、入力信号INを受け
取り、CK0sがLでその入力信号をラッチする。
【００８５】図１９は、ブロック選択回路内のシフトレ
ジスタ回路の全体を示す図で、特に信号RA-i、RB-kを発
生するシフトレジスタ回路の全体を示している。
【００８６】図１９に示す回路は、図１７に示される回
路に隣接して設けられ、図１７と共にブロック選択回路
２６を構成する。
【００８７】図１９に示す回路により、クロック信号CK
0sに同期させてアドレスデータ信号RAsとRBsを入力する
ことで、所望の信号RA-i、RB-kを発生させることができ
る。これにより、任意のブロックを選択できる。
【００８８】図２０は、データ回路２７の一部であるシ
フトレジスタ回路の構成を示す図である。
【００８９】図２０に示すように、リセット信号RSTs
が"H"となると、シフトレジスタSR-dataはリセットされ
る。クロック信号CK1sが"H"のとき、入力信号INを受け
取り、CK1sが"L"で、その入力信号をラッチする。ノー
ドPBLはビット線BLへ接続される。書き込み信号PGMsが"
H"で、インバータI23とI24で構成されるラッチ回路とビ
ット線とが繋がり、書き込みができる。読み出し・書き
込みベリファイ時にビット線に現れるメモリセルのデー
タを示す電圧は、センス信号SENsが"H"でセンスされ、
インバータI23とI24で構成されるラッチ回路にラッチさ
れる。
【００９０】図２１は、データ回路２７、ビット線回路
２８、及びビット線BLの構成を示す図である。
【００９１】図２１に示す回路では、クロック信号CK1s
に同期させて書き込みデータ信号IN0sとIN1sを入力する
ことで、所望の書き込みデータをセットすることができ
る。また、クロック信号CK1sに同期させて読み出しデー
タ信号OUT0sとOUT1sを出力することができる。
【００９２】ビット線選択信号EVsとODsで2本のビット
線BLeとBLoのうちどちらかを選択する。EVsが"H"でODs
が"L"ならBLeが、EVsが"L"でODsが"H"ならBLoが選択さ
れる。選択されないビット線は、ビット線回路２８によ
りプリチャージ信号PREsが"H"のときBS端子に接続され
る。
【００９３】また、ビット線回路２８を使って、選択す
るビット線の電位を予め設定できる。EVsが"H"でODsが"
L"ならBLoを、EVsが"L"でODsが"H"ならBLeを、プリチャ
ージ信号PREsを"H"としてBSに接続し、その後EVsとODs
を共に"L"とすれば選択するビット線はBSと同電位にプ
リチャージされる。この後、ワード線に電位を与えるこ
とでメモリセルのデータを読むことができる。
【００９４】BLOCKiが選択された時の各電圧は上記表２
に示されている。この表２には、上述した通り、書き込
み・読み出しではワード線WL1-iが選択されている例が
示されている。
【００９５】図２２は、信号変換回路３１の他の回路例
を示す図である。
【００９６】図２２に示すように、端子８には、ダイオ
ードD0と抵抗R0で構成される入力保護を入れる方がより
望ましい。ここでは、チップ選択信号CE0の例を示して
いる。
【００９７】図２３は、ソース線回路２９及びウェル回
路３０の構成の一例を示す図である。
【００９８】図２３に示す例では、ソース線回路２９と
ウェル回路３０とは、一部の回路を互いに共有してい
る。
【００９９】図２３に示すように、信号OSCsは、パッケ
ージ４で発生させられた発信信号OSCと同期し、NMOSト
ランジスタQn30、Qn31、Qn32とディプリーションタイプ
NMOSトランジスタQd1で構成されるポンプ回路を駆動す
る。チップ選択信号CEsnがLになることにより、端子Wel
lとメモリセルが形成されるｐ型のウェル３４が繋が
る。さらに、端子SRCとメモリセルアレイのソース線Sou
rceが繋がる。
【０１００】BLOCKiが選択された時の各電圧は上記表２
に示されている。この表２には、上述した通り、書き込
み・読み出しではワード線WL1-iが選択されている例が
示されている。
【０１０１】即ち、本発明における不揮発性半導体記憶
装置及びシステムは、複数の不揮発性半導体メモリセル
（Ｍ）から構成されるメモリセルアレイ（２５）と、前
記メモリセルアレイに接続される複数のビット線（Ｂ
Ｌ）と、前記メモリセルアレイに接続される複数のワー
ド線（ＷＬ）と、それぞれの一端がそれぞれのワード線
に接続され他端が入力端子（８）に接続される複数の転
送ゲートトランジスタ（Ｑｎ１４〜１７）と、が形成さ
れる第１の半導体基板（１２）と、前記入力端子に接続
される出力端子（８）にその出力信号が出力される前記
ワード線を制御するためのワード線制御回路（２０）が
形成される第２の半導体基板（９）と、を備える。
【０１０２】さらに、本発明の望ましい実施態様として
は次のものがあげられる。
【０１０３】（１）前記第１の半導体基板と前記第２の
半導体基板が積層される。
【０１０４】（２）少なくとも２つ以上の前記第１の半
導体基板と前記第２の半導体基板が積層される。
【０１０５】また、本発明における不揮発性半導体記憶
装置及びシステムは、複数の不揮発性半導体メモリセル
（Ｍ）から構成されるメモリセルアレイ（２５）と、前
記メモリセルアレイに接続される複数のビット線（Ｂ
Ｌ）と、前記メモリセルアレイに接続される複数のワー
ド線（ＷＬ）と、それぞれの一端がそれぞれのワード線
に接続され他端が入力端子（８）に接続される複数の転
送ゲートトランジスタ（Ｑｎ１４〜１７）と、が形成さ
れる第１の半導体基板（１２）と、その出力信号が出力
端子（８）に接続される前記ワード線を制御するための
ワード線制御回路（２０）が形成される第２の半導体基
板（１２）と、を備え、前記第１の半導体基板は第１の
パッケージ（５）に封止され、前記入力端子は前記第１
のパッケージの端子（７）に接続され、前記第２の半導
体基板は第２のパッケージ（４）に封止され、前記出力
端子は前記第２のパッケージの端子（７）に接続され、
前記第１のパッケージと前記第２のパッケージが積層さ
れ、前記第１のパッケージの端子と前記第２のパッケー
ジの端子が積層側面に設けられた配線（６）で互いに接
続される。
【０１０６】さらに、本発明の望ましい実施態様として
は次のものがあげられる。
【０１０７】（１）少なくとも２つ以上の前記第１のパ
ッケージと前記第２のパッケージが積層される。
【０１０８】（２）積層された前記第１のパッケージお
よび前記第２のパッケージおよび前記配線は、さらに第
３のパッケージ（１）に封止される。
【０１０９】また、本発明における不揮発性半導体記憶
装置及びシステムは、複数の不揮発性半導体メモリセル
（Ｍ）から構成されるメモリセルアレイ（２５）と、前
記メモリセルアレイに接続される複数のビット線（Ｂ
Ｌ）と、前記メモリセルアレイに接続される複数のワー
ド線（ＷＬ）と、それぞれの一端がそれぞれのワード線
に接続され他端が入力端子（８）に接続される複数の転
送ゲートトランジスタ（Ｑｎ１４〜１７）と、が形成さ
れる第１の半導体基板（１２）と、その出力信号が出力
端子（８）に接続される前記ワード線を制御するための
ワード線制御回路（２０）と、インターフェイス回路
（３７）が形成される第２の半導体基板（１２）と、を
備え、前記第１の半導体基板は第１のパッケージ（５）
に封止され、前記入力端子は前記第１のパッケージの端
子（７）に接続され、前記第２の半導体基板は第２のパ
ッケージ（４）に封止され、前記出力端子は前記第２の
パッケージの端子（７）に接続され、前記第１のパッケ
ージと前記第２のパッケージが積層され、前記第１のパ
ッケージの端子と前記第２のパッケージの端子が積層側
面に設けられた配線（６）で互いに接続され、前記第２
のパッケージの積層面の裏面に前記インターフェイス回
路に接続されるインターフェイス端子（３）が設けられ
る。
【０１１０】さらに、本発明の望ましい実施態様として
は次のものがあげられる。
【０１１１】（１）少なくとも２つ以上の前記第１のパ
ッケージと前記第２のパッケージが積層される。
【０１１２】（２）積層された前記第１のパッケージお
よび前記第２のパッケージおよび前記配線は、さらに第
３のパッケージ（１）に封止され、前記第３のパッケー
ジには前記インターフェイス端子から引き出された引き
出し端子（２）が設けられる。
【０１１３】また、本発明における不揮発性半導体記憶
装置及びシステムは、複数の不揮発性半導体メモリセル
（Ｍ）から構成されるメモリセルアレイ（２５）と、前
記メモリセルアレイに接続される複数のビット線（Ｂ
Ｌ）と、前記複数のビット線を制御するための第１のシ
フトレジスタ（SR_data)と、前記メモリセルアレイに接
続される複数のワード線（ＷＬ）と、それぞれの一端が
それぞれのワード線に接続され他端が入力端子（８）に
接続される複数の転送ゲートトランジスタ（Ｑｎ１４〜
１７）と、前記複数の転送ゲートトランジスタのゲート
を制御するための第２のシフトレジスタ(SR_add)と、が
形成される第１の半導体基板（１２）と、前記入力端子
に接続される出力端子（８）にその出力信号が出力され
る前記ワード線を制御するためのワード線制御回路（２
０）が形成される第２の半導体基板（９）と、を備え
る。
【０１１４】さらに、本発明の望ましい実施態様として
は次のものがあげられる。
【０１１５】（１）前記第１の半導体基板と前記第２の
半導体基板が積層される。
【０１１６】（２）少なくとも２つ以上の前記第１の半
導体基板と前記第２の半導体基板が積層される。
【０１１７】（３）さらに前記メモリセルアレイ中の欠
陥セルのアドレスを記憶するための記憶回路（ＲＯＭ）
を前記第２の半導体基板上に備える。
【０１１８】以上のようにして、複数のフラッシュメモ
リチップから多くの制御回路を削減し、その制御回路を
複数のフラッシュメモリチップで共有することで、安価
なフラッシュメモリシステムが提供できる。図２に示さ
れるようにパッケージングあるいは配線することで、１
つのフラッシュメモリデバイスとして使うことができ
る。
【０１１９】図２４は、本発明の第１実施形態に係わる
不揮発性半導体記憶装置のシステムを示すシステム図で
ある。
【０１２０】図２４に示すように、１つのパッケージ４
が配線６を介して複数のNANDフラッシュメモリ５を制御
する。このように制御回路を共有することで、個々のNA
NDフラッシュメモリ５から制御回路を削除することがで
き、結果小さなチップサイズのNANDフラッシュメモリ５
を作ることができる。よって、全体として安価なフラッ
シュメモリシステムが得られるのである。
【０１２１】パッケージ４の内部は、大きく２つの部分
に分けることができる。NANDフラッシュ・インターフェ
イス３７は、図８に示されるデータ入出力バッファ１３
と制御信号バッファ１４とステート・マシーン１５をま
とめたものである。図８に示される残りの部分がNANDフ
ラッシュ制御エンジン３６である。
【０１２２】パッケージ４は、端子３を介してコンピュ
ータなどのファイル管理システムのもとで制御される。
【０１２３】（第２実施形態）図２５は、本発明の第２
実施形態に係わる不揮発性半導体記憶装置のシステムを
示すシステム図である。
【０１２４】図２５に示すように、パッケージ４の内部
に、データファイルとメモリセルアレイ２５のアドレス
の関係を管理しファイル管理を行なうファイル管理エン
ジン３８と、外部とのインターフェイスとしてネットワ
ークプロトコルに対応したネットワーク・インターフェ
イス３９を備えている。パッケージ４は端子３を介し
て、直接インターネットなどのネットワークに繋がるこ
とが可能となっている。
【０１２５】例えばネットワーク・インターフェイス３
９はインターネットで主流のTCP/IPに対応している。ま
た、ftp(file transfer protocol)接続可能である。こ
れにより、本発明に係わる不揮発性半導体記憶装置は、
FTPサイトとしてネットワークに繋がる。
【０１２６】anonymous ftp(file transfer protocol)
接続可能とするとより簡単にネットワークに接続でき
る。PPP(Point to Point Protocol)接続可能として、本
発明に係わる不揮発性半導体記憶装置を電話回線を介し
てネットワークに繋げるのも便利である。
【０１２７】図２６は、パッケージ１に封止された図２
５に示される不揮発性半導体記憶装置とネットワークと
の関係を示す図である。
【０１２８】図２６に示すように、データサーバー43-0
〜43-4とソフトウェアダウンロードマシン４１は、TCP/
IPプロトコルネットワーク４２を介して繋がっている。
ソフトウェアダウンロードマシン４１に挿入されたパッ
ケージ１に、必要なソフトウェア（例えば音楽ソース）
を、FTPを使ってネットワーク４２を介して持ってく
る。ソフトウェアダウンロードマシン４１からパッケー
ジ１を抜き、携帯音楽プレーヤ４０などで音楽などを楽
しむことが容易にできる。
【０１２９】図２７は、パッケージ１に封止された図２
５に示される不揮発性半導体記憶装置とネットワークと
の他の関係を示す図である。
【０１３０】図２７に示すように、TCP/IPプロトコルに
対応したデータサーバー46と電話機４４は電話回線４５
を介して繋がっている。電話機４４に挿入されたパッケ
ージ１に、必要なソフトウェア（例えば音楽ソース）
を、PPPを使ってデータサーバー４６から持ってくる。
電話機からパッケージ１を抜き、携帯音楽プレーヤ４０
などで音楽などを楽しむことが容易にできる。
【０１３１】また、パッケージ１に電源ユニット（電池
など）と入力デバイスを付加することで、単体をネット
ワークに接続することも可能である。
【０１３２】即ち、本発明における不揮発性半導体記憶
装置及びシステムは、パッケージ（１）に封止された、
ネットワークプロトコルに対応したインターフェイス回
路（３９）と、不揮発性半導体メモリセルアレイ（２
５）と、前記不揮発性半導体メモリセルアレイを制御す
るための制御回路（３６）と、データファイルと前記メ
モリセルアレイのアドレスの関係を管理するファイル管
理エンジン（３８）と、を備える。
【０１３３】さらに、本発明の望ましい実施態様として
は次のものがあげられる。
【０１３４】（１）前記インターフェイス回路はTCP/IP
に対応している。
【０１３５】（２）前記インターフェイス回路はftp(fi
le transfer protocol)接続可能である。
【０１３６】（３）前記インターフェイス回路はanonym
ous ftp(file transfer protocol)接続可能である。
【０１３７】（４）前記インターフェイス回路はPPP(Po
int to Point Protocol)接続可能である。
【０１３８】以上のようにして、多くのコンピュータシ
ステムと親和性の高いインターフェイスを有するファイ
ル管理システムを備えたフラッシュメモリシステムを提
供することができる。
【０１３９】以上、この発明を第１、第２の実施形態に
より説明したが、この発明は、これら実施形態それぞれ
に限定されるものではなく、その実施にあたっては、発
明の要旨を逸脱しない範囲で種々に変形することが可能
である。
【０１４０】また、上記各実施形態は、単独、または適
宜組み合わせて実施することも勿論可能である。
【０１４１】さらに、上記各実施形態には種々の段階の
発明が含まれており、各実施形態において開示した複数
の構成要件の適宜な組み合わせにより、種々の段階の発
明を抽出することも可能である。
【０１４２】
【発明の効果】以上説明したように本発明によれば、複
数のフラッシュメモリチップから多くの制御回路が削減
され、その制御回路を複数のフラッシュメモリチップで
共有することで、安価なフラッシュメモリシステムが提
供できる。そして、例えば図２に示されるようにパッケ
ージングあるいは配線することで、１つのフラッシュメ
モリデバイスとして使うことができる。
【０１４３】また、ネットワーク・プロトコルに対応し
たインターフェイスを持たせることで、多くのコンピュ
ータシステムと親和性の高いインターフェイスを有する
ファイル管理システムを備えたフラッシュメモリシステ
ムを提供することができる。
【図面の簡単な説明】
【図１】 図１は本発明の第１実施形態に係わる不揮発
性半導体記憶装置のパッケージ外観図。
【図２】 図２は図１に示されるパッケージ１の内部を
示す図。
【図３】 図３は図１に示されるパッケージ１内部のチ
ップ積層構造を示す図。
【図４】 図４は図２、図３に示されるパッケージ４の
内部を示す図。
【図５】 図５は図４に示される端子８と端子３との接
続構成の一例を示す図。
【図６】 図５は図４に示される端子８と端子７との接
続構成の一例を示す図。
【図７】 図７は図２、図３に示されるパッケージ５の
内部を示す図。パッケージ５の内部を示す図。
【図８】 図８はパッケージ４内部の半導体基板９上に
形成される回路を示す構成図。
【図９】 図９はパッケージ５内部の半導体基板１２上
に形成される回路を示す構成図。
【図１０】 図１０は図９に示されるメモリセルアレイ
２５の構成の一例を示す図。
【図１１】 図１１ＡはメモリセルＭのビット線BLに沿
った断面を示す断面図、図１１ＢはメモリセルＭのワー
ド線WLに沿った断面を示す断面図、図１１Ｃは選択ゲー
ト線SGに沿った断面を示す断面図。
【図１２】 図１２は信号変換回路３１の具体的な回路
構成の一例を示す図。
【図１３】 図１３は信号変換回路３１の具体的な回路
構成の一例を示す図。
【図１４】 図１４は信号変換回路３１の具体的な回路
構成の一例を示す図。
【図１５】 図１５は信号変換回路３１の具体的な回路
構成の一例を示す図。
【図１６】 図１６は信号変換回路３１の具体的な回路
構成の一例を示す図。
【図１７】 図１７はブロック選択回路２６の具体的な
回路構成の一例を示す図。
【図１８】 図１８はブロック選択回路内のシフトレジ
スタ回路の一部を示す図。
【図１９】 図１９はブロック選択回路内のシフトレジ
スタ回路の全体を示す図。
【図２０】 図２０はデータ回路２７の一部であるシフ
トレジスタ回路の構成を示す図。
【図２１】 図２１はデータ回路２７、ビット線回路２
８及びビット線BLの構成を示す図。
【図２２】 図２２は信号変換回路３１の他の回路例を
示す図。
【図２３】 図２３はソース線回路２９及びウェル回路
３０の構成の一例を示す図。
【図２４】 図２４は本発明の第１実施形態に係わる不
揮発性半導体記憶装置のシステムを示すシステム図。
【図２５】 図２５は本発明の第２実施形態に係わる不
揮発性半導体記憶装置のシステムを示すシステム図。
【図２６】 図２６はパッケージ１に封止された図２５
に示される不揮発性半導体記憶装置とネットワークとの
関係を示す図。
【図２７】 図２７はパッケージ１に封止された図２５
に示される不揮発性半導体記憶装置とネットワークとの
他の関係を示す図。
【符号の説明】
１…パッケージ、 ２…端子、 ３…端子、 ４…パッケージ、 ５…パッケージ、 ６…配線、 ７…端子、 ８…端子、 ９…半導体基板、 １０…配線、 １１…配線、 １２…半導体基板、 １３…データ入出力バッファ、 １４…制御信号入力バッファ、 １５…ステートマシン、 １６…アドレス制御回路、 １７…電圧発生回路、 １８…チップ選択回路、 １９…ブロック選択制御回路、 ２０…ワード線制御回路、 ２１…データ制御回路、 ２２…ビット線制御回路、 ２３…ソース線制御回路、 ２４…ウェル制御回路、 ２５…メモリセルアレイ、 ２６…ブロック選択回路、 ２７…データ回路、 ２８…ビット線回路、 ２９…ソース線回路、 ３０…ウェル回路、 ３１…信号変換回路、 ３２…ｎ型ウェル、 ３３…ｐ型拡散層、 ３４…ｐ型ウェル、 ３５…ｎ型拡散層、 ３６…NANDフラッシュ制御エンジン、 ３７…NANDフラッシュ・インターフェイス、 ３８…ファイル管理エンジン、 ３９…ネットワーク・インターフェイス、 ４０…携帯音楽プレーヤー、 ４１…ソフトウェアダウンロードマシン、 ４２…ネットワーク、 ４３…データサーバー、 ４４…電話機、 ４５…電話回線、 ４６…データサーバー、 １００…ROM、 Ｍ…メモリセル、 Ｓ…選択トランジスタ、 BLOCK…メモリブロック、 BL…ビット線、 WL…ワード線、 SG…選択ゲート線、 Source…ソース線、 CPWELL…ウェル線、 FG…浮遊ゲート、 STI…素子分離、 Ｉ…インバーター、 Ｇ…ＮＡＮＤ論理ゲート、 Qn…ｎタイプトランジスタ、 Qp…ｐタイプトランジスタ、 Qd…ディプリーションタイプｎタイプトランジスタ、 Xfer…CMOSトランスファーゲート、 D…ダイオード、 R…抵抗素子。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/60 Ｈ０１Ｌ 21/92 ６０２Ｆ 23/12 ５０１ 23/52 Ｃ 23/52 27/10 ４３４ 21/8247 29/78 ３７１ 27/115 27/10 ４９５ 29/788 29/792 Ｆターム(参考） 5B025 AD00 AE00 AF04 5F001 AA01 AB08 AD53 AD61 5F083 EP02 EP23 EP33 EP34 EP76 NA01 5F101 BA01 BB05 BD34 BD36

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 複数の不揮発性半導体メモリセルから構
    成されるメモリセルアレイ、前記メモリセルアレイに接
    続される複数のビット線、前記メモリセルアレイに接続
    される複数のワード線、およびそれぞれの一端がそれぞ
    れのワード線に接続され、それぞれ他端が入力端子に接
    続される複数の転送ゲートトランジスタが形成される第
    １の半導体基板と、 前記入力端子に接続される出力端子に、その出力信号が
    出力される前記ワード線を制御するためのワード線制御
    回路が形成される第２の半導体基板とを備えたことを特
    徴とする不揮発性半導体記憶装置。
  2. 【請求項２】 前記第１の半導体基板と前記第２の半導
    体基板とが積層されることを特徴とする請求項１に記載
    の不揮発性半導体記憶装置。
  3. 【請求項３】 少なくとも２つ以上の前記第１の半導体
    基板と前記第２の半導体基板とが積層されることを特徴
    とする請求項１に記載の不揮発性半導体記憶装置。
  4. 【請求項４】 複数の不揮発性半導体メモリセルから構
    成されるメモリセルアレイ、前記メモリセルアレイに接
    続される複数のビット線、前記メモリセルアレイに接続
    される複数のワード線、それぞれの一端がそれぞれのワ
    ード線に接続され、およびそれぞれの他端が入力端子に
    接続される複数の転送ゲートトランジスタが形成される
    第１の半導体基板と、 その出力信号が出力端子に接続される前記ワード線を制
    御するためのワード線制御回路が形成される第２の半導
    体基板とを備え、 前記第１の半導体基板は第１のパッケージに封止され、
    前記入力端子は前記第１のパッケージの端子に接続さ
    れ、 前記第２の半導体基板は第２のパッケージに封止され、
    前記出力端子は前記第２のパッケージの端子に接続さ
    れ、 前記第１のパッケージと前記第２のパッケージとが積層
    され、前記第１のパッケージの端子と前記第２のパッケ
    ージの端子が積層側面に設けられた配線で互いに接続さ
    れることを特徴とする不揮発性半導体記憶装置。
  5. 【請求項５】 少なくとも２つ以上の前記第１のパッケ
    ージと前記第２のパッケージとが積層されることを特徴
    とする請求項４に記載の不揮発性半導体記憶装置。
  6. 【請求項６】 積層された前記第１のパッケージおよび
    前記第２のパッケージおよび前記配線は、さらに第３の
    パッケージに封止されることを特徴とする請求項４及び
    請求項５いずれかに記載の不揮発性半導体記憶装置。
  7. 【請求項７】 複数の不揮発性半導体メモリセルから構
    成されるメモリセルアレイ、前記メモリセルアレイに接
    続される複数のビット線、前記メモリセルアレイに接続
    される複数のワード線、およびそれぞれの一端がそれぞ
    れのワード線に接続され、それぞれの他端が入力端子に
    接続される複数の転送ゲートトランジスタが形成される
    第１の半導体基板と、 その出力信号が出力端子に接続される前記ワード線を制
    御するためのワード線制御回路と、インターフェイス回
    路が形成される第２の半導体基板とを備え、 前記第１の半導体基板は第１のパッケージに封止され、
    前記入力端子は前記第１のパッケージの端子に接続さ
    れ、 前記第２の半導体基板は第２のパッケージに封止され、
    前記出力端子は前記第２のパッケージの端子に接続さ
    れ、 前記第１のパッケージと前記第２のパッケージが積層さ
    れ、前記第１のパッケージの端子と前記第２のパッケー
    ジの端子が積層側面に設けられた配線で互いに接続さ
    れ、 前記第２のパッケージの積層面の裏面に前記インターフ
    ェイス回路に接続されるインターフェイス端子が設けら
    れることを特徴とする不揮発性半導体記憶装置。
  8. 【請求項８】 少なくとも２つ以上の前記第１のパッケ
    ージと前記第２のパッケージとが積層されることを特徴
    とする請求項７に記載の不揮発性半導体記憶装置。
  9. 【請求項９】 積層された前記第１のパッケージおよび
    前記第２のパッケージおよび前記配線は、さらに第３の
    パッケージに封止され、前記第３のパッケージには前記
    インターフェイス端子から引き出された引き出し端子が
    設けられることを特徴とする請求項７及び請求項８いず
    れかに記載の不揮発性半導体記憶装置。
  10. 【請求項１０】 複数の不揮発性半導体メモリセルから
    構成されるメモリセルアレイ、前記メモリセルアレイに
    接続される複数のビット線、前記複数のビット線を制御
    するための第１のシフトレジスタ、前記メモリセルアレ
    イに接続される複数のワード線、それぞれの一端がそれ
    ぞれのワード線に接続され、それぞれの他端が入力端子
    に接続される複数の転送ゲートトランジスタ、および前
    記複数の転送ゲートトランジスタのゲートを制御するた
    めの第２のシフトレジスタが形成される第１の半導体基
    板と、 前記入力端子に接続される出力端子にその出力信号が出
    力される前記ワード線を制御するためのワード線制御回
    路が形成される第２の半導体基板とを備えたことを特徴
    とする不揮発性半導体記憶装置。
  11. 【請求項１１】 前記第１の半導体基板と前記第２の半
    導体基板とが積層されることを特徴とする請求項１０に
    記載の不揮発性半導体記憶装置。
  12. 【請求項１２】 少なくとも２つ以上の前記第１の半導
    体基板と前記第２の半導体基板とが積層されることを特
    徴とする請求項１０に記載の不揮発性半導体記憶装置。
  13. 【請求項１３】 前記メモリセルアレイ中の欠陥セルの
    アドレスを記憶するための記憶回路を前記第２の半導体
    基板上に、さらに備えたことを特徴とする請求項１０に
    記載の不揮発性半導体記憶装置。
  14. 【請求項１４】 パッケージに封止された、ネットワー
    クプロトコルに対応したインターフェイス回路と、 不揮発性半導体メモリセルアレイと、 前記不揮発性半導体メモリセルアレイを制御するための
    制御回路と、 データファイルと前記メモリセルアレイのアドレスの関
    係を管理するファイル管理エンジンとを備えたことを特
    徴とする不揮発性半導体記憶装置。
  15. 【請求項１５】 前記インターフェイス回路はTCP/IPに
    対応していることを特徴とする請求項１４に記載の不揮
    発性半導体記憶装置。
  16. 【請求項１６】 前記インターフェイス回路はftp(file
    transfer protocol)接続可能であることを特徴とする
    請求項１５に記載の不揮発性半導体記憶装置。
  17. 【請求項１７】 前記インターフェイス回路はanonymou
    s ftp(file transfer protocol)接続可能であることを
    特徴とする請求項１５に記載の不揮発性半導体記憶装
    置。
  18. 【請求項１８】 前記インターフェイス回路はPPP(Poin
    t to Point Protocol)接続可能であることを特徴とする
    請求項１５に記載の不揮発性半導体記憶装置。
  19. 【請求項１９】 複数の不揮発性半導体メモリセルから
    構成されるメモリセルアレイ、前記メモリセルアレイに
    接続される複数のビット線、前記メモリセルアレイに接
    続される複数のワード線、それぞれの一端がそれぞれの
    ワード線に接続され、およびそれぞれ他端が入力端子に
    接続される複数の転送ゲートトランジスタが形成される
    第１の半導体基板と、 前記入力端子に接続される出力端子に、その出力信号が
    出力される前記ワード線を制御するためのワード線制御
    回路が形成される第２の半導体基板とを備えたことを特
    徴とする不揮発性半導体メモリシステム。
  20. 【請求項２０】 複数の不揮発性半導体メモリセルから
    構成されるメモリセルアレイ、前記メモリセルアレイに
    接続される複数のビット線、前記複数のビット線を制御
    するための第１のシフトレジスタ、前記メモリセルアレ
    イに接続される複数のワード線、それぞれの一端がそれ
    ぞれのワード線に接続され、それぞれの他端が入力端子
    に接続される複数の転送ゲートトランジスタ、および前
    記複数の転送ゲートトランジスタのゲートを制御するた
    めの第２のシフトレジスタが形成される第１の半導体基
    板と、 前記入力端子に接続される出力端子にその出力信号が出
    力される前記ワード線を制御するためのワード線制御回
    路が形成される第２の半導体基板とを備えたことを特徴
    とする不揮発性半導体メモリシステム。
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