JPH04125897A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は電気的にデータの書き換えが可能な不揮発性半
導体メモリに係り、特に高電圧電源を必要とせずにデー
タの書き換えが可能で、かつ微細化に適した不揮発性メ
モリに関する。

（従来の技術） 電気的に記憶データを消去し、新たなデータを再書き込
みできるＥ　Ｅ　Ｐ　ＲＯＭ　（Ｅｌｅｃｔｒｉｃａｌ
　ＩｙＥｒａｓａｂｌｅ　ａｎｄ　Ｐｒｏｇｒａｍ＋ｎ
ａｂｌｅ　ＲＯＭ　）は、紫外線消去型のＥＦＲＯＭと
比べ、ボード上に組み込んだままの状態で電気信号によ
りデータ消去か可能であるため、その使い易さから制御
用、ＩＣカート（メモリカード）用等に需要が急増して
いる。

大容量化に適しているＥＥＰＲＯＭとして第２０図ない
し第２３図に示すようなメモリセル構造が知られている
。これらにおいて、第２０図はパターン平面図、第２１
図は第２０図のＡ−Ａ’線に沿った断面図、第２２図は
第２０図のＢ−Ｂ′線に沿った断面図である。

これらの図面において、Ｐ型基板１３のフィールド酸化
膜２０により囲まれた領域上に厚さ１００Ａのゲート絶
縁膜１８を介して第１層目の多結晶シリコンからなる浮
遊ゲート１１が形成され、その上には絶縁膜１９を介し
て第２層目の多結晶シリコンからなる制御ゲート（ＣＧ
）１２が形成されている。絶縁膜１９は例えば０−Ｎ−
０椹造（Ｏｘｉｄｅ　−Ｎｉｔｒｉｄｅ　−０ｘｉｄｅ
　）の３層構造となっており、厚さは酸化膜換算で約２
００人である。制御ゲート１２はメモリセルのワード線
として使用される。

また、浮遊ゲート１１および制御ゲート１２の両側の基
板１３上にはＮ中型拡散層からなるソース（Ｓ）１４及
びドレイン（Ｄ）１５が形成されている。ドレイン領域
１５にはコンタクトホール１６が開口され、アルミニウ
ム層からなるデータ線１７がこのコンタクトホール１６
を介して上記ドレイン１５と接続されている。又、この
メモリセルの等価回路は第２３図に示されている。

次に、このメモリセルの動作を説明する。

データ消去時には、ソース１４に消去電圧１２Ｖを印加
し、ドレイン１５をフローティング、制御ゲート１３を
Ｏｖとすると、薄いゲート絶縁膜１８を介して浮遊ゲー
ト１１とソース１４との間に高電圧が印加され、ファウ
ラー・ノルドハイムのトンネル効果により浮遊ゲート１
１中の電子がソース１４に放出され、データが消去され
る。

データ書込み時には、ドレイン１５に約６Ｖ、ソースに
ＯＶ１制御ゲート１３に１２Ｖを印加すると、ドレイン
近傍で、インパクト・アイオナイゼーションが起こり電
子が浮遊ゲート１１に注入され、書き込みか行なわれる
。データ読出し時にはドレイン１５をＩＶ、ソース１４
をＯＶ１制御ゲート１３を５Ｖとすることにより、浮遊
ゲート１１中の電子の有無によりそれぞれデータ“０”
又は“１”が得られる。

第２４図に、このメモリセルを用いた ＥＥＰＲＯＭの構成図であっていわゆるフラッシュＥＥ
ＰＲＯＭを示している。この例では、８ビット分の出力
を有するバイト構成のものを示している。メモリセル３
０は各ビット毎にｍ行ｎ列のマトリクス状に配置されて
おり、これらすべてのセルのソースが共通に接続され、
端子ＳＳに接続される。また、マトリックス状に配置さ
れたメモリセルの制御ゲートは行ごとに行線ＷＬＩ〜Ｗ
Ｌｍに接続され、これらの行線ＷＬＩ〜Ｗ　Ｌ　ｍは行
デコーダ３１に接続されている。また、マトリックス状
に配置されたメモリセルのドレインは列ごとに列線ＤＬ
Ｉ〜ＤＬｎに接続され、列線ＤＬＩ〜ＤＬΩは列デコー
ダ３２に接続される列選択線ＣＬＩ〜ＣＬｎの出力をゲ
ート入力とするエンハンスメント形の列選択トランジス
タ３３−１〜３３−〇を介して共通接続点Ｎ−１〜Ｎ−
８に接続されている。この共通接続点Ｎ−１〜Ｎ−８と
、書き込み及び消去時に高電圧が印加される外部高電圧
電源端子ｖｐｐとの間には書き込み用エンハンスメント
型負荷トランジスタ３４−１〜３４−８が接続され、こ
れらのトランジスタのゲ−４には書き込みデータ制御回
路３５−１〜３５８の出力Ｄｉｎ＊ｌ　〜Ｄｉｎ＊８が
入力されている。この書き込みデータ制御回路３５−１
〜３５−８には、外部端子から書き込みデータＤｉｎｌ
〜Ｄｉｎ８がそれぞれ人力されるとともに書き込み電源
用にＶｐｐ端子が接続されている。

さらに、行デコーダ３１）列デコーダ３２には、書き込
み時に高電圧を与えるために、Ｖｐｐ端子から高電圧を
供給する高電圧切換回路３６の出力ＳＷが供給される。

共通ソースＳＳには、Ｖｌ）ｐ端子から高電圧を供給さ
れるソース電圧制御回路３７の出力が接続されている。

共通接続点Ｎ−１〜Ｎ−８には、読み出し用負荷トラン
ジスタを含む読み出し用のセンスアンプ３８−１〜３８
−８か、さらに、このセンスアンプの出力１゛こは外部
端子へメモリセルのデータを出力するための出力回路３
つ−１〜３９−８かそれぞれ接続されている。

次にこのＥＥＦＲＯＭの動作を説明する。

書き込み時には、外部高電圧電源端子ｖｐｐに１２ｙが
供給される。二のＶｐｐ端子から高電圧切換回路３６を
介して、ＳＷに１２Ｖが印加され、行デコーダ３１）列
デコーダ３２に与えられる。

図示しないアドレス信号により選択された列選択線、及
び行線により、各出力ビツト毎に１つのメモリセルが、
すなわち８個の出力ビットについて同時に８ケのメモリ
セルが選択される。選択された行線（例えばＷＬＩ）に
１２Ｖが与えられ、選択された列選択線（例えばＣＬＩ
）にも１２Ｖか与えられる。この状態で書き込みデータ
Ｄｉｎｌ〜Ｄｉｎ８か“０”の場合は、書き込み制御回
路３５−１〜３５−８を介してＶｐｐ端子からＤｉｎ＊
１〜Ｄｉｎ＊８に約９Ｖか出力される。

この結果、負荷トランジスタ３４−１〜３４−８がオン
し、Ｖｐｐ端子からそれぞれ負荷トランジスタ３４−１
〜３４−８）列選択トランジスタ３３−１を介して選択
された列線ＤＬＩに約６ｖの電圧か印加され、書き込み
が行なわれる。一方、Ｄｉｎｌ　〜Ｄｉｎ８が“１２の
場合はＤｉｎ＊１〜Ｄｉｎ＊８がＯＶとなり、負荷トラ
ンジスタ３４−１〜３４−８かオフになるので選択され
たメモリセルのドレインに電圧が印加されず書き込みは
行なわれない。

次に消去時には、ソース電圧制御回路３７を介してＶｐ
ｐ端子から約１２Ｖが共通ソースＳＳに供給され、列選
択線ＣＬＩ〜ＣＬｎ、行線ＷＬ１〜ＷＬｍがすべてＯＶ
となり、全メモリセルが一括消去される。

又、読み出し時には書き込み用負荷トランジスタ３４−
１〜３４−８は常にオフとなり、高電圧切換回路３６か
ら出力されるＳＷがＶｃ　ｃ電圧である５Ｖとなる。列
デコーダと行デコーダにより選択されたメモリセルのデ
ータ（“１”又は“０”）がセンスアンプ３８−１〜３
８−８で感知増幅され、出力回路３９−１〜３９−８を
通して外部出力端子に出力される。

このようなＥＥＰＲＯＭではメモリセルを小さくでき、
大容量化に向いている。

（発明が解決しようとする課題） しかしながら、ＥＥＦＲＯＭではインパクト・アイオナ
イゼーションにより書き込みを行なっているため、書き
込み時にはメモリセルのドレイン電流が、８ビット分で
約５ｍＡ程度流れる。又、消去時も、ゲート絶縁膜が薄
いため、ソースに高電圧を印加するとソース近傍の接合
部でパンドーパント間のリーク電流が発生してソースか
ら基板へ２〜３ｍＡの電流が流れる。従ってこのような
ＥＥＰＲＯＭでは書き込み、及び消去専用の高電圧電源
ｖｐｐとして電流供給能力の大きい高電圧電源を必要と
し、しかも電源としてＶｃｃ（５Ｖ）と、Ｖｐｐ　（１
２ｖ）の２電源が必要である。第２５図に示されるよう
に、このような ＥＥＦＲＯＭＩでは通常ＶｃｃＳＶｓｓ端子以外にＶｐ
ｐ端子が設けられシステムを構成するのに使いにくいと
いう問題かあった。

本発明は上記問題点を解決するためになされたもので、
高圧電源を必要としないＥＰＲＯｔν１を提供すること
を目的とする。

〔発明の目的〕

（課題を解決するための手段） 本発明にかかる不揮発性半導体記憶装置によれば、浮遊
ゲート、この浮遊ケートと容量結合された制御ゲートを
何１２で前記制御ゲートとドレインおよびソースとの電
圧関係で前記浮遊ゲートに電荷を注入あるいは排出する
ことによりデータの記録あるいは消去を行うトランジス
タをメモリセルとし、これをマトリクス状に配置したメ
モリセルアレイと、同一行に属するメモリセルの前記制
御ゲートを接続する行線と、同一列に属するメモリセル
のドレインを接続する列線と、電源電圧を昇圧して高電
圧を得る昇圧回路と、この昇圧回路からの電荷を蓄える
比較的大容量の容量手段から放電される電荷により書き
込みおよび消去の少なくとも一方を行う制御回路とを備
えている。

また、本発明によれば、浮遊ゲート、この浮遊ゲートと
容量結合された制御ゲートを有して前記制御ゲートとド
レインおよびソースとの電圧関係で前記浮遊ゲートに電
荷を注入あるいは排出することによりデータの記録およ
び消去を行うトランジスタをメモリセルとし、これをマ
トリクス状に配置したメモリセルアレイと、同一行に属
するメモリセルの前記制御ゲートを接続する行線と、同
一列に属するメモリセルのドレインを接続する列線と、
行アドレスから前記行線の１つを選択する行デコーダと
、列アドレスから前記列線の１つを選択する列デコーダ
と、前記ドレインに書き込み電圧を供給する書き込み負
荷素子と、電源電圧を昇圧して一定の高電圧を発生する
第１の昇圧回路と、前記電源電圧を昇圧して高電圧を発
生ずる第２の昇圧回路とを備え、前記第１の昇圧回路の
出力を前記行デコーダおよび列デコーダに供給するとも
に前記第２の昇圧回路から供給された電荷を蓄積する容
量手段から放電される電荷を前記書き込み負荷素子に供
給することによりデータの書き込みを行うことを特徴と
している。

前記第２の昇圧回路の出力電圧が放電に十分な第１の電
圧まで昇圧したときに書き込み可能状態とする信号を発
生し、前記第２の昇圧回路の出力電圧が前記第１の電圧
放電により書き込み・消去を行う下限電圧である第２の
電圧にまで降下したときに書き込み禁止状態とする信号
を発生する昇圧電圧検知回路をさらに設けるとよい。

前記第２の昇圧回路の出力電圧が放電に十分な第１の電
圧まで昇圧する時間を計数して出力する第１のタイマと
、前記第２の昇圧回路の出力電圧が放電に十分な第１の
電圧から書き込ろ・消去を行う下限電圧である第２の電
圧にまで降下まで時間を計数して出力する第２のタイマ
とを備え、これらの計時により書き込み可能状態および
書き込み禁止状態を切り替えるようにするとよい。

さらに、本発明によれば、浮遊ゲート、この浮遊ゲート
と容量結合された制御ゲートを何して前記制御ゲートお
よびドレインに電圧を印加することにより前記浮遊ゲー
トに電荷を注入してデータ書き込みを行い、ソースに高
電圧を印加することにより前記浮遊ゲート電極から電荷
を排出することによりデータ消去を行うトランジスタを
メモリセルとし、これをマトリクス状に配置し各トラン
ジスタのソースをソース電圧制御回路の出力に接続した
メモリセルアレイと、同一行に属するメモリセルの前記
制御ゲートを接続する行線と、同一列に属するメモリセ
ルのドレインを接続する列線と、行アドレスから前記行
線の１つを選択する行デコーダと、列アドレスから前記
列線の１つを選択する列デコーダと、前記ドレインに書
き込み電圧を供給する書き込み負荷素子と、電源電圧を
昇圧して一定の高電圧を発生する第１の昇圧回路と、前
記電源電圧を昇圧して高電圧を発生する第２の昇圧回路
とを備え、前記第１の昇圧回路の出力が前記行デコーダ
および列デコーダに供給されるとともに前記第２の昇圧
回路から供給された電荷を蓄積する大容量の容量手段か
ら放電される電荷が前記ソース電圧制御回路に供給され
ることによりデータの消去を行うことを特徴としている
。

前記書き込み負荷素子のドレインには電源電圧か供給さ
れるようにしてもよい。

以上の各発明において、前記容量手段は同一基板内に設
けられるとよく、しかも基数内の素子の不形成領域に設
けられるとよい。

また、前記容量手段は同一パッケージ外の別チップを構
成し、接続手段により前記昇圧回路と接続されるように
も構成でき、さらに前記容量手段をパッケージ外に設け
るようにしてもよい。

（作　用） 本発明では単一の電源Ｖｃｃから高電圧を発生する昇圧
回路を内蔵しており、二〇昇圧回路の出力を比較的大き
な容量のキャパシタに供給して電荷を蓄え、このキャパ
シタの電荷を用いて書き込みおよび消去の少な（とも一
方を行うようにしている。このため、プログラム用の高
圧電源を用いることなしに書き込み・消去か可能となる
。

、（実施例） 第１図は本発明にかかる不揮発性半導体記憶装置の一実
施例を示す構成図である。見易くするために、出力ビッ
トは１つのみを示しているか、通常第２４図と同様に８
ビット分が備えられている。

また、第２４図と同じ構成要素には同しづ照番号を付し
て詳細な説明を省略する。第１図において第２４図と異
なるのは、例えば５■のＶＣＣから高電圧を得る第１の
昇圧回路４０と第２の昇圧回路４１を設け、第１の昇圧
回路４０の出力ＳＷＩを行デコーダ３１）列デコーダ３
２）及びエンハンスメント型トランジスタ４２を介して
書き込みデータ制御回路３５に供給し、第２の昇圧回路
４１の出力ＳＷ２を書き込み用負荷トランジスタ３４を
介してメモリセルのドレインに供給し、かつ、しきい値
が略Ｏｖのイントリンシック型トランジスタ４３および
ソース電圧制御回路３７を介してメモリセルの共通ソー
スＳＳに供給するようにした点である。また、第２の昇
圧回路４１の出力ＳＷ２は外部出力端子６０を介して外
部キャパシタ５０に接続される。なお、エンハンスメン
ト型トランジスタ４２と、イントリンシック型トランジ
スタ４３は、電圧調整用素子である。

第２図は列デコーダ３２の具体的な構成を示す回路図で
ある。

並列接続されたＰチャネルトランジスタ３２Ａ〜３２Ｃ
と、これらにそれぞれゲートが共通接続され、かつ直列
接続されたＮチャネルトランジスタ３２Ｄ〜３２Ｆによ
るＮＡＮＤ回路によりデコーダ部を構成している。共通
ゲート接続点には、図示しないアドレスバッファ回路の
出力を受けた、図示しないプリデコーダの出力であるＣ
Ａｉ。

ＣＢ　ｉ、　　ＣＣｉが供給されている。デコーダ出力
はレベルシフト用のエンハンスメント型トランジスタ３
２Ｇを経て、プルアップ用のｐチャネルトランジスタ３
２Ｊによりプルアップされた後、ｐチャネルトランジス
タ３２ＨとＮチャネルトランジスタ３２１で構成される
バッファにより列デコーダ出力ＣＬｉが出力される。す
なわち、ソースとゲートが接続されたトランジスタ３２
．Ｊと３’２Ｈのソースには第１の昇圧回路４０から出
力されるＳＷＩが供給されており、書き込み動作時には
ＳＷＩが略１２Ｖとなっているため、選択された列デコ
ーダ出力ＣＬｉは１２Ｖとなる。一方、非選択の場合に
はＣＬｉはＯｖになる。読み出し時は、ＳＷｌが５Ｖに
なるので、選択／非選択のＣＬｉにはそれぞれ５　Ｖｌ
ｏ　Ｖが出力される。

第３図は行デコーダ３１の具体的な構成を示す回路図で
ある。

並列接続されたＰチャネルトランジスタ３１Ａ〜３１Ｃ
と、これらにそれぞれゲートか共通接続され、かつ直列
接続されたＮチャネルトランジスタ３１Ｄ〜３１Ｆによ
るＮＡＮＤ回路によりデコーダ部を構成している。各共
通ゲート接続点には、アドレス信号ＲＡｉ〜ＲＤｉが与
えられ、デコード出力が得られる。

このデコード出力はアドレス信号ＲＤＩ〜ＲＤ８を受け
る選択トランジスタ３１Ｇ１〜３１Ｇ８により選択され
る。選択トランジスタ３１Ｇ１〜３１Ｇ８は、レベルシ
フトトランジスタの役割も果たしている。この選択トラ
ンジスタの出力側にはゲートにアドレス信号ＲＤ１〜Ｒ
Ｄ８　（ＲＤＩ〜ＲＤ８の反転信号）が入力されている
Ｎチャネルトランジスタ３１に１〜３１に８か接続され
、さらに第２図におけるトランジスタ３２Ｈ〜３２Ｊと
同様の構成のトランジスタ３１Ｈ〜３１Ｊからなる回路
が設けられ、その出力がワード線ＷＬＩ〜ＷＬ８に接続
されている。

第４図は書き込めデータ制御回路３５の詳細を示す回路
図である。Ｐチャネルトランジスタ３５Ａおよび３５Ｂ
とＮチャネルトランジスタ３５Ｃおよび３５よりなるＮ
ＡＮＤ回路が初段に設けられており、人力信号ｐｒｏｇ
は、書き込み動作モートで“０”レベル、それ以外のと
きは“１”レベルとなり、外部端子からの他の人力信号
Ｄｉｎｉによらず、この回路を非動作状態とし、出力Ｄ
ｉｎ＊ｉを“０”レベルにする。ＮＡＮＤＭ路の出力は
インバータ３５Ｅ、３５ＦＳＰチヤネルトランジスタ３
５ＧとＮチャネルトランジスタ３５Ｈからなるインバー
タ、レベルシフト用トランジスタ３５１１および第２図
のトランジスタ３２Ｈ〜３２Ｊと同様の構成のトランジ
スタ３１Ｊ〜３１Ｌからなる回路が設けられている。

ここでＰチャネルトラン・ジスタ３５Ｊ、３５Ｌのソー
スには第］の分圧回路４０から導かれるＳ　Ｗ　１　’
が供給される。書き込み時のＳＷＩ’　は略９Ｖとなる
ので、入力データＤｉｎｉがＭθ′のときは出力Ｄｉｎ
＊ｉは９■となる。

第５図にソース電圧制御四路を示す。

信号Ｅｒａｓｅは消去モードのとき“１”、それ以外の
ときＯ”となる信号であり、これをケート入力とするＰ
チャネルトランジスタ３７ＡとＮチャネルトランジスタ
３７Ｂからなるインバータ、レベルシフト用トランジス
タ３７Ｃ１および第２図のトランジスタ３２Ｈ〜Ｂ２Ｊ
と同様の構成のトランジスタ３７Ｄ〜３７Ｆからなる回
路か設けられており、出力ＳＳが発生する。トランジス
タ３７Ｆおよび３７Ｄのソースには第２の昇圧回路４１
から導かれるＳＷ２′が与えられているので、消去モー
ドでは出力ＳＳには出力され、略１２Ｖとなる。

第６図は、第２の昇圧回路４１の具体的構成を示す回路
図である。この回路は二つの昇圧回路４１Ａ、４１Ｂか
らなっている。昇圧回路４１Ａについて説明すると、直
列接続されたｎ段のトランジスタ４１ＡＡ１〜４１ＡＡ
ｎの各接続点にはコンデンサ４１ＡＢ１−４１ＡＢ　（
ｎ−１）がそれぞれ接続され、これらのコンデンサの他
端には図示しない発振回路からの出力で互いに逆相の信
号であるφ、φが交互に印加されるようになっている。

またトランジスタ４１ＡＡ１〜４１ＡＡｎの各接続点お
よび次段のトランジスタのゲートにはソースに電源Ｖｃ
ｃが接続され、ソースとゲートか共通接続され、ドレイ
ンか接続されている。

なお、昇圧回路４１Ａ、４１Ｂは同一構成であるが、φ
、φの入力順序が異なっており、逆相信号で昇圧するた
め、昇圧時の電流供給能力を倍にすることかできる。昇
圧回路４１Ａ、４１Ｂの最終段は共通接続されて出力Ｓ
Ｗ２となっているが、この出力ＳＷ２にはそのゲートに
信号Ｒｅａｄが人力されるデプレッション型トランジス
タ４０Ｃが接続されている。ｒｇ号Ｒｅａｄは読み出し
時に５Ｖ、書き込み及び消去モードでＯＶとなる信号で
ある。また、出力ＳＷ２にはダイオード４１Ｄのカソー
ドが接続されている。このダイオードは接合耐圧を例え
ば１．５Ｖに設定しており、過剰に電圧が高くなるのを
防いでいる。

ここでは第２の昇圧回路４１について説明したが、第１
の昇圧回路４０も同一の構成を存しており、例えば、ダ
イオード４１Ｄの接合耐圧は１２Ｖに設定すればよい。

第７図は、この不揮発性半導体メモリのチップ８０をパ
ッケージ７０に実装したものであり、ＳＷ２が出力され
るチップ上の外部端子６０とパッケージのリードフレー
ム９０とがボンディングワイヤ６１で接続されている。

キャパシタ５０はこのチップ８０が実装されるプリント
基板等にディスクリート部品として設けられ、チップ８
０を実装することにより接続される。

次に、書き込み動作状態での昇圧電圧ＳＷ２の波形を示
す第８図を参照しながら本発明にかかる不揮発性半導体
メモリの動作を説明する。

読み出しモード時には信号ＲＥＡＤが５ｖてあるため、
第２の昇圧回路４１の出力であるＳＷ２は５Ｖに充電さ
れている。

書き込みモードに移行すると、まず、初期充電とＩ７て
、期間ｔ　ｐ　ｅ　Ｏの間にキャパシタ５０に電荷を蓄
える。この結果、ＳＷ２が１５Ｖまて充電されると、今
度は書き込み動作に入りメモリセルに順次データを書き
込んで行く。時間ｔ　ｐｇｌ後にキャパシタ５０の電荷
が放電してＳＷ２の電圧が１２ｙ以下になると、書き込
み動作を停止し、再び充電を開始する。時間ｔｐｃｌの
後に充電か完了しｒｓＷ２か１５Ｖに達すると、次の書
き込み動作に入り、時間ｔ　ｐｇ２後にＳＷ２が１２Ｖ
に降ドするまでの間、順次メモリセルの書き込みを続け
る。この動作をくり返し、全メモリセルに書き込みを行
なう。具体的には、書き込み動作中、８ビツトのメモリ
セルについて同時に書き込みを行なった場合、メモリセ
ルには８個分で約５ｍＡの電流が流れる。第６図に示し
た昇圧回路において、チャージポンプ用の各キャパシタ
の容量を１）　ＯＦ　Ｆに設定し、φの発振周期を２０
０ｍ５とし、キャパシタ５０の容量を０．５μＦとすれ
ば、ＳＷ２を５Ｖから１５Ｖまて充電するのに略３０ｍ
５の時間が必要であり、ｔｐｃｏ＝３０ｍｓである。

１つのセルの書き込み時間、例えばメモリセルのしきい
値が８ｖになる時間、は通常１０μｓ程度であり、また
、メモリセル電流として５ｍＡを要する場合を考えると
、ＳＷ２が１５Ｖから１２ｙまで電圧降下する時間ｔｐ
ｇｌは略３００μＳであるから、この期間に３０回×８
セル＝２４０セル分の書き込みかできることになる。次
に、１２Ｖから１５Ｖまで昇圧する時間ｔｐｃｌは略５
ｍｓである。ｔｐｇｌ＋ｔｐｃｌを１つのサイクルと考
えると、ｔｐｇｌ＋ｔｐｃ　１＝５．３ｍｓの間に３０
バイト（３０Ｘ８セル）のメモリセルか書き込みできる
ことになるから、平均書き込み時間は略１７７μＳ／バ
イトとなり、通常のＥＥＦＲＯＭの動作がハイドあたり
１００μＳから１ｍｓであることを考慮すると実用上十
分な値となっている。

次に、消去時にはは、ソースに高電圧を印加してファウ
ラー・ノルドハイムのトンネル効果によって浮遊ゲート
からソースに電子を放出させて消去を行う。この場合、
ゲート酸化膜が１００人と薄いため、この消去時にソー
スのｎ中波散層のゲート側エツジ部に、高電界が印加さ
れるため、いわゆるバンド間のトンネル電流（Ｂａｎｄ
−ｔｏ−Ｂａｎｄｃｕｒｒｅｎｔ　）が流れる。例えば
、４Ｍビットの全メモリセルを一括消去すればピーク時
で数ｍＡ程度の電流が流れる。消去か進めば電界が弱ま
り、バンド間電流が流れなくなり、本来のファウラー・
ノルドハイム・トンネル電流のみとなり、微少電流とな
る。二のような場合においても、書き込み時と同様に、
ＳＷ２のレベルの充電、放電をくり返しながら消去を行
なえば良い。なお、ＳＷ２は１５Ｖ〜１２Ｖの間を往復
するが、トランジスタ４３により、ＳＷ２’　は略１２
Ｖに定電圧化されているため、消去特性は均一に保たれ
る。

第９図に本発明の他の実施例を示す。

この実施例においては、外付けのキャパシタ５０を設け
る代わりに、専用のキャパシタチップ１００を本体チッ
プ８０と一緒に、リードフレームのベツド（アイランド
）１１０上に載置し、ＳＷ２用の外部端子６０からボン
ディングワイヤ６２で接続し、ている。このようにする
ことにより、リードの一つ９０は非接続端子（Ｎｏｎ−
ｃｏｎｎｅｃｔ　）となって、使用上の自由度を増加さ
せることかできる。

この専用キャパシタチップとしては、例えば第１０図に
示すように、ｐ型基板１２０上にＰ中層１２１を形成し
、例えば絶縁膜０−Ｎ−０（Ｏｘｉｄｅ−Ｎｉｔｒｉｄ
ｅ−Ｏｘｉｄｅ　）を挾みながら順次、ポリシリコン層
１２２〜１２７を積層させ、互いに絶縁されたポリシリ
コン層１２２〜１２７形成する。Ｐ中層１２１およびポ
リシリコン層１２３１２５．１２７をＡＩ配線１２８で
共通接続し、又、ポリシリコン層１２２，１２４，１２
６をＡＩ配線層１２９で共通接続すれば、基板１２０と
ＡＩ配線層１２９に接続された端子１３０との間にキャ
パシタが形成される。例えば、絶縁膜ＯＮ−０の厚さを
酸化膜換算で１００Ａとし、キャパシタの枚数を１０段
とすれば、０．１μＦの容量を得るのに必要なチップ面
積は略２．　９ｍｍ’となるか、正方形とすれば１．７
ｍｍＸ１．７＋ｎｍのチップとなり、本体チップと同様
にベット上に実装可能な大きさか実現できる。

このようなキャパシタチップを実装するには、基板１２
０をリードフレームのヘッドに導電性接着剤で直接固着
させる。ベツドは通常ＧＮＤになっているため、特別な
配線は必要ない。

第１１図はキャパシタチップの他の例を示している。基
板１４０上に複数の溝（トレンチ）１４１を形成し、こ
の溝の表面にＰ中層１４２を設け、絶縁！　（０−Ｎ−
０）１４３を溝の表面に設け、溝内および溝上に電極用
ポリシリコン層１４４を設けている。この電極用ポリシ
リコン層１４４に接続した端子１４５と基板との間にキ
ャパシタが形成される。

例えば、溝の幅、間隔をそれぞれ１μｍ１深さを６μｍ
、絶縁膜１４３の厚さを１００Ａとすると、０．　１μ
Ｆの容量を得るのに、必要なチップ面積は略４ｍ１２と
なる。正方形とすれば、２．０ｍｍＸ２．ｏｍｍのチッ
プとなり、本体チップと同時にヘッドにマウント可能な
大きさとなる。

このキャパシタは工程が単純であるため、本体チップ内
に形成することもてきる。すなわち、このキャパシタを
本体チップ内に形成するためには、溝を掘る工程と絶縁
膜を設ける工程を増加させるのみでよい。又、例えば、
４ＭビットのＥＥＰＲＯＭの場合、０．７μｍ加工基準
を用いると、チップ面積か略８０ｍｍ２となるか、４ｍ
ｍ２のキャパシタ面積増加は５％にすぎず、影響は少な
い。

第１２図は、キャパシタをチップ内部に設けた場合のチ
ップレイアウトの一例を示す図である。

チップ２００には行デコーダ領域２０１を挟んで上下に
セルアレイ領域２０２および２０３か設けられており、
これらの右側には列デコーダ２０４）列選択ゲート２０
５．２０６がそれぞれ設けられている。したがって、キ
ャパシタは周辺回路のレイアウトの妨げにならない領域
として、例えばセルアレイ２０２．２０３の横等の領域
２０７．２０８に設ければレイアウトを行いやすい。ま
た、配線間やパッド２０９横のデッドスペース等に分散
させて、キャパシタ領域を設けてもよい。

第１３図はこのような観点で考案されたキャパシタのレ
イアウトのさらに別の例を示す。第１２図の場合と同様
に、行デコーダ２０１の上下にセルアレイ２０２および
２０３が設けられているか、バッド２０９をチップ２０
０の左右に集中させると共にセルアレイ２０２および２
０３の上下の電源・信号配線領域２０９．２１０の下に
キャパシタを設けたものである。すなわち、セル横の領
域は電源配線や信号配線のみとなっているため、このア
ルミニウム配線領域の下に例えば第１１図で示したキャ
パシタを埋め込むこむことにより、有効にスペースを使
え、はとんどチップ面積を増加させずにキャパシタを設
けることができる。

第１４図は本発明の他の実施例を示す回路図である。こ
の図においては第１図に示した実施例とほとんど同じで
あるので、同一の構成要素には同じ参照番号を付して詳
細な説明は省略する。第１図に示した実施例では、書き
込み用エンハンスメント型トランジスタ３４のドレイン
をＳＷ２に接続して、高電圧を印加し、メモリセルのド
レインに６−７Ｖの電圧を印加して書き込みを行なって
いたが、微細化が進めばドレイン電圧は５■程度でも十
分書き込みができる。このため、第１２図に示した実施
例では、トランジスタ３４のドレインをＶｃｃ電源（５
■）に接続している。この結果、昇圧回路４１は消去時
のみに動作し、ソース電圧制御回路３７へＳＷ２を供給
することになる。

第１５図は本発明のさらに他の実施例を示す回路図であ
る。

この実施例はＷＳ２の電圧を検知することにより、書き
込みまたは消去が可能であるか禁止状態であるかを判断
し、これによって書き込み、消去を制御するものである
。

このため、昇圧電圧検知回路１５０が設けられている。

この昇圧電圧検知回路１５０には内部て発生された基準
となる電圧１２ｙと１５Ｖが、ＳＷ２とこれらの電圧を
比較することにより、ＳＷ２が１２Ｖ〜１５Ｖの間にあ
るかどうかを判定する。すなわち、昇圧電圧検知回路１
５０は昇圧電圧ＳＷ２が１５Ｖ以上になると出力である
書き込み・消去ｒ１１能信号ＰＥ＊を“１”とし、ＳＷ
２の電圧が降−ドして１２Ｖ以下になるとＰＥ率を“０
″とする。この信号ＰＥ＊は書き込みデータ制御回路３
５）行デコーダ３２）列デコーダ、ソース電圧制御回路
３７に与えられており、これらを制御する。

また、昇圧電圧検知回路１５０に入力されるＲＥＳＥＴ
信号は、書き込みあるいは消去動作開始時点て、ＰＥ率
を“０“にリセットする信号である。このＰＥ＊信号は
例えばチップ外に出力１゜て、ＣＰＵ等の制御ユニット
へ書き込みまたは消去が可能であるか禁止状態であるか
を知らせるようにすればシステムとしての制御を容易化
することができる。

第１６図は第１５図における昇圧電圧検知回路１５０の
具体例を示す回路図である。

この回路はＳＷ２の電圧と基準電圧１２ｙとを比較して
ＳＷ２か１２ｙより低いときには“１”高い場合には“
０”となるプログラム禁止信号ＰＩを出ツノする第１の
差動増幅器１５１と、ＳＷ２の電圧と基準電圧１５Ｖと
を比較してＳＷ２が１５Ｖより低いときには“１゛、高
い場合には“０″となる信号Ｐを出力する第２の差動増
幅器１５２とを有しており、ＰＩを２段のインバータ１
５３，１５４で増幅した信号ＰＩ＊と、信号Ｐをインバ
ータ１５５で増幅ｌ−た信号Ｐ＊とをフリップフロップ
１５６に入力し、書き込み・消去可能信号ＰＥ＊を得る
ものである。

第１７図は昇圧電圧検知回路１５０に与えられる基準電
圧１２ｙと１５Ｖを得る回路を示す。

この回路は基本的に第６図に示したものと同じであり、
１２ＶはＳＷＩの安定化された１２Ｖを使用する。そし
てＳＷＩを得る昇圧回路の途中から分岐を行い、ＳＷＩ
を得る昇圧段の最終段の１つ前のノードＡからさらに４
段のチャージポンプ回路を設けている。その出力には例
えばダイオードとトランジスタが直列接続されたリミッ
タ回路か設けられ、１５Ｖを得ている。

このリミッタとしては第１５においては１２Ｖのツェナ
ーダイオードを用い、この１２ｙとエンハンスメント型
トランジスタのしきい値降下分の３ｖを加えて１５Ｖを
得るようにしている。この場合、１５Ｖのツェナーダイ
オードを用いることもできるが、このダイオードを得る
ためには、プロセスを追加しなければならず、複雑とな
るため、１２Ｖのツェナーダイオードを兼用するように
したものである。

次に、第１８図を参照して第１５図における動作を説明
する。

書き込み、消去可能開始時点でＲＥＳＥＴ信号が一旦“
１“となることにより、ＰＥ率は“Ｏ”にリセットされ
る。このとき、ＳＷ２は５Ｖである。ＳＷ２が上昇して
１２Ｖに達すると、第１の差動増幅器１５１のＰＩおよ
びＰ■＊信号が“１″から“０”になる。さらにＳＷ２
が昇圧されて１５Ｖに達すると第２の差動増幅器の出力
か反転し、Ｐ＊倍信号“１”となり、フリップフロップ
が反転してＰＥ率が“１゛となる。このＰＥ本は書き込
みデータ制御回路３５）行デコーダ３２）列デコーダ、
ソース電圧制御回路３７に与えられてこれらを書き込み
・消去可能状態とするため、書き込み・消去が始まり、
ＳＷ２の電圧が下がってくる。なお、ＳＷ２の電圧が１
５Ｖを超えるのはわずかな時間だけであり、Ｐ＊はすぐ
０”に戻っている。ＳＷ２の放電が続いて１２Ｖより下
がると、今度は差動増幅器１５１が反転してＰＩ＊が“
１″となり、フリップフロップ１５６が反転してＰＥ率
が“Ｏ“となり、書き込み・消去禁止状態となる。ＰＥ
＊信号が書き込みデータ制御回路３５）行デコーダ３２
）列デコーダ、ソース電圧制御回路３７に与えられるこ
とによってこれらを書き込み・消去禁止状態とする。こ
の間に再びＳＷ２の充電が行われ、上述した動作でＰＩ
＊は再び“０”に戻る。これが繰り返されて自動的に書
き込み・消去が可能か禁止かを制御できる。

この実施例ては１５Ｖ、１２Ｖを検知して、ｔｐｃｏ、
ｔｐｇｌ、ｔｐｃｌ、ｔｐｇ２゛を自動的に設定できる
ようにしたか、上記各時間を内部タイマで一定値に設定
することもできる。第１９図は書き込みおよび消去の時
間を内部タイマで制御するようにした実施例を示す回路
図である。

この実施例では書き込み信号Ｐｒｏｇを受ける書き込み
用タイマ１６１と、消去用信号Ｅｒａｃｅを受ける消去
用タイマ１６２とをさらに備えており、書き込み用タイ
マ１６１の出力Ｐｒｏｇ＊は書き込みデータ制御回路３
５）列デコーダ３２）行デコーダ３１に与えられ、消去
用タイマ１６２の出力Ｅｒａｃｅ＊はソース電圧制御回
路３７に与えられている。

次に、この実施例における動作を説明する。書き込み信
号Ｐｒｏｇが“１”となると、書き込み用タイマの川内
Ｐｒｏｇ＊が“１“となり、これが書き込みデータ制御
回路、行デコーダ、列デコーダを書き込み状態にして書
き込みが開始される。

そしてタイマは計時動作を開始し、設定時間経過後、例
えば１０μｓ後に計時動作か停止され、ｐｒｏｇ＊は“
０“となり、書き込み禁止状態となる。消去についても
消去用タイマ１６２により同様の動作が行われる。

なお、外部のｃｐｔｒｚｔにこの時間情報を伝える必要
があるときは、このＰｒｏｇ＊信号、Ｅｒａｃｅ＊信号
をチップ外に出力すれば良い。

この実施例では回路内部にタイマを内蔵したが、外部シ
ステムからの制御により時間を設定しても良い。但し、
この場合にはメモリセルの書き込み電流、昇圧回路能力
のばらつき等により、キャパシタ５０の充放電時間が異
なってくるため、多少余裕を持った設定時間にしておく
必要がある。

以上の実施例では、昇圧回路４０．４１を別々に設けた
が、共通に１つ設けてチップ面積を縮小することも可能
である。

また、実施例では電気的に書き換えができるＥＥＦＲＯ
Ｍについて説明したが、書き込みは同一の構成で行い、
消去は紫外線照射により行うＥＦＲＯＭについても、本
発明を適用することかできる。

さらに、実施例では、消去は、全メモリセルのソースを
共通（Ｓ　Ｓ）にして、−括して消去を行なったが、こ
れを、複数のブロックに分けて、そのブロック毎にソー
スを共通（ＳＳＩ、ＳＳ２゜・・・）にして、ブロック
毎に消去を行うようにすることができる。

〔発明の効果〕

以上、実施例に基づいて詳細に説明したように、本発明
によれば、キャパシタに充電された電荷により書き込み
・消去に必要な高電圧を得ているので、単一の電源で駆
動される微細化に最適な大容量ＥＥＦＲＯＭを実現する
ことができる。

【図面の簡単な説明】

第１図は本発明の実施例を示す回路図、第２図は第１図
における列デコーダの構成を示す回路図、第３図は第１
図における行デコーダの構成を示す回路図、第４図は第
１図における書き込みデータ制御回路の構成を示す回路
図、第５図は第１図におけるソース電圧制御回路の構成
を示す回路図、第６図は第１図における昇圧回路の構成
を示す回路図、第７図はチップとキャパシタの接続の様
子を示す平面図、第８図は第１図における動作状態での
電圧の変化を示すグラフ、第９図はキャパシタを専用チ
ップとしてパッケージ内に収納した実施例を示す平面図
、第１０図はキャパシタチップの構成を示す素子断面図
、第１１図はキャパシタをトレンチ構造で形成した例を
示す素子断面図、第１２図および第１３図はキャパシタ
をチップ内に形成した例を示すレイアウト図、第１４図
は本発明の他の実施例を示す回路図、第１５図は昇圧電
圧の検知を行う本発明のさらに他の実施例を示す回路図
、第１６図は第１５図における昇圧電圧検知回路の構成
を示す回路図、第１７図は第１５図における基準電圧を
発生する回路の構成を示す回路図、第１８図は第１５図
における動作状態における電圧の変化を示すグラフ、第
１９図は時間制御により書き込み・消去を行うさらに他
の実施例を示す回路図、第２０図はＥ　Ｅ　Ｐ　ＲＯＭ
セルを示す平面図、第２１図は第２０図におけるＡ−Ａ
断面図、第２２図は第２０図におけるＢ−Ｂ断面図、第
２３図はＥＥＰＲＯＭセルの等価回路図、第２４図は従
来のＥ　Ｅ　Ｐ　ＲＯＭの構成を示す回路図、第２５図
はプログラム電圧の供給が必要な従来のＥＥＦＲＯＭを
示す平面図である。 ３０・・・セル、３１・・・行デコーダ、３２・・・列
デコーダ、３３・・・列選択トランジスタ、３４・・・
書き込み用エンハンスメント型負荷トランジスタ、３５
・・書き込みデータ制御回路、３７・・・ソース電圧制
御回路、３８・・・センスアンプ、３つ・・・出力回路
、４０．４１・・・昇圧回路、５０・・・キャパシタ、
７０・・・パッケージ、８０・・・チップ、１００・・
・キャパシタチップ、１５０・・・昇圧電圧検知回路、
］６１・・書き込み用タイマ、１６２・・・消去用タイ
マ、２０１・・・行デコーダ、２０２．２０３・・・セ
ルアレイ、２０７．２０８，２０９，２１０・・・キャ
パシタ領域。 出願人代理人　　佐　　藤　　−雄 ｉｔ、ｔ’ｒ ノ 第１１ 図 分 ；天ト げ 第２５ 図 ヒ（ 区 ドく Σ 区 昧

Claims (1)

1. 【特許請求の範囲】 １）浮遊ゲート、この浮遊ゲートと容量結合された制御
   ゲートを有して前記制御ゲートとドレインおよびソース
   との電圧関係で前記浮遊ゲートに電荷を注入あるいは排
   出することによりデータの記録あるいは消去を行うトラ
   ンジスタをメモリセルとし、これをマトリクス状に配置
   したメモリセルアレイと、同一行に属するメモリセルの
   前記制御ゲートを接続する行線と、同一列に属するメモ
   リセルのドレインを接続する列線と、電源電圧を昇圧し
   て高電圧を得る昇圧回路と、この昇圧回路からの電荷を
   蓄える比較的大容量の容量手段から放電される電荷によ
   り書き込みおよび消去の少なくともいずれか一方を行う
   制御回路とを備えた不揮発性半導体記憶装置。 ２）前記容量手段は同一基板内に設けられたことを特徴
   とする請求項１記載の不揮発性半導体記憶装置。 ３）前記容量手段は基板内の素子の不形成領域に設けら
   れることを特徴とする請求項２記載の不揮発性半導体記
   憶装置。 ４）前記容量手段は同一パッケージ内の別チップを構成
   し、接続手段により前記昇圧回路と接続されたことを特
   徴とする請求項１記載の不揮発性半導体記憶装置。 ５）前記容量手段はパッケージ外に設けられることを特
   徴とする請求項１記載の不揮発性半導体記憶装置。 ６）浮遊ゲート、この浮遊ゲートと容量結合された制御
   ゲートを有して前記制御ゲートとドレインおよびソース
   との電圧関係で前記浮遊ゲートに電荷を注入あるいは排
   出することによりデータの記録あるいは消去を行うトラ
   ンジスタをメモリセルとし、これをマトリクス状に配置
   したメモリセルアレイと、、同一行に属するメモリセル
   の前記制御ゲートを接続する行線と、同一列に属するメ
   モリセルのドレインを接続する列線と、行アドレスから
   前記行線の１つを選択する行デコーダと、列アドレスか
   ら前記列線の１つを選択する列デコーダと、前記ドレイ
   ンに書き込み電圧を供給する書き込み負荷素子と、電源
   電圧を昇圧して一定の高電圧を発生する第１の昇圧回路
   と、前記電源電圧を昇圧して高電圧を発生する第２の昇
   圧回路とを備え、 前記第１の昇圧回路の出力を前記行デコーダおよび列デ
   コーダに供給するともに前記第２の昇圧回路から供給さ
   れた電荷を蓄積する容量手段から放電される電荷を前記
   書き込み負荷素子に供給することによりデータの書き込
   みを行うことを特徴とする不揮発性半導体記憶装置。 ７）前記容量手段は同一基板内に設けられたことを特徴
   とする請求項６記載の不揮発性半導体記憶装置。 ８）前記容量手段は基板内の素子の不形成領域に設けら
   れることを特徴とする請求項７記載の不揮発性半導体記
   憶装置。 ９）前記容量手段は同一パッケージ内の別チップを構成
   し、接続手段により前記昇圧回路と接続されたことを特
   徴とする請求項６記載の不揮発性半導体記憶装置。 １０）前記容量手段はパッケージ外に設けられることを
   特徴とする請求項６記載の不揮発性半導体記憶装置。 １１）前記第２の昇圧回路の出力電圧が放電に十分な第
   １の電圧まで昇圧したときに書き込み可能状態とする信
   号を発生し、前記第２の昇圧回路の出力電圧が前記第１
   の電圧放電により書き込み・消去を行う下限電圧である
   第２の電圧にまで降下したときに書き込み禁止状態とす
   る信号を発生する昇圧電圧検知回路をさらに設けたこと
   を特徴とする請求項６記載の不揮発性半導体記憶装置。 １２）前記第２の昇圧回路の出力電圧が放電に十分な第
   １の電圧まで昇圧する時間を計数して出力する第１のタ
   イマと、前記第２の昇圧回路の出力電圧が放電に十分な
   第１の電圧から書き込み・消去を行う下限電圧である第
   ２の電圧にまで降下まで時間を計数して出力する第２の
   タイマとを備え、これらの計時により書き込み可能状態
   および書き込み禁止状態を切り替えるようにした請求項
   ６記載の不揮発性半導体記憶装置。 １３）浮遊ゲート、この浮遊ゲートと容量結合された制
   御ゲートを有して前記制御ゲートおよびドレインに電圧
   を印加することにより前記浮遊ゲートに電荷を注入して
   データ書き込みを行い、ソースに高電圧を印加すること
   により前記浮遊ゲート電極から電荷を排出することによ
   りデータ消去を行うトランジスタをメモリセルとし、こ
   れをマトリクス状に配置し各トランジスタのソースをソ
   ース電圧制御回路の出力に接続したメモリセルアレイと
   、同一行に属するメモリセルの前記制御ゲートを接続す
   る行線と、同一列に属するメモリセルのドレインを接続
   する列線と、行アドレスから前記行線の１つを選択する
   行デコーダと、列アドレスから前記列線の１つを選択す
   る列デコーダと、前記ドレインに書き込み電圧を供給す
   る書き込み負荷素子と、電源電圧を昇圧して一定の高電
   圧を発生する第１の昇圧回路と、前記電源電圧を昇圧し
   て高電圧を発生する第２の昇圧回路とを備え、 前記第１の昇圧回路の出力が前記行デコーダおよび列デ
   コーダに供給されるとともに前記第２の昇圧回路から供
   給された電荷を蓄積する大容量の容量手段から放電され
   る電荷が前記ソース電圧制御回路に供給されることによ
   りデータの消去を行うことを特徴とする不揮発性半導体
   記憶装置。 １４）前記容量手段は同一基板内に設けられたことを特
   徴とする請求項１３記載の不揮発性半導体記憶装置。 １５）前記容量手段は基板内の素子の不形成領域に設け
   られることを特徴とする請求項１３記載の不揮発性半導
   体記憶装置。 １６）前記容量手段は同一パッケージ内の別チップを構
   成し、接続手段により前記昇圧回路と接続されたことを
   特徴とする請求項１３記載の不揮発性半導体記憶装置。 １７）前記容量手段はパッケージ外に設けられることを
   特徴とする請求項１３記載の不揮発性半導体記憶装置。 １８）前記書き込み負荷素子のドレインには電源電圧が
   供給されることを特徴とする請求項１３記載の不揮発性
   半導体記憶装置。