CN1748153A - 边界扫描控制器、半导体装置、半导体装置的半导体电路芯片识别方法及其控制方法 - Google Patents

边界扫描控制器、半导体装置、半导体装置的半导体电路芯片识别方法及其控制方法 Download PDF

Info

Publication number
CN1748153A
CN1748153A CNA2004800040893A CN200480004089A CN1748153A CN 1748153 A CN1748153 A CN 1748153A CN A2004800040893 A CNA2004800040893 A CN A2004800040893A CN 200480004089 A CN200480004089 A CN 200480004089A CN 1748153 A CN1748153 A CN 1748153A
Authority
CN
China
Prior art keywords
data
chip
semiconductor circuit
boundary scan
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2004800040893A
Other languages
English (en)
Other versions
CN100419447C (zh
Inventor
佐藤知稔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Publication of CN1748153A publication Critical patent/CN1748153A/zh
Application granted granted Critical
Publication of CN100419447C publication Critical patent/CN100419447C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318555—Control logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Logic Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

本发明的目的在于提供一种边界扫描控制器，其能进行边界扫描，而且能够将同一类型的半导体电路芯片积层起来构成半导体装置。通过比较单元(88)将存储单元(85)存储的识别数据和固定数据保持单元(87)保持的固定数据进行比较，当这些识别数据和固定数据一致时，能从数据导出部(89)输出与输出部(86)输出的数据相同的数据。在边界扫描测试中，将设置在半导体电路芯片上的边界扫描控制器(80)的数据导出部(89)连接在同一总线上。当识别数据和固定数据不一致时，数据导出部(89)可以处于实质上不与总线连接的状态。由此，能通过将设置有边界扫描控制器(80)的同一类型的半导体电路芯片进行积层，构成半导体装置。

Description

边界扫描控制器、半导体装置、半导体装置的半导体电路芯片识 别方法及其控制方法
                      技术领域
本发明涉及用来检查构成例如三维积层LSI(大规模集成电路)等半导体装置的多个半导体电路芯片的输入输出端子的连接状态的边界扫描控制器。
                       背景技术
面对对大规模集成电路(简称LSI)等半导体电路芯片的高密度安装的要求的提高，提出了在纵向、即衬底的厚度方向积层半导体集成电路来提高安装密度的方法。
为了实现高密度安装，有将利用带基封装(Tape CarrierPackage)积层的半导体电路芯片分别连接在电路衬底上的半导体装置。在上述半导体装置中，为了能够识别各个芯片，带基中设置了识别信号线。以后，常常把半导体电路芯片只记述为芯片。
图11是表示使用带基1积层芯片2的半导体装置的斜视图，在图11中，示出积层三个芯片2的情况。各芯片2具有输入用来选择各芯片2的动作的片选信号的第1芯片侧端子3和输入输出其他信号的第2端子4。此外，在电路衬底上具有用来独立对各芯片2施加片选信号的第1电路衬底侧端子5a～5b和施加、接收其他信号的第2电路衬底侧端子6。
带基1具有分别与第1和第2芯片侧端子3、4及第1和第2电路衬底侧端子5、6连接的引线7。带基1和芯片2分开设置，和芯片1一样积层形成。在图11中，带基1是用斜线表示的部分。
在这样的半导体装置中，预先多余地做成与引线7的第1电路衬底侧端子5连接的部分8的图形，当将由带基1和芯片2构成的带基封装安装在电路衬底上时，留下必要的引线并切断去掉不必要的引线。因此，如图11所示，可以分别向芯片2独立地供给片选信号，并可以使用片选信号识别积层的芯片2。
伴随芯片2的高速、高功能化，在使用了前述的带基1的封装中，存在因引线的信号延迟而不能充分发挥芯片2的性能的问题。
鉴于上述问题，在第1现有技术中，提出了将具有贯通表里的电极的芯片积层后使其模块化的方案(例如，参照美国专利6141245号说明书)。对积层的芯片，和实现前述的带基封装的积层模块时的措施一样，有必要识别各个芯片。
图12～图14是用来说明将具有贯通表里的电极的芯片积层后构成的半导体装置的图。为说明起见，在图12～图14中，只图示贯通芯片的贯通导线11～13和到该贯通导线11～13与芯片的连接端子14～16的引线，芯片和层间绝缘膜等都未图示。此外，在图12～图14中，只示出与片选信号有关的引线。此外，这里和图11所示的半导体装置一样，说明有关积层三个芯片的情况。贯通电极11～13在芯片的积层方向贯通芯片。
图12是表示积层芯片时作为设置在下面芯片上的引线的、传送用来选择芯片动作的片选信号的芯片选择引线17的斜视图。图13是表示设置在中间芯片上的芯片选择引线18的斜视图。图14是表示设置在上面芯片上的芯片选择引线19的斜视图。
下面的芯片具有输入片选信号的芯片侧连接端子14、贯通芯片并与设置在电路衬底上的端子连接的贯通电极21、22、23、将芯片侧连接端子14与贯通电极21相互连接的连接线24和将贯通电极22、23与积层的中间芯片的端子连接的连接端子25、26。贯通电极22、23是向积层的中间和上面芯片传送片选信号的导线。在图12中，用斜线表示贯通电极21、22、23，用网格线表示连接线24。
中间的芯片具有输入片选信号的芯片侧连接端子15、贯通芯片并经连接端子25、26与设置在下面的芯片上的贯通电极22、23分别相互连接的贯通电极27、28、将芯片侧连接端子15与贯通电极27相互连接的连接线29和将贯通电极28与积层的上面芯片的端子连接的连接端子31。贯通电极28是向积层的上面芯片传送片选信号的导线。中间芯片与下面的芯片不同，设置2个贯通电极就足够了。即，在图13中，虽然做成了用双点划线表示的贯通电极32，但没有连接。在图13中，用斜线表示贯通电极27、28，用网格线表示连接线29。
上面的芯片具有输入片选信号的芯片侧连接端子16、贯通芯片并经连接端子31与设置在下面的芯片上的贯通电极28相互连接的贯通电极33和将芯片侧连接端子16与贯通电极33相互连接的连接线34。上面芯片与下面和中间的芯片不同，设置1个贯通电极就足够了。即，在图14中，虽然做成了用双点划线表示的贯通电极35、36，但没有连接。在图14中，用斜线表示贯通电极33，用网格线表示连接线34。
图12～图14所示的引线图形有必要预先设置在芯片上。即，积层的芯片在做成该芯片的晶片加工中，做成和下层的芯片不同的芯片。
当积层种类不同的芯片时，因本来就是各不相同的芯片，故即使只积层也没有问题。但是，当积层多个相同的芯片时，例如，在积层多个存储器以实现大容量存储等情况下，因不能积层相同的芯片，故有必要做成和积层数相同的别的种类的芯片，必须付出多余的劳力和时间。
此外，在用来实现高密度安装的半导体装置中，安装用来电测试已安装的芯片是否连接好的电路、即边界扫描控制器。
边界扫描控制器按照边界扫描测试标准，具有5根信号线TDI(数据输入部)、TDO(数据输出部)、TCK(时钟输入部)、TMS(测试模式选择输入部)和TRST(测试复位输入部)。但是，TRST是可选项。
在按照JTAG(欧盟测试工作组)标准的边界扫描中，在半导体装置中，将装入各芯片的边界扫描控制器的信号线TDI和TDO连接成锁链状。后面，有时将该边界扫描控制器的锁链状连接记载为数字链(digichain)。将信号线TCK、TMS、TDI、TRST统称为输入部。
其次，说明边界扫描测试的方法。
图15是表示具有边界扫描控制器的多个芯片组合体IC连接状态的电路图，图16是在图15的电路图中表示积层芯片组合体IC而构成的积层模块50的图。积层模块50将多个芯片组合体IC1、IC2、---ICn(n是3以上的整数)积层后构成。后面，将芯片组合体IC1、IC2、---ICn统称作芯片IC。积层模块50与连接器52连接，该连接器52与JTAG测试器连接。图16从左边开始按顺序示出在最下面、中间和最上面积层的芯片组合体IC。
在各芯片组合体IC中，信号线TCK、TMS、TRST经设置在芯片组合体IC上的引线图形，相互并列地与连接器52的对应引脚连接。另一方面，信号线TDI、TDO，其前级芯片组合体IC的信号线TDO依次和后级芯片组合体IC的信号线TDI串联连接。此外，第1级芯片组合体IC1的信号线TDI和最上面芯片组合体ICn的信号线TDO与连接器52的对应引脚连接。
在这样构成的积层模块50中，通过由JTAG测试器控制芯片组合体IC，可以对所有的芯片组合体IC一起进行边界扫描测试。
在积层模块50中，只有最上面积层的芯片组合体ICn需要进行和该芯片组合体ICn之外的芯片组合体不同的连接。因此，有必要通过晶片加工使最上面积层的芯片组合体ICn和别的芯片分开制作。
图17和图18是表示图16所示的积层模块50的组合体的布线图形的斜视图，在图17和图18中，假定是面朝上积层芯片组合体的情况，所谓面朝上是指使芯片的电路面朝向和衬底相反一侧来进行积层的安装方法。为了方便说明，在图17和图18中，只图示设置在芯片组合体上的贯通电极61、62和该贯通电极61、62到芯片的连接端子63～68的引线，没有图示出芯片和层间绝缘膜等。
图17是表示最下面和中间的芯片组合体的布线图形的斜视图。最下面和中间的芯片组合体包含TDI的芯片侧连接端子63、TDO的芯片侧连接端子64、用来对TCK等进行总线连接的芯片侧连接端子65、用来传送TDI信号的贯通电极71、连接贯通电极71和TDI的芯片侧连接端子63的连接线72、用来将TDO信号传送到上面的芯片的连接端子73、连接TDO的芯片侧连接端子64和连接端子73的芯片上的连接线74、用来对TCK等进行总线连接的贯通电极75、连接贯通电极75和用来对TCK等进行总线连接的芯片侧连接端子65的芯片上的连接线76、用来将TCK等信号传送到上面的芯片的连接端子77以及用来使来自最上面的芯片的TDO信号回到下面的贯通电极78。
图18是表示最上面的芯片组合体的布线图形的斜视图。最上面的芯片组合体包含TDI的芯片侧连接端子63、TDO的芯片侧连接端子64、用来对TCK等进行总线连接的芯片侧连接端子65、用来传送TDI信号的贯通电极71、连接贯通电极71和TDI的芯片侧连接端子63的连接线72、用来对TCK等进行总线连接的贯通电极75、连接贯通电极75和用来对TCK等进行总线连接的芯片侧连接端子65的芯片上的连接线76、用来使来自最上面的芯片的TDO信号回到下面的贯通电极78以及连接TDO的芯片侧连接端子64和贯通电极78的连接线79。
有必要预先将图17和图18所示的最下面和中间的芯片组合体中的布线图形和最上面的芯片组合体中的布线图形设置在各自的芯片组合体上。即，积层的各芯片组合体在晶片加工中，作为不同的芯片组合体而被做成。在进行边界扫描时，有必要做成不同的芯片组合体的，如图17和图18所示，只有最上面的芯片组合体，但是，当积层多个相同的芯片时，例如，对于通过积层多个存储器来实现大容量存储等情况，存在不能积层相同芯片的问题。
                        发明内容
本发明的目的在于提供一种边界扫描控制器，能进行边界扫描，而且，能够将同一类型的半导体电路芯片积层起来构成半导体装置。
本发明是一种边界扫描控制器，其被设置在半导体电路芯片上，并控制移位寄存器电路，该移位寄存器由分别设置在外部信号输入端子和内部逻辑电路的输入端子之间、以及外部信号输出端子和内部逻辑电路的输出端子之间的边界扫描单元串联连接构成，上述边界扫描控制器的特征在于，包括：
输入预定的动作命令、半导体电路芯片的识别数据和测试数据的输入部；
存储上述识别数据的存储单元；
给出输入输出时序的时钟输入部；
给出预定的动作命令的测试模式输入部；
输入半导体电路芯片的识别数据和测试数据的数据输入部；
执行上述预定的动作命令，将识别数据存储在存储单元中，同时，执行使用了测试数据的电路测试并得到测试结果数据的控制单元；
输出由控制单元得到的测试结果数据的数据输出部；
保持预定的固定数据的固定数据保持单元；
比较上述识别数据和固定数据是否一致，并输出比较结果信息的比较单元；
根据比较单元的比较结果信息，导出与输出部输出的测试结果数据对应的数据的数据导出部。
若按照本发明，当测试模式输入部给出预定的动作命令时，控制单元执行预定的动作命令。控制单元通过执行预定的动作命令，使数据输入部输入的半导体电路芯片的识别数据存储在存储单元中，并执行使用了输入部输入的测试数据的电路测试，得到测试结果数据。使用了测试数据的电路测试是例如控制移位寄存器电路而执行的半导体电路芯片的连接测试。
比较单元比较存储单元存储的识别数据和固定数据保持单元保持的固定数据是否一致，当不一致时，输出表示不一致的比较结果信息。数据导出部根据比较结果信息，当识别数据和固定数据一致时，输出与测试结果数据对应的一致时的数据，当识别数据和固定数据不一致时，输出与测试结果数据对应的不一致时的数据。因此，在上述识别数据和固定数据一致和不一致的两种情况下，可以从数据导出部输出不同的数据。
将前述的边界扫描控制器设置在半导体电路芯片中，构成半导体电路芯片组合体，在积层该半导体电路芯片组合体而构成的半导体装置中，为了检测各半导体电路芯片组合体的连接状态，进行边界扫描测试。该边界扫描测试是对将多个边界扫描控制器连接起来的数字链(digichain)进行的。在数字链中，下面的边界扫描控制器的数据输出部与上面的边界扫描控制器的数据输入部连接。而且，从设置在最上面的半导体电路芯片中的边界扫描控制器的数据输出部取出测试结果数据。在边界扫描测试中，利用JTAG测试器进行从各输入部向边界扫描控制器的动作命令、识别数据和测试数据的输入和输出数据的检测。
在本发明的边界扫描控制器中，通过将最上面的半导体电路芯片的识别数据作为固定数据保持在固定数据保持单元中，只有最上面的边界扫描控制器可以使数据导出部输出的数据和从其他的数据导出部输出的数据不同。因此，设置在除最上面的半导体电路芯片之外的半导体电路芯片中的边界扫描控制器的数据输出部作为无连接状态，可以使各边界扫描控制器的数据导出部连接到同一个总线上。即，在与同一个总线连接的数据导出部中，使从设置在除最上面的半导体电路芯片之外的半导体电路芯片中的边界扫描控制器的数据导出部输出的状态处于例如作为高阻状态的上拉或下拉状态，或者，通过使其处于浮置状态，实质上可以使该数据导出部处于与总线断开的状态。
因此，通过积层具有边界扫描控制器的同类型的半导体电路芯片组合体，可以构成半导体装置。
此外，本发明的特征在于：上述存储单元存储识别数据，当比较单元输出的比较结果信息表示识别数据和固定数据一致时，数据导出部输出和数据输出部输出的测试结果数据相同的数据。
若按照本发明，存储单元存储识别数据，当比较结果信息表示识别数据和固定数据一致时，数据导出部输出和输出部输出的测试结果数据相同的数据。因此，因从数据导出部输出和测试结果数据相同的数据，故可以得到详细的测试结果数据，可以指出接触不良的详细地点。
此外，本发明的特征在于：当上述存储单元未存储识别数据时，通过使数据导出部输出的数据不为其他边界扫描控制器识别，使与数据导出部连接的边界扫描控制器实质上处于无效状态。
或者，其特征在于：使数据导出部的输出维持在预定的信号电平上。预定的信号电平例如是H电平的状态或通过高阻抗而上拉至H电平的状态。
若按照本发明，即使数据导出部的输出侧连接其他的边界扫描控制器，实质上，后面的边界扫描控制器也不动作。在与边界扫描控制器连接的半导体电路芯片有问题的情况下，因为边界扫描控制器不动作，所以，输入输出电路处于断开状态，例如，假使有问题的半导体电路芯片变成异常的输入输出状态，就没有输出，可以避免故障。
若按照本发明，给出与固定数据不一致的识别数据表示该芯片配置在积层的最上一层之外的情况。存储单元存储识别数据，当比较单元输出的比较结果信息表示识别数据和固定数据不一致时，数据导出部实质上可以处于和上述电路断开的状态。
此外，本发明的特征在于：上述存储单元存储识别数据，当比较单元输出的比较结果信息表示识别数据和固定数据一致时，数据导出部输出和数据输出部相同的数据。
若按照本发明，给出与固定数据一致的识别数据表示该芯片配置在积层的最上一层的情况。存储单元存储识别数据，当比较单元输出的比较结果信息表示识别数据和固定数据一致时，数据导出部输出和数据输出部相同的数据。
通过切换该输出数据，可以使后面连接的边界扫描控制器有效地工作。
此外，本发明的特征在于：上述存储单元存储识别数据，当比较单元输出的比较结果信息表示识别数据和固定数据不一致时，数据导出部例如处于作为高阻状态的上拉或下拉状态，或者，处于浮置状态。
若按照本发明，给出与固定数据不一致的识别数据表示该芯片配置在除积层的最上一层之外的情况。存储单元存储识别数据，当比较单元输出的比较结果信息表示识别数据和固定数据不一致时，数据导出部例如处于作为高阻状态的上拉或下拉状态，或者，该数据导出部处于作为浮置状态的实质上与总线断开的状态。
此外，本发明是一种半导体装置，其特征在于：将上述边界扫描控制器设置在半导体电路芯片上而构成半导体电路芯片组合体，通过积层上述半导体电路芯片组合体来构成该半导体装置。
若按照本发明，因利用相同的晶片加工形成半导体电路芯片组合体，故可以减少形成该半导体电路芯片组合体的工序。此外，在形成半导体装置时，因积层相同的半导体电路芯片组合体，故不必考虑积层的顺序等，容易形成半导体装置。
此外，本发明的特征在于：
上述半导体电路芯片是存储器芯片，
存储器芯片组合体的特征在于，包含：追加到存储器芯片的地址线中而形成的追加地址线；为了选择存储器芯片而输入选择信号的选择信号线；许可单元，当与上述存储器芯片的追加地址线对应的数据和存储单元存储的识别数据一致、且输入了选择信号时，许可存储器芯片动作。
若按照本发明，即使输入了选择存储器芯片的选择信号，若与追加地址线对应的数据和存储单元存储的识别数据不一致，许可单元也不许可存储器芯片动作。因此，即使输入同一选择信号，许可单元也只许可1个存储器芯片动作。因此，可以使每一个存储器芯片动作。
此外，本发明的特征在于：
上述半导体电路芯片是存储器芯片，
存储器芯片组合体包含：追加到存储器芯片的数据线中而形成的比上述数据线的根数多的追加数据线；利用存储单元存储的识别数据选择追加数据线与存储器芯片的数据线连接的选择单元。
若按照本发明，因选择单元利用存储单元存储的识别数据选择追加数据线与存储器芯片的数据线连接，故可以对每一个积层存储器芯片分配数据线。因此，可以使一个存储器芯片与比对应的总线多总线连接来使存储器芯片动作。
此外，本发明是上述半导体装置的半导体电路芯片的识别方法，其特征在于：通过存储单元存储的识别数据来识别各半导体电路芯片。
若按照本发明，可以通过存储单元存储的识别数据来对各半导体电路芯片进行个别识别。因此，可以使用识别数据对半导体电路芯片进行个别管理。
此外，本发明是上述半导体装置的半导体电路芯片的控制方法，其特征在于：根据存储单元存储的识别数据使已选择的半导体电路芯片进行动作。
若按照本发明，因根据存储单元存储的识别数据使被选中半导体电路芯片动作，故可以使积层的半导体电路芯片单独动作。
                   附图说明
图1是表示本发明的实施例的边界扫描控制器80的方框图。
图2是表示在半导体电路芯片上设置边界扫描控制器80构成的半导体电路芯片组合体81的方框图。
图3是表示积层多个半导体电路芯片组合体81构成的半导体装置82的方框图。
图4是表示对控制器80的存储单元85设定识别数据的动作的流程图。
图5是表示在半导体电路芯片上设置控制器80形成的半导体电路芯片组合体81的一部分布线图形的斜视图。
图6是表示本发明另一个实施例的边界扫描控制器130的方框图。
图7是表示本发明又一个实施例的边界扫描控制器140的方框图。
图8是表示信号选择单元150的方框图。
图9是表示设置在存储器芯片组合体上的存储器芯片选择单元160的图。
图10是表示设置在存储器芯片组合体上的数据线芯片选择单元170的图。
图11是表示使用基带1积层了芯片2的半导体装置的斜视图。
图12是用来说明积层具有贯通表里的电极的芯片构成的半导体装置的图。
图13是用来说明积层具有贯通表里的电极的芯片构成的半导体装置的图。
图14是用来说明积层具有贯通表里的电极的芯片构成的半导体装置的图。
图15是用来说明边界扫描测试的方法的图。
图16是用来说明边界扫描测试的方法的图。
图17是表示图16所示的积层模块50的芯片组合体的布线图形的斜视图。
图18是表示图16所示的积层模块50的芯片组合体的布线图形的斜视图。
                     具体实施方式
下面，参照附图详细说明本发明的实施例。
图1是表示本发明的一个实施例的边界扫描控制器80的方框图。图2是表示在半导体电路芯片上设置边界扫描控制器构成的半导体电路芯片组合体81的方框图。假定内部逻辑电路97和外部的连接端子是10个。图3是表示积层多个半导体电路芯片组合体81构成的半导体装置82的方框图。本实施例的边界扫描控制器80按照JTAG(欧盟测试工作组)标准动作。边界扫描控制器80是用来电测试半导体装置82中的半导体电路芯片是否连接的电路。
边界扫描控制器80包含输入部83、控制单元84、存储单元85、输出部86、固定数据保持单元87、比较单元88和数据导出部89。后面，有时将边界扫描控制器80单称作控制器80。
输入部83是输入预定的动作命令、半导体电路芯片的识别数据和测试数据的串行接口。输入部83具有4根信号线TCK(时钟输入部)、TMS(测试模式选择输入部)、TDI(数据输入部)和TRST(测试复位输入部)。后面，有时将半导体电路芯片的识别数据单称作识别数据。
TCK是对控制单元84给出输入输出时序、并供给独立于固有的系统时钟的测试用时钟信号的信号线。TMS是输入预定的动作命令并控制测试动作的信号线。TDI是串行输入识别数据和测试数据的信号线。TRST是输入用来使控制器80非同步初始化的数据的信号线。这四根信号线由外部的JTAG测试器控制，进行边界扫描测试。在本实施例中，虽然在输入部83中设置有信号线TRST，但按JTAG标准，它是可选端子，在本发明的另一个实施例中，输入部83也可以由TCK、TMS和TDI的三根信号线构成。
输入部83与控制单元84相互连接，向控制单元84提供由JTAG测试器给出的预定的动作命令、识别数据和测试数据。
控制单元84在从输入部83输入使存储单元85存储识别数据的动作命令时，执行该命令，将从输入部83输入的识别数据译码后存储在存储单元85中。此外，控制单元84在从输入部83输入执行边界扫描测试的动作命令时，执行该命令，进行使用了从输入部83输入的测试数据的电路测试，得到测试结果数据。使存储单元85存储识别数据的动作命令例如分配边界扫描命令未使用的代码。当执行电路测试时，控制单元84输出边界扫描控制信号，控制后述的移位寄存器电路91。
控制单元84包含指令寄存器和测试数据寄存器。指令寄存器是用来设定取入执行边界扫描测试的命令数据的命令代码的寄存器。测试数据寄存器是设置执行边界扫描测试的测试模式数据的寄存器。指令寄存器和测试数据寄存器都是移位寄存器，当向控制单元84输入发送数据命令时，可以经上述移位寄存器从信号线TDO(数据输出部)输出从信号线TDI输入的预定的动作命令和各种数据。后面，有时将预定的动作命令和各种数据总称作数据。
存储单元85存储经控制单元84译码后的识别数据。存储单元85是由触发器构成的锁存电路，每当与用来执行边界扫描测试的外部连接的JTAG测试器的电源接通时，重新输入识别数据。
这时，因只指定识别数据，故上述JTAG测试器不是完全的JTAG测试器，可以使用由ROM(只读存储器)和时钟发生器等简单地产生JTAG信号的电路来代替。
在本发明的另一个实施例中，也可以利用EPROM(电可编程只读存储器)等非易失性存储器实现存储单元85，通过只存储1次识别数据来保存该识别数据。
存储单元85具有比识别数据的位长度多1位的记录区。即，存储单元85存储的数据，其位长度比识别数据的位长度多1位。该冗余的1位由控制单元84用来存储表示存储单元85是否存储识别数据的代码。因此，容易知道存储单元85是否存储有识别数据。
输出部86是用来输出由控制单元84得到的测试结果数据、和经指令寄存器和测试数据寄存器从控制单元84输出的预定的动作命令和各种数据的串行接口，并具有信号线TDO。
固定数据保持单元87保持固定数据。固定数据是在积层多个通过在半导体电路芯片上设置控制器80构成的半导体电路芯片组合体81以构成半导体装置时配置在最上面的半导体电路芯片的识别数据。配置在最上面的半导体电路芯片在将半导体装置82安装在衬底上时，设置在距衬底最远的位置上。
固定数据保持单元87例如由布线逻辑来实现。在本实施例中，固定数据保持单元87独立存在，但在本发明的又一个实施例中，当利用逻辑合成来构成固定数据保持单元87时，该固定数据保持单元87也可以包含在后述的比较单元88中。
比较单元88输入存储单元85存储的识别数据和固定数据保持单元87保持的固定数据，比较这些识别数据和固定数据是否一致，并输出比较结果信息。比较单元88将存储单元85存储的识别数据和包含上述冗余的1位数据的固定数据比较。由此，当识别数据没有存储在存储单元85中时，比较单元88可以输出表示始终不一致的比较结果信息。
数据导出部89具有第1和第2或门(OR)92、93、三态缓冲器94和信号线TDO2。第1或门92的1个输入端子与比较单元88相互连接，另一个输入端子与存储单元85相互连接。第1或门92在比较单元88的比较结果信息表示识别数据和固定数据一致时、或存储单元85存储有识别数据时，向三态缓冲器94输出输出许可信号。
第2或门93的1个输入端子与作为输出部86的信号线TDO相互连接，另一个输入端子与存储单元85相互连接。第2或门93在存储单元85存储识别数据时，输出和输出部86输出的数据相同的数据。第2或门93从存储单元85输入前述的冗余的1位数据。
三态缓冲器94与第1和第2或门92、93的输出端子相互连接，当从第1或门92输入输出许可信号时，向信号线TDO2输出从第2或门93输入的数据。
第1和第2或门92、93在存储单元85没有存储识别数据时，从与三态缓冲器94的输出端子连接的信号线TDO2输出其他边界扫描控制器不能识别的数据。这里所说的其他边界扫描控制器不能识别的数据是始终为高(H)的数据。由此，从数据导出部89不输出与输出部86输出的数据相同的数据，实质上，即使存在连接在数据导出部89后面的边界扫描控制器，后面的边界扫描控制器也不动作。在与边界扫描控制器连接的半导体电路有问题的情况下，因为边界扫描控制器不动作，所以，输入输出电路处于断开状态，例如，假使有问题的半导体电路芯片变成异常的输入输出状态，就没有输出，可以避免故障。
此外，第1和第2或门92、93在存储单元85存储识别数据、并且比较单元88输出的比较结果信息表示识别数据和固定数据一致时，从信号线TDO输出与输出部86输出的数据相同的数据。即，可以从所要的半导体电路芯片组合体81的数据导出部89输出与输出部86输出的数据相同的数据。
此外，第1和第2或门92、93在存储单元85存储识别数据、并且比较单元88输出的比较结果信息表示识别数据和固定数据不一致时，禁止向与三态缓冲器94的输出端子连接的TDO2输出，变成浮置状态。由此，从数据导出部89不输出与输出部86输出的数据相同的数据，实质上，可以使数据导出部89处于与电路断开的状态。
在前述的控制器80中，即使是同一控制器80，在固定数据和识别数据一致的控制器80和固定数据与识别数据不一致、或没有记录识别数据的控制器80的情况下，可以从数据导出部89输出不同的数据。
在本实施例中，数据导出部89具有第1和第2或门92、93和三态缓冲器94，但在本发明的又一个实施例中，也可以将上述第1和第2或门92、93和三态缓冲器94作为利用逻辑合成组合后的逻辑来构成。
半导体电路芯片组合体81包含上述控制器80、外部信号输入端子95、外部信号输出端子96、内部逻辑电路97、移位寄存器电路91、输入部连接端子83A、输出部连接端子86A和数据导出部连接端子89A。外部信号输入端子95是用来向内部逻辑电路97输入外部信号的接口。外部信号输出端子96是用来从内部逻辑电路97向外部输出信号的接口。内部逻辑电路97是用来实现半导体电路芯片本来的功能的集成电路，可以由任意电路实现。内部逻辑电路97例如是大规模集成电路(简称LSI)等。
上述控制器80、外部信号输入端子95、外部信号输出端子96、内部逻辑电路97、移位寄存器电路91、输入部连接端子83A、输出部连接端子86A和数据导出部连接端子89A在同一晶片99上形成。
移位寄存器电路91具有多个边界扫描单元98。如图2所示，移位寄存器电路91具有10个边界扫描单元98。边界扫描单元98由寄存器电路实现。各边界扫描单元98分别设置在作为外部信号输入端子95和外部信号输出端子96的外部连接端子和内部逻辑电路97之间。
移位寄存器电路91由上述边界扫描单元98串联连接构成。边界扫描单元98只设置内部逻辑电路97的外部信号端子那么多的个数。假定从图2所示的内部逻辑电路97的左侧的外部连接端子输入输入信号，从右侧的外部连接端子输出输出信号，再继续进行说明。
边界扫描控制器80的输入部连接端子83A是从外部向输入部83的各信号线输入数据的接口。输出部连接端子86A是从输出部86的信号线输出数据的接口。数据导出部连接端子89A是从数据导出部89的信号线输出数据的接口。
控制单元84和移位寄存器电路91相互连接，并控制上述移位寄存器电路91，执行电路测试并得到测试结果数据。在电路测试中，控制单元84执行以下各动作。在移位寄存器电路91中，将与外部信号输入端子95连接的边界扫描单元98统称为输入侧单元98A，将与外部信号输出端子96连接的边界扫描单元98统称为输出侧单元98B。
首先，当进入边界扫描测试状态时，输入侧单元98A和输出侧单元98B都将内部逻辑电路97和外部连接端子之间的信号切断，而使控制单元84的移位寄存器和输入侧单元98A、控制单元84的移位寄存器和输出侧单元98B连接。而且，经输入部连接端子83A从信号线TDI输入串行测试数据，并存储在移位寄存器电路91中。然后，利用测试执行命令，移位寄存器电路91存储的测试数据通过输入侧单元98A和输出侧单元98B传送给外部连接端子。进而，利用更新命令，监视器反馈外部连接端子的状态，并将其存储在移位寄存器91中。
其次，存储在移位寄存器电路91中的监视器反馈的外部连接端子的状态从输出部TDO串行输出。
此外，边界扫描测试模式还有使用输入侧单元98A和内部逻辑电路97、输出侧单元98B和内部逻辑电路97进行自测试的模式。这时，只是改变边界扫描单元98的连接，测试数据的设定和监视器反馈状态的取出都一样。
通过在必要时进行这样的动作，控制单元84可以得到由监视器反馈的状态表示积层的半导体电路芯片是否正常连接(动作)的测试结果数据。
半导体装置82通过积层上述半导体电路芯片组合体81构成。在图3中，将由虚线包围的区域示出的半导体电路芯片组合体81来积层。后面，有时将积层了半导体电路芯片组合体的模块称作积层模块。
半导体装置82中设置有连接器101，JTAG测试器连接在该连接器101上。图3从左边开始依次示出在最下面、中间和最上面积层的半导体电路芯片组合体81。此外，虽然图3只示出三个半导体电路芯片组合体81，但也可以通过积层任意个数的半导体电路芯片81来构成半导体装置82。
各半导体电路芯片组合体81的信号线TCK与同一总线102a连接，与连接器101对应的TCK引脚101a相互连接。信号线TMS、TRST和TDO2和信号线TCK一样，分别与同一总线102b、102c、102d连接，相互并列地与连接器101对应的TMS引脚101b、TRST引脚101c和TDO2引脚101d连接。
前面的半导体电路芯片组合体81的输出部连接端子86A依次与和后面的半导体电路芯片组合体81的信号线TDI对应的输入部连接端子83A连接。此外，第1个半导体电路芯片组合体81的信号线TDI与连接器101对应的TDI引脚101e连接。最上面的半导体电路芯片组合体81的信号线TDO不连接。
在这样的半导体装置82中，各控制器80呈连锁状连接。后面，有时将该连锁状连接的状态称作数字链。在半导体装置82中，通过由JTAG测试器经连接器101控制控制器80，可以对所有的半导体电路芯片组合体81一起进行边界扫描测试。
其次，说明前述的识别数据的设定方法。
图4是表示对控制器80的存储单元85设定识别数据的动作的流程图。在步骤S0中，当外部JTAG测试器与半导体装置82连接后便转到步骤S1。在步骤S1中，通过使用信号线TMS、TCK，或者通过使TRST的信号电平内外在L电平，由输入部86使控制器80的控制单元84复位。在边界扫描中，不管控制单元84是什么样的状态，都可以使信号线TMS的信号电平为H电平，通过在第5个时钟周期之间保持该状态，可以对控制单元84进行复位。
其次，转移到步骤S2，使用信号线TMS、TCK，输入作为用来向控制单元84输入动作命令的命令的指令置位命令，转到步骤S3。
在步骤S3中，使用信号线TDI、TCK，对设置在积层的半导体电路芯片上的控制器80的控制单元84发出给出用来使存储单元85存储识别数据的识别代码置位命令的动作命令。此外，对设置在未积层的半导体电路芯片上的控制器80的控制单元84发出跳过命令的跳过命令指令(旁路命令)。
其次，转到步骤S4，使用信号线TMS、TCK，向控制单元84输入作为用来输入数据的动作命令的数据设定命令，再转到步骤S5。
在步骤S5中，使用信号线TMS、TCK，向设置在积层的各半导体电路芯片中的控制器80传送识别数据，并转到步骤S6，结束动作。在步骤5中，作为识别数据，存储在设置在积层的各半导体电路芯片中的控制器80的存储单元85中的数据通过作为数字链的数据线的信号线TDI、TDO给出，使其分别具有不同的值。例如，对设置在最上面的半导体电路芯片上的存储单元85给出识别数据‘0’，进而，对设置在最上面的半导体电路芯片的下面一个半导体电路芯片上的存储单元85给出识别数据‘1’。此外，对设置在最上面的半导体电路芯片的下面第m个半导体电路芯片上的存储单元85给出识别数据‘m’。
积层的半导体电路芯片组合体81的控制器80和设置在未积层的通常的半导体装置(未图示)上的通常的控制器即使在构成数字链的情况下，因积层的半导体电路芯片的个数和设置在直到由积层的半导体电路芯片构成的模块上的通常的控制器的个数预先是知道的，故向设置在积层的半导体电路芯片上的存储单元85给出的识别数据生成没有问题。
进而，即使在由积层的半导体电路芯片组合体81的控制器80构成数字链之后进而与别的器件的控制器连接的情况下，当设置在积层的半导体电路芯片组合体81的存储单元85没有存储识别数据时，数据导出部89的输出固定在H电平，因对控制器80具有的控制单元84发出跳过命令的命令，所以没有问题。
通过以上的流程，可以使识别数据存储在设置在积层的半导体电路芯片上的控制器80中。
在存储单元85未存储识别数据的控制器80中，从输出部86输出的数据是边界扫描的输出，数据导出部89的信号线TDO2输出H电平的信号。
对在积层的半导体电路芯片组合体81中加给和最上面的半导体电路芯片的识别数据相同的识别数据(在前述例子中加给‘1’)的控制器80改变设定，使和从输出部86输出的数据相同的数据从数据导出部TDO2输出。此外，加给和最上面的半导体电路芯片的识别数据不同的识别数据的控制器80与数据导出部TDO2脱离。
当在边界扫描的数字链上有多个积层模块时，可以重复图4所示的动作顺序，依次进行设定。
图5是表示在半导体电路芯片上设置控制器80形成的半导体电路芯片组合体81的一部分布线图形的斜视图。半导体电路芯片组合体81具有第1～第3贯通电极103～104。为方便说明，在图5中，只示出贯通半导体电路芯片组合体81的第1～第3的贯通导线103～105和到该第1～第3的贯通导线103～105与半导体电路芯片组合体81的连接端子83A、86A、89A的引线，对半导体电路芯片和层间绝缘膜等不于图示。第1～第3的贯通电极103～105在半导体电路芯片组合体81的积层方向、即图5的箭头A的方向上贯通半导体电路芯片组合体81。此外，这里，示出面朝上积层半导体电路芯片组合体81的情况。
在半导体电路芯片组合体81的一个表面上形成作为输入部83的端子的输入部连接端子83A、作为输出部86的端子的输出部连接端子86A和作为数据导出部89的数据导出部连接端子89A。输入部连接端子83A是信号线TDI的端子111和信号线TCK的端子113。分别连接信号线TCK、TMS、TRST的引线因为是一样的引线，所以，这里只示出连接信号线TCK的引线。输出部连接端子86A是信号线TDO的端子112。数据导出部连接端子89A是信号线TDO2的端子114。
第1贯通电极103的一端经第1连接线115与信号线TDI的端子111相互连接。第1连接线115在半导体电路芯片组合体81的一个表面上形成。第1连接端子116与积层的半导体电路芯片组合体81的第1贯通电极103的另一端相互连接。在第1贯通电极103的一端的上方，经层间绝缘膜，形成和积层的半导体电路芯片组合体81连接的第1连接端子116。信号线TDO的端子112将层间绝缘膜夹在中间，经在第1连接线115上积层的第2连接线117，与第1连接端子116相互连接。
第2贯通电极104的一端经第3连接线118与信号线TCK的端子113相互连接。第3连接线118在半导体电路芯片组合体81的一个表面上形成。在第2贯通电极104的一端形成与积层的半导体电路芯片组合体81连接的第2连接端子119。第2连接端子119与积层的半导体电路芯片组合体81的第2贯通电极104的另一端相互连接。
第3贯通电极105的一端经第4连接线121与信号线TDO2的端子114相互连接。第4连接线121在半导体电路芯片组合体81的一个表面上形成。在第3贯通电极105的一端形成与积层的半导体电路芯片组合体81连接的第3连接端子122。第3连接端子122与积层的半导体电路芯片组合体81的第3贯通电极105的另一端相互连接。
通过这样设置布线，从半导体电路芯片组合体81的外部输入的数据通过第1贯通电极103，并经由第1连接线115，向信号线TDI的端子111传送。从信号线TDO输出的数据从端子112经第2连接线117，再从第1连接端子116向积层的半导体电路芯片组合体81传送。此外，信号线TCK的端子113与公共总线连接，信号线TDO2的端子114与公共总线相连接。
但当形成图5所示的布线再积层半导体电路芯片组合体81时，因可以使上下半导体电路芯片组合体81重叠而不错开，故可以尽可能小地形成半导体装置82。
如上所述，当使用控制器80构成半导体电路芯片组合体81时，只采用图5所示的一个布线图形，就可以形成用来实现边界扫描测试的数字链。因此，当积层相同的半导体电路芯片时，不必分开制作半导体电路芯片组合体81。即，可以利用同一晶片加工形成半导体电路芯片组合体81，可以减少形成该半导体电路芯片组合体81的工序。此外，在形成半导体装置82时，因积层相同的半导体电路芯片组合体81，故不必考虑积层顺序等，使工序变简单。
在本实施例中，叙述了面朝上积层半导体电路芯片组合体81的情况，但半导体电路芯片组合体81也可以面朝下积层。这时，在图5中，可以将前述的信号线TDI的端子111作为信号线TDO的端子，将信号线TD的端子112作为信号线TDI的端子。
图6是表示本发明另一个实施例的边界扫描控制器130的方框图。边界扫描控制器130包含输入部83、控制单元84、存储单元85、输出部86、固定数据保持单元87、比较单元88和数据导出部89A。边界扫描控制器130和前述的图1所示的边界扫描控制器80只是数据导出部89A的构成不同，所以，对同样的部分添加同样的符号并省略说明。后面，有时将边界扫描控制器130单称作控制器130。
数据导出部89A具有三态缓冲器94、上拉单元131和信号线TDO2。三态缓冲器94与比较单元88和作为输出部的信号线TDO相互连接。三态缓冲器94在比较单元88输出的比较结果信息表示识别数据和固定数据一致时，输出和输出部86输出的数据相同的数据。三态缓冲器94的输入端子与信号线TDO相互连接，输出端子与信号线TDO2相互连接。
另一方面，三态缓冲器94在比较单元88输出的比较结果信息表示识别数据和固定数据不一致时，禁止输出输入的数据。
上拉单元131与信号线TDO2和电源连接，从电源的正端(+)对信号线TDO2始终施加微弱的电流，将信号线TDO2轻轻上拉。由此，即使禁止三态缓冲器94输出，信号线TDO2的信号电平也变成预定的信号电平。预定的信号电平是高(H)电平。
此外，因从上拉单元131向信号线TDO2供给的电流很微弱，故当从三态缓冲器94或半导体衬底控制单元81的外部器件加低电平(L)信号时，信号线TDO2的信号电平变成L电平。
为了实现弱上拉单元131，例如，当使用TTL(晶体管、晶体管逻辑)电路时，可以通过在电源正端(+)(Vdd)和输出之间插入高电阻来实现，当使用CMOS(互补型金属氧化物半导体)时，可以通过在电源正端(+)(Vdd)和输出之间插入并设定栅极电压使漏极与源极之间的电阻高的P沟道晶体管导通来实现。上述栅极电压可以固定在电源的一端上。
万一，控制器或半导体电路芯片本身有问题，从信号线TDO2输出负(-)电平的信号时，有可能造成电源短路而对其他半导体电路芯片产生影响，但因信号线TDO2被轻微地上拉，故可以防止出现这样的故障。
此外，控制器130与前述的控制器80比较，电路构成简单，可以实现小型化。
具有控制器130的半导体电路芯片组合体以及将多个半导体电路芯片组合体积层后构成的半导体装置与前述的半导体电路芯片组合体81以及半导体装置82是相同的。此外，识别数据的设定方法也和前述的实施例的控制器80的情况相同。
图7是表示本发明又一个实施例的边界扫描控制器140的方框图。边界扫描控制器140包含输入部83、控制单元84、存储单元85、输出部86、固定数据保持单元87、比较单元88和数据导出部89B。边界扫描控制器140和前述的图1和图6所示的边界扫描控制器80、130只是数据导出部89B的构成不同，所以，对同样的部分添加同样的符号并省略说明。后面，有时将边界扫描控制器140单称作控制器140。
在本实施例中，数据导出部89B具有三态缓冲器94、上拉单元131和信号线TDO2。上拉单元131与存储单元85、信号线TDO2和电源连接，当存储单元85未存储识别数据时，从电源的正端(+)对信号线TDO2始终施加微弱的电流，将信号线TDO2轻轻上拉。由此，即使禁止三态缓冲器94输出，信号线TDO2的信号电平也变成预定的信号电平。预定的信号电平是高(H)电平。
此外，上拉单元131在存储单元85存储识别数据时，禁止信号线TDO2的上拉。由此，当从三态缓冲器94输出的信号电平是L电平时，可以消除经上拉单元131从电源正端(+)流向信号线TDO2的电流，可以降低功耗。
为禁止上拉单元131对信号线TDO2的上拉，例如在使用TTL电路的情况下，可以通过在正电源端(+)和输出之间插入高电阻，并且在插入的高电阻之间插入晶体管来实现。上述晶体管例如可以利用PNP晶体管实现。当使用CMOS时，可以通过控制插在正电源端(+)(Vdd)和输出之间的高电阻的P沟道晶体管的栅极来实现。
具有控制器140的半导体电路芯片组合体以及将多个半导体电路芯片组合体积层后构成的半导体装置与前述的半导体电路芯片组合体81以及半导体装置82是相同的。此外，识别数据的设定方法也和前述的实施形态的控制器80的情况相同。
在各实施例的控制器80、130、140的存储单元85中，因存储每一个半导体电路芯片的识别数据，故可以利用该识别数据识别设置在半导体装置82中的半导体电路芯片。
本发明的又一个实施例的边界扫描控制器可以在具有上述边界扫描控制器80、130、140中任何一个的半导体电路芯片组合体中设置利用存储单元85存储的识别数据选择信号线的选择单元150。
图8是表示信号选择单元的方框图。信号选择单元150与从外部输入信号或向外部输出信号的多根信号线151连接。信号选择单元150从多根信号线151中选择与识别数据对应的信号线151，与内部信号线152连接。对于前述的边界扫描控制器80、130、140，例如，通过对各半导体电路芯片组合体只追加积层了信号线151的半导体电路芯片组合体来形成。
如图1、图6和图7所示，在控制器80、130、140中设置取出存储单元85存储的识别数据的识别数据取出线153，将识别数据输入信号选择单元150。信号选择单元150通过从追加的信号线151中选择对应的信号线，可以指示每一个半导体电路芯片的动作。
例如，当将信号线151作为片选信号(简称CS)线时，可以对各半导体电路芯片组合体独立地供给片选信号，可以使用片选信号识别积层的半导体电路芯片。
设置有前述边界扫描控制器80、130、140中的任何一个的半导体电路芯片例如是存储器芯片，半导体装置例如是存储器模块。
在本发明的又一个实施例中，可以在存储器芯片设置有边界扫描控制器80、130、140中的任何一个的存储器芯片组合体中设置选择存储器芯片的存储器芯片选择单元160。
图9是表示设置在存储器芯片组合体上的存储器芯片选择单元160的图。存储器芯片组合体包含对存储器芯片的地址线追加的追加地址线161、将用来选择存储器芯片的选择信号输入的选择信号线162和存储器芯片选择单元160。
在存储器芯片组合体上形成只和积层的存储器芯片相同个数的追加地址线161。此外，在存储器芯片组合体上形成选择信号线162。
存储器芯片选择单元160包含对存储单元85存储的识别数据和追加的地址线161的地址进行比较的地址比较单元163以及根据地址比较单元163的比较结果信息和从选择信号线162输入的信号输出动作许可信息的动作许可信息输出单元164。
地址比较单元163与存储单元85和追加的地址线161相互连接，对识别数据和追加的地址线161的地址进行比较。地址比较单元163在识别数据和上述地址线161的地址一致时，输出表示一致的比较结果信息。
动作许可信息输出单元164输入比较电路163的比较结果信息，当该比较结果信息是表示识别数据和地址线161的地址一致、且选择存储器芯片的选择信号已从选择信号线162输入时，输出许可存储器芯片动作的动作许可信息。
这样，可以将存储在设置在存储器芯片组合体中的存储单元85内的识别数据作为地址使用。因此，即使从选择信号线162输入同一选择信号，也可以通过使每一个积层的存储器芯片的地址不同来选择存储器芯片，使其动作。因此，可以只选择必要的存储器芯片，使其动作。
在本发明的又一个实施例中，可以在存储器芯片设置有边界扫描控制器80、130、140中的任何一个的存储器芯片组合体中设置选择数据线的数据线选择单元170。
图10是表示设置在存储器芯片组合体上的存储器芯片选择单元170的图。存储器芯片组合体包含对存储器芯片的数据线追加形成的、比上述数据线的根数多的追加数据线172和对追加数据线172进行选择并与存储器芯片的数据线171连接的数据线选择单元170。
数据线是输入输出端子，但因可以指定OE(输出使能)端子和在RW(读写指令)等状态下是作为输出动作还是作为输入动作等，故可以将输入数据选择器和输出数据选择器独立设置，若使用双向选择器作为数据选择器，即使是输入输出端子，也可以通过图示的连接来实现。
在存储器芯片组合体上形成比存储器芯片的数据线的根数多的追加数据线172。数据线选择单元170具有多个数据选择器173。各数据选择器173分别输入来自存储单元85的识别数据。各数据选择器173可以与多个追加数据线172和存储器芯片的1根数据线171连接，并且根据识别数据，对追加数据线172进行选择并与存储器芯片的数据线171连接。
这样，因可以根据识别数据选择追加数据线172，故可以将把例如四个与8位总线对应的存储器芯片积层的存储器模块作为与32位总线对应的存储器使用。即，可以根据识别数据对从32位总线来的输入进行选择，再分配给积层的四个存储器芯片。因此，通过积层多个存储器芯片，可以以小的空间容易构成大容量的存储模块。
进而，在本发明的又一个实施例中，也可以在存储器芯片上追加地址线和数据线，将前述的图9所示的存储器芯片选择单元160和图10所示的数据线选择单元170组合起来来构成。
本发明只要不脱离其精神或主要特征，可以有各种各样的实施例。因此，前述的实施例的所有各点只是一些例子，本发明的范围是权利要求书公开的范围，不受说明书正文的任何约束。进而，属于权利要求范围内的变形或变更全部包括在本发明的范围之内。
如上，按照本发明，当固定数据保持单元保持的固定数据和存储单元存储的识别数据相同和不相同时，可以从数据导出部输出不同的数据。
对将多个边界扫描控制器连结的数字链进行边界扫描测试。本发明的边界扫描控制器通过将最上面的半导体电路芯片的识别数据作为固定数据保持在固定数据保持单元中，只有最上面的边界扫描控制器可以使数据导出部输出的数据和其他的数据导出部输出的数据不同。
因此，设置在最上面的半导体电路芯片上的边界扫描控制器的输出部作为无连接状态，可以使各边界扫描控制器的数据导出部连接到同一个总线上。即，在与同一个总线连接的数据导出部中，可以使设置在最上面以外的半导体电路芯片的边界扫描控制器的数据导出部处于与总线断开的状态。据此，可以积层具有边界扫描控制器的相同的半导体电路芯片组合体，构成半导体装置。
此外，若按照本发明，存储单元存储识别数据，当比较结果信息表示识别数据和固定数据一致时，数据导出部输出和输出部输出的测试结果数据相同的数据。因此，可以从数据导出部得到详细的测试结果数据，可以指出接触不良的详细地点。
此外，若按照本发明，当存储单元未存储识别数据时，数据导出部使其输出维持在预定的信号电平。预定的信号电平例如是高(H)电平状态。由此，即使数据导出部的输出侧与电路连接，实质上也处于与上述电路断开的状态。
此外，若按照本发明，因可以利用同一晶片加工形成半导体电路芯片组合体，故可以减少形成该半导体电路芯片组合体的工序。此外，在形成半导体装置时，因积层相同的半导体电路芯片组合体，故不必考虑积层的顺序等，容易形成装置，降低制造成本。
此外，若按照本发明，即使输入了选择存储器芯片的选择信号，若与追加地址线对应的数据和存储单元存储的识别数据不一致，许可单元也不许可存储器芯片动作。因此，即使输入同一选择信号，许可单元也只许可一个存储器芯片动作，因此，可以使每一个积层的存储器芯片动作。
此外，若按照本发明，因选择单元利用存储单元存储的识别数据选择追加数据线，与存储器芯片的数据线连接，故可以对每一个被积层存储器芯片分配追加数据线。因此，可以使存储器芯片和比与一个存储器芯片对应的总线多的总线连接，使存储器芯片动作。因此，即使不增加存储器芯片的种类，也能够通过积层存储器芯片组合体来构成大容量存储模块。
此外，若按照本发明，可以利用存储单元存储的识别数据来个别地识别各半导体电路芯片。因此，通过使用识别数据，可以对半导体电路芯片进行个别管理。
此外，若按照本发明，因使根据存储单元存储的识别数据选择的半导体电路芯片动作，故可以使积层的半导体电路芯片个别地动作。
权利要求书
(按照条约第19条的修改)
1、(修改后)一种边界扫描控制器，其被设置在半导体电路芯片上，并控制移位寄存器电路，该移位寄存器由分别设置在外部信号输入端子和内部逻辑电路的输入端子之间、以及外部信号输出端子和内部逻辑电路的输出端子之间的边界扫描单元串联连接构成，上述边界扫描控制器的特征在于，包括：
给出输入输出时序的时钟输入部；
给出预定的动作命令的测试模式输入部；
输入半导体电路芯片的识别数据以及测试数据的数据输入部；
存储上述识别数据的存储单元；
执行上述预定的动作命令，并将识别数据存储在存储单元中，同时执行使用了测试数据的电路测试并得到测试结果数据的控制单元；
始终进行输出的、输出由控制单元得到的测试结果数据的数据输出部；
保持预定的固定数据的固定数据保持单元；
比较上述识别数据和固定数据是否一致，并输出比较结果信息的比较单元；以及
根据来自比较单元的比较结果信息，导出与数据输出部输出的测试结果数据对应的数据的数据导出部。
2、(修改后)权利要求1记载的边界扫描控制器，其特征在于：
上述存储单元存储识别数据，当比较单元输出的比较结果信息表示识别数据和固定数据一致时，数据导出部输出与数据输出部输出的测试结果数据相同的数据。
3、权利要求1或2记载的边界扫描控制器，其特征在于：
当上述存储单元未存储识别数据时，数据导出部输出表示未存储识别数据的数据。
4、权利要求1或2记载的边界扫描控制器，其特征在于：
当上述存储单元未存储识别数据时，数据导出部使其输出维持在预定的固定信号电平上。
5、(修改后)权利要求1～3的任何一项记载的边界扫描控制器，其特征在于：
上述存储单元存储识别数据，当比较单元输出的比较结果信息表示识别数据和固定数据不一致时，数据导出部使其输出维持在预定的固定信号电平上。
6、一种半导体装置，其特征在于：
将权利要求1～5的任何一项记载的边界扫描控制器设置在半导体电路芯片中，构成半导体电路芯片组合体，上述半导体装置通过积层上述半导体电路芯片组合体而构成。
7、权利要求6记载的半导体装置，其特征在于：
上述半导体电路芯片是存储器芯片，
存储器芯片组合体包含：
追加到存储器芯片的地址线中而形成的追加地址线；
用于选择存储器芯片而输入选择信号的选择信号线；以及
许可单元，当与上述存储器芯片的追加地址线对应的数据和存储单元存储的识别数据一致、且输入了选择信号时，许可存储器芯片动作。
8、权利要求6或7记载的半导体装置，其特征在于：
上述半导体电路芯片是存储器芯片，
存储器芯片组合体包含：
追加到存储器芯片的数据线中而形成的比上述数据线的根数多的追加数据线；以及
利用存储单元存储的识别数据选择追加数据线并与存储器芯片的数据线连接的选择单元。
9、一种半导体装置的半导体电路芯片的识别方法，其为权利要求7记载的半导体装置中的半导体电路芯片的识别方法，其特征在于：
通过存储单元存储的识别数据来识别各半导体电路芯片。
10、一种半导体装置的半导体电路芯片的控制方法，其为权利要求7记载的半导体装置中的半导体电路芯片控制方法，其特征在于：
根据存储单元存储的识别数据，使已选择的半导体电路芯片进行动作。

Claims (10)

1、一种边界扫描控制器，其被设置在半导体电路芯片上，控制移位寄存器电路，该移位寄存器由分别设置在外部信号输入端子和内部逻辑电路的输入端子之间、以及外部信号输出端子和内部逻辑电路的输出端子之间的边界扫描单元串联连接构成，
上述边界扫描控制器的特征在于，包括：
给出输入输出时序的时钟输入部；
给出预定的动作命令的测试模式输入部；
输入半导体电路芯片的识别数据和测试数据的数据输入部；
存储上述识别数据的存储单元；
执行上述预定的动作命令，将识别数据存储在存储单元中，同时执行使用了测试数据的电路测试并得到测试结果数据的控制单元；
输出由控制单元得到的测试结果数据的数据输出部；
保持预定的固定数据的固定数据保持单元；
比较上述识别数据和固定数据是否一致，并输出比较结果信息的比较单元；
根据比较单元的比较结果信息，导出与输出部输出的测试结果数据对应的数据的数据导出部。
2、权利要求1记载的边界扫描控制器，其特征在于：
上述存储单元存储识别数据，当比较单元输出的比较信息表示识别数据和固定数据一致时，数据导出部输出与数据输出部输出的测试结果数据相同的数据。
3、权利要求1或2记载的边界扫描控制器，其特征在于：
当上述存储单元未存储识别数据时，数据导出部输出表示未存储识别数据的数据。
4、权利要求1或2记载的边界扫描控制器，其特征在于：
当上述存储单元未存储识别数据时，数据导出部使其输出维持在预定的固定信号电平上。
5、权利要求1～3的任何一项记载的边界扫描控制器，其特征在于：
上述存储单元存储识别数据，当比较单元输出的比较信息表示识别数据和固定数据不一致时，数据导出部使其输出维持在预定的固定信号电平上。
6、一种半导体装置，其特征在于：
将权利要求1～5的任何一项记载的边界扫描控制器设置在半导体电路芯片中，构成半导体电路芯片组合体，上述半导体装置通过积层上述半导体电路芯片组合体而构成。
7、权利要求6记载的半导体装置，其特征在于：
上述半导体电路芯片是存储器芯片，
存储器芯片组合体包含：
追加存储器芯片的地址线而形成的追加地址线；
为了选择存储器芯片而输入选择信号的选择信号线；
许可单元，当与上述存储器芯片的追加地址线对应的数据和存储单元存储的识别数据一致、且输入了选择信号时，许可存储器芯片动作。
8、权利要求6或7记载的半导体装置，其特征在于：
上述半导体电路芯片是存储器芯片，
存储器芯片组合体包含：
追加存储器芯片的数据线而形成的比上述数据线的根数多的追加数据线；
利用存储单元存储的识别数据选择追加数据线与存储器芯片的数据线连接的选择单元。
9、一种半导体装置的半导体电路芯片的识别方法，其为权利要求7记载的半导体装置中的半导体电路芯片识别方法，其特征在于：
通过存储单元存储的识别数据来识别各半导体电路芯片。
10、一种半导体装置的半导体电路芯片的控制方法，其为权利要求7记载的半导体装置中的半导体电路芯片的控制方法，其特征在于：
根据存储单元存储的识别数据使已选择的半导体电路芯片动作。
CNB2004800040893A 2003-02-12 2004-02-10 边界扫描控制器、半导体装置、半导体装置的半导体电路芯片识别方法及其控制方法 Expired - Fee Related CN100419447C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP033995/2003 2003-02-12
JP2003033995A JP2004264057A (ja) 2003-02-12 2003-02-12 バウンダリスキャンコントローラ、半導体装置、半導体装置の半導体回路チップ識別方法、半導体装置の半導体回路チップ制御方法

Publications (2)

Publication Number Publication Date
CN1748153A true CN1748153A (zh) 2006-03-15
CN100419447C CN100419447C (zh) 2008-09-17

Family

ID=32866253

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2004800040893A Expired - Fee Related CN100419447C (zh) 2003-02-12 2004-02-10 边界扫描控制器、半导体装置、半导体装置的半导体电路芯片识别方法及其控制方法

Country Status (4)

Country Link
US (1) US7467341B2 (zh)
JP (1) JP2004264057A (zh)
CN (1) CN100419447C (zh)
WO (1) WO2004072667A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100568008C (zh) * 2007-12-26 2009-12-09 中国科学院计算技术研究所 一种片上多核处理器的测试电路及其可测试性设计方法
CN101132398B (zh) * 2006-08-25 2010-10-27 佛山市顺德区顺达电脑厂有限公司 可防止自总线非法入侵的方法
CN102280135A (zh) * 2010-06-08 2011-12-14 索尼公司 半导体器件以及集成半导体器件

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4444770B2 (ja) 2004-09-14 2010-03-31 シャープ株式会社 メモリ装置
JP4951304B2 (ja) * 2006-09-28 2012-06-13 ラピスセミコンダクタ株式会社 半導体装置
JP2009123146A (ja) * 2007-11-19 2009-06-04 Panasonic Corp 再構成可能な回路装置及び受信装置
KR100930412B1 (ko) * 2008-04-10 2009-12-08 주식회사 하이닉스반도체 반도체 메모리 장치
US7885129B2 (en) * 2008-05-28 2011-02-08 Macronix International Co., Ltd Memory chip and method for operating the same
JP2010056139A (ja) * 2008-08-26 2010-03-11 Toshiba Corp 積層型半導体装置
US7904770B2 (en) * 2008-09-09 2011-03-08 Qualcomm Incorporated Testing circuit split between tiers of through silicon stacking chips
KR101110792B1 (ko) 2009-07-02 2012-03-16 주식회사 하이닉스반도체 반도체 장치 및 그 구동방법
US8063654B2 (en) * 2009-07-17 2011-11-22 Xilinx, Inc. Apparatus and method for testing of stacked die structure
KR101094916B1 (ko) 2009-10-29 2011-12-15 주식회사 하이닉스반도체 반도체 장치의 테스트 회로 및 방법
WO2011114428A1 (ja) 2010-03-15 2011-09-22 株式会社日立製作所 半導体装置およびそのテスト方法
EP2372379B1 (en) * 2010-03-26 2013-01-23 Imec Test access architecture for TSV-based 3D stacked ICS
KR101201860B1 (ko) 2010-10-29 2012-11-15 에스케이하이닉스 주식회사 반도체 장치와 그 테스트 방법 및 제조방법
CN103675576B (zh) * 2012-09-18 2016-02-10 英业达科技有限公司 基于边界扫描的芯片连接测试系统及其方法
KR102566994B1 (ko) 2015-12-14 2023-08-14 삼성전자주식회사 멀티 칩 디버깅 방법 및 이를 적용하는 멀티 칩 시스템
TWI736721B (zh) * 2017-12-13 2021-08-21 英業達股份有限公司 連接器的腳位連接測試系統及其方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61155874A (ja) * 1984-12-28 1986-07-15 Toshiba Corp 大規模集積回路の故障検出方法およびそのための装置
US4701921A (en) * 1985-10-23 1987-10-20 Texas Instruments Incorporated Modularized scan path for serially tested logic circuit
JP2632731B2 (ja) * 1989-08-02 1997-07-23 三菱電機株式会社 集積回路装置
US5198759A (en) * 1990-11-27 1993-03-30 Alcatel N.V. Test apparatus and method for testing digital system
US5513188A (en) * 1991-09-10 1996-04-30 Hewlett-Packard Company Enhanced interconnect testing through utilization of board topology data
US5423050A (en) * 1991-11-27 1995-06-06 Ncr Corporation Intermodule test across system bus utilizing serial test bus
US5627842A (en) * 1993-01-21 1997-05-06 Digital Equipment Corporation Architecture for system-wide standardized intra-module and inter-module fault testing
US6032279A (en) * 1997-11-07 2000-02-29 Atmel Corporation Boundary scan system with address dependent instructions
US6141245A (en) * 1999-04-30 2000-10-31 International Business Machines Corporation Impedance control using fuses
US6779145B1 (en) * 1999-10-01 2004-08-17 Stmicroelectronics Limited System and method for communicating with an integrated circuit
JP3763385B2 (ja) 1999-11-09 2006-04-05 シャープ株式会社 半導体装置
JP2003014819A (ja) * 2001-07-03 2003-01-15 Matsushita Electric Ind Co Ltd 半導体配線基板，半導体デバイス，半導体デバイスのテスト方法及びその実装方法
US6988232B2 (en) * 2001-07-05 2006-01-17 Intellitech Corporation Method and apparatus for optimized parallel testing and access of electronic circuits
CN1369714A (zh) * 2001-07-18 2002-09-18 中国人民解放军第二炮兵工程学院技术开发中心 大规模集成电路边界扫描测试系统
US20030172333A1 (en) * 2002-03-08 2003-09-11 Wehage Eric R. Built-in self test parallel JTAG serial chain architecture for reduced test vector size
US7046522B2 (en) * 2002-03-21 2006-05-16 Raymond Jit-Hung Sung Method for scalable architectures in stackable three-dimensional integrated circuits and electronics
US7231552B2 (en) * 2002-10-24 2007-06-12 Intel Corporation Method and apparatus for independent control of devices under test connected in parallel

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101132398B (zh) * 2006-08-25 2010-10-27 佛山市顺德区顺达电脑厂有限公司 可防止自总线非法入侵的方法
CN100568008C (zh) * 2007-12-26 2009-12-09 中国科学院计算技术研究所 一种片上多核处理器的测试电路及其可测试性设计方法
CN102280135A (zh) * 2010-06-08 2011-12-14 索尼公司 半导体器件以及集成半导体器件

Also Published As

Publication number Publication date
JP2004264057A (ja) 2004-09-24
US7467341B2 (en) 2008-12-16
CN100419447C (zh) 2008-09-17
WO2004072667A1 (ja) 2004-08-26
US20060220672A1 (en) 2006-10-05

Similar Documents

Publication Publication Date Title
CN1748153A (zh) 边界扫描控制器、半导体装置、半导体装置的半导体电路芯片识别方法及其控制方法
CN1257552C (zh) 半导体器件
CN1265457C (zh) 具有冗余系统的半导体存储器件
CN1797604A (zh) 半导体存储器装置的校正电路及其操作方法
CN1269137C (zh) 半导体存储器件
CN1469465A (zh) 用于多电源的标准单元及其相关技术
CN1143490C (zh) 一种终接电路中的耦合装置
CN1278421C (zh) 半导体装置
CN1818692A (zh) 包括熔丝的半导体器件及能够抑制错误确定的其测试方法
CN1193375C (zh) 非易失性半导体存储装置
CN1892891A (zh) 半导体记忆装置
CN1228847C (zh) 半导体集成电路装置
CN1818884A (zh) 计算机、io扩展装置和io扩展装置的连接识别方法
CN1725378A (zh) 非易失半导体存储器及设置该存储器中的替换信息的方法
CN1471164A (zh) 半导体器件
CN1645833A (zh) 数据通信装置、数据通信系统、数据通信方法及其程序
CN1770448A (zh) 半导体集成电路和其设计方法
JP2006085576A (ja) 半導体集積回路のレイアウト方法、半導体集積回路のレイアウトプログラムおよび半導体集積回路のレイアウトシステム
CN1410859A (zh) 具有时钟信号传送线的半导体集成电路器件
CN1881471A (zh) 半导体集成电路器件
CN1521846A (zh) 半导体装置
CN1607658A (zh) 半导体设计装置
CN1135567C (zh) 半导体存储装置的块选择线选择电路
CN1574083A (zh) 半导体存储装置
CN1305137C (zh) 半导体器件

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20080917

Termination date: 20170210

CF01 Termination of patent right due to non-payment of annual fee