JP2009123146A - 再構成可能な回路装置及び受信装置 - Google Patents
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Abstract
【課題】従来は、コンフィギュレーションデータの付随情報に応じて、コンフィギュレーションするかどうかを決定することなどができない。また、再構成可能なコア内のリソースを使って付随情報を保持するため、本来使用するべき回路のためのリソースが減ってしまうという課題があった。
【解決手段】コンフィギュレーションデータと付随情報とを出力する第1の制御手段102と、前記付随情報を入力して格納する第1の記憶手段103と、前記コンフィギュレーションデータを入力して回路を再構成するコア104とを備えたことを特徴とする再構成可能なデバイスであり、第1の記憶手段103の情報をCPUなどの外部デバイスにより読み出すことで、再構成可能なコア104に構成されている回路に関する情報を得る。
【選択図】図1
【解決手段】コンフィギュレーションデータと付随情報とを出力する第1の制御手段102と、前記付随情報を入力して格納する第1の記憶手段103と、前記コンフィギュレーションデータを入力して回路を再構成するコア104とを備えたことを特徴とする再構成可能なデバイスであり、第1の記憶手段103の情報をCPUなどの外部デバイスにより読み出すことで、再構成可能なコア104に構成されている回路に関する情報を得る。
【選択図】図1
Description
本発明は、再構成可能な回路装置及びこれを用いた受信装置に関するものである。
近年、FPGA(Field Programmable Gate Array)に代表される再構成可能なデバイスが広く普及している。再構成可能なデバイスは、複数の論理エレメントを内蔵しており、各論理エレメントの機能あるいは論理エレメント間の接続状態を変更することにより任意の機能を実現することができる集積回路である。
FPGAに代表される再構成可能なデバイスでは、ユーザーが前記デバイスで実現する回路をRTLやC言語などで作成し、その回路を前記デバイスにマッピングするためのデータ形式に変換し、そのデータを前記デバイスにコンフィギュレーションすることによって使用する。しかし、一度コンフィギュレーションされると、前記デバイスに実現されている回路がどんなものであるか、バージョンは何か、などの付随情報について第三者が知ることができなかった。
そこで、前記デバイスの再構成可能なコア内にバージョン情報などの付随情報を格納するメモリとそのメモリを前記デバイス外部からアクセスするためのインターフェースとを追加して、前記デバイスに構成されている回路の情報を外部から知る手段を設けるといった先行技術がある(例えば、特許文献1参照)。
特開2001−14359号公報
しかし、先行技術の解決手段では、再構成可能なコアのリソースを使って実現するため、柔軟性が必要な本来の回路のためのリソースが少なくなってしまうといった問題がある。
また、バージョン情報などの付随情報を再構成可能なデバイスにコンフィギュレーションしてしまうので、付随情報に応じて、コンフィギュレーションするかどうかを決定することなどができない。
上記課題を解決するために、本願発明に係る再構成可能なデバイスは、コンフィギュレーションデータと付随情報とを出力する第1の制御手段と、前記付随情報を入力して格納する第1の記憶手段と、前記コンフィギュレーションデータを入力して回路を再構成するコアとを備えたことを特徴とする再構成可能なデバイスであり、第1の記憶手段をCPUなどの外部デバイスから読み出すことで再構成可能なコアに構成されている回路に関する情報を得ることができる。
また、コンフィギュレーションデータと付随情報とを出力する第1の制御手段と、前記付随情報を入力して格納する第1の記憶手段と、ユーザーや本発明のデバイスが組み込まれたシステムにより設定されるデータである期待値情報を入力して格納する第2の記憶手段と、前記第1の記憶手段の出力と前記第2の記憶手段の出力とを比較する第1の比較手段と、前記第1の比較手段の出力を入力し、前記第1の比較手段の出力に基づいて再構成の実行を決定する第2の制御手段と、前記第2の制御手段の出力を入力して、回路を再構成する再構成可能なコアとを備えたことを特徴とする再構成可能なデバイスであってもよい。
さらに、コンフィギュレーションデータと付随情報とを出力する第1の制御手段と、前記付随情報を入力して格納する第1の記憶手段と、ユーザーや本発明のデバイスが組み込まれたシステムにより設定されるデータである期待値情報を入力して格納する第2の記憶手段と、前記第1の記憶手段の出力と前記第2の記憶手段の出力とを比較する第1の比較手段と、前記第1の比較手段の出力を入力し、前記第1の比較手段の出力に基づいて再構成可能なコアからのリードバックの実行を決定する第2の制御手段と、前記コンフィギュレーションデータを入力して回路を再構成し、リードバックの機能を有する再構成可能なコアとを備えたことを特徴とする再構成可能なデバイスであってもよい。
また、上述のいずれかの再構成可能なデバイスと、ネットワーク上のコンフィギュレーションデータ及び付随情報を取得する手段とを有する受信装置であって、前記再構成可能なデバイスは、前記再構成可能なデバイス内のコンフィギュレーションデータの付随情報と、前記ネットワーク上のコンフィギュレーションデータの付随情報とを比較する第2の比較手段をさらに備え、前記第2の比較手段の比較した結果に応じて、前記再構成可能なデバイスのコンフィギュレーションデータを更新することを特徴とする受信装置であってもよい。
さらに、上述のいずれかの再構成可能なデバイスと、前記再構成可能なデバイスに接続され、コンフィギュレーションデータ及び付随情報を備えたストレージデバイスとを有する受信装置であって、前記再構成可能なデバイスは、前記再構成可能なデバイス内のコンフィギュレーションデータの付随情報と、前記ストレージデバイスに格納されたコンフィギュレーションデータの付随情報とを比較する第2の比較手段をさらに備え、前記第2の比較手段の比較した結果に応じて、前記再構成可能なデバイスのコンフィギュレーションデータを更新することを特徴とする受信装置であってもよい。
以上より、再構成可能なコアのリソースを消費することなく、再構成可能なデバイスにコンフィギュレーションされている回路の情報を知ることができる。また、付随情報に応じて、コンフィギュレーションの実行制御などの機能も実現できる。
《実施の形態1》
図1は、実施の形態1に係る再構成可能なデバイスの構成を示す図である。図1のデバイスは、コンフィギュレーションデータとその付随情報(例えば、バージョン情報や更新日時など)101を入力とする第1の制御手段102と、第1の制御手段102の出力する付随情報を入力とし、保持する第1の記憶手段103と、第1の制御手段102の出力するコンフィギュレーションデータを入力とし、再構成を行う再構成可能なコア104とで構成される。第1の記憶手段103はCPUなどのデバイスと直接又はバスなどを介して接続され、記憶内容を確認できるようになっている。第1の制御手段102は入力されるコンフィギュレーションデータとその付随情報から付随情報部分を判別し、第1の記憶手段103に書き込む。そして、残りのコンフィギュレーションデータを再構成可能なコア104へ出力し、再構成可能なコア104が再構成される。なお、図1中の105は第1の記憶手段103の接続先であるバス、CPUなどを表している。
図1は、実施の形態1に係る再構成可能なデバイスの構成を示す図である。図1のデバイスは、コンフィギュレーションデータとその付随情報(例えば、バージョン情報や更新日時など)101を入力とする第1の制御手段102と、第1の制御手段102の出力する付随情報を入力とし、保持する第1の記憶手段103と、第1の制御手段102の出力するコンフィギュレーションデータを入力とし、再構成を行う再構成可能なコア104とで構成される。第1の記憶手段103はCPUなどのデバイスと直接又はバスなどを介して接続され、記憶内容を確認できるようになっている。第1の制御手段102は入力されるコンフィギュレーションデータとその付随情報から付随情報部分を判別し、第1の記憶手段103に書き込む。そして、残りのコンフィギュレーションデータを再構成可能なコア104へ出力し、再構成可能なコア104が再構成される。なお、図1中の105は第1の記憶手段103の接続先であるバス、CPUなどを表している。
図2は、実施の形態1に係る第1の制御手段102の詳細構成を示す図である。図2に示した第1の制御手段102は、コンフィギュレーションデータと付随情報201と、201の有効フラグである第1の有効フラグ202とを入力とし、第1の記憶手段103への付随情報204とその有効フラグ205と、再構成可能なコアへのコンフィギュレーションデータ206とその有効フラグ207とを出力する付随情報検出手段203で構成されている。
付随情報検出手段203は予め定められた手順で付随情報を検出し、コンフィギュレーションデータと付随情報を判別する(予め定められた手順についてはコンフィギュレーションデータと付随情報の構成例で後述)。そして、付随情報検出手段203の判別結果が付随情報であった場合は、付随情報204を第1の記憶手段103へ出力し、その有効フラグ205をアサートする。このとき、再構成可能なコア104へコンフィギュレーションデータ206として無効データ(例えば全て“0”のデータ)を出力し、その有効フラグ207をデアサートする。付随情報検出手段203の判別結果がコンフィギュレーションデータであった場合は、第1の記憶手段103へ無効データ(例えば全て“0”のデータ)を出力し、その有効フラグ205をデアサートする。このとき、再構成可能なコア104へコンフィギュレーションデータ206として201のコンフィギュレーションデータ部分を出力し、その有効フラグ207をアサートする。なお、無効データを全て“0”のデータとして記載したが、付随情報検出手段203に入力されるデータをそのまま出力しても構わないし、“0”以外の任意の値でも構わない。また、前記有効フラグ202,205,207はチップセレクト信号、ライトイネーブル信号、アドレス信号などの場合でも同様である。第1の有効フラグ202は付随情報とコンフィギュレーションデータとを振り分ける信号でも同様である。
実施の形態1に係る発明によれば、第1の記憶手段103の情報をCPUなどの外部デバイスにより読み出すことで、再構成可能なコア104に構成されている回路に関する情報を外部から知ることができる。
《実施の形態2》
図3は、実施の形態2に係る再構成可能なデバイスの構成を示す図である。図3のデバイスは、コンフィギュレーションデータとその付随情報(例えば、バージョン情報や更新日時など)301を入力とする第1の制御手段304と、第1の制御手段304の出力する付随情報を入力とし、保持する第1の記憶手段305と、ユーザーや本発明のデバイスが組み込まれたシステムにより設定されるデータである期待値情報を保持する第2の記憶手段306と、第1の記憶手段305の出力と第2の記憶手段306の出力とを入力とし、比較する比較手段308と、比較手段308の出力を入力とし、比較結果に基づいて再構成の実行を決定する第2の制御手段307と、第2の制御手段307の出力を入力して回路を再構成する再構成可能なコア309とで構成される。第1の記憶手段305と第2の記憶手段306とはCPUなどのデバイスと直接又はバスを介して接続され、CPUなどのデバイスからアクセスできるようになっている。なお、図3中の302は第1の記憶手段305の接続先であるバス、CPUなどを、303は第2の記憶手段306の接続先であるバス、CPUなどを表している。第1の記憶手段305と第2の記憶手段306との接続先302,303は同一のものでも構わない。
図3は、実施の形態2に係る再構成可能なデバイスの構成を示す図である。図3のデバイスは、コンフィギュレーションデータとその付随情報(例えば、バージョン情報や更新日時など)301を入力とする第1の制御手段304と、第1の制御手段304の出力する付随情報を入力とし、保持する第1の記憶手段305と、ユーザーや本発明のデバイスが組み込まれたシステムにより設定されるデータである期待値情報を保持する第2の記憶手段306と、第1の記憶手段305の出力と第2の記憶手段306の出力とを入力とし、比較する比較手段308と、比較手段308の出力を入力とし、比較結果に基づいて再構成の実行を決定する第2の制御手段307と、第2の制御手段307の出力を入力して回路を再構成する再構成可能なコア309とで構成される。第1の記憶手段305と第2の記憶手段306とはCPUなどのデバイスと直接又はバスを介して接続され、CPUなどのデバイスからアクセスできるようになっている。なお、図3中の302は第1の記憶手段305の接続先であるバス、CPUなどを、303は第2の記憶手段306の接続先であるバス、CPUなどを表している。第1の記憶手段305と第2の記憶手段306との接続先302,303は同一のものでも構わない。
実施の形態2での第1の制御手段304は実施の形態1の第1の制御手段102と同様であり、入力されるコンフィギュレーションデータとその付随情報301を判別し、付随情報を第1の記憶手段305に格納する。そして、コンフィギュレーションデータを第2の制御手段307へ出力する。第2の記憶手段306には予めCPUなどからユーザーがコンフィギュレーションしたいコンフィギュレーションデータの付随情報を設定しておく。第1の記憶手段305と第2の記憶手段306とに記憶されている付随情報を比較手段308を用いて、全て又は一部を比較し、その結果を第2の制御手段307へ出力する。なお、図3では第2の記憶手段306と比較手段308とを専用ハードウェアで実装しているように描かれてあるが、この機能をCPUなどのソフトウェアで実装しても同様である。
図4は、実施の形態2に係る第2の制御手段307の構成を示す図である。図4に示した第2の制御手段307は、第1の制御手段304の出力信号であるコンフィギュレーションデータ401とその有効フラグ402と、比較手段308の比較結果403とを入力とし、再構成可能なコア309にコンフィギュレーションデータ404とその有効フラグ405とを出力し、接続する構成となっている。
比較結果403が一致の場合、コンフィギュレーションを実行、不一致の場合はなにも実行しない。コンフィギュレーションをする場合は、入力したコンフィギュレーションデータ401をそのままコンフィギュレーションデータ404として再構成可能なコア309に出力し、それに合わせて有効フラグ405をアサートする。コンフィギュレーションしない場合は、コンフィギュレーションデータ404へコンフィギュレーションデータ401を出力せず、有効フラグ405はアサートしない。なお、コンフィギュレーションデータ401を第2の制御手段307においてスルーさせ、コンフィギュレーションデータ404に直結させ、コンフィギュレーションデータの有効を示す有効フラグ405の信号のみを用いて、再構成可能なコア309をコンフィギュレーションするかどうかを決定しても同様である。また、第2の制御手段307でコンフィギュレーションをするかどうかを決定しているが、その代わりに、再構成可能なコア309を実際にコンフィギュレーションした回路で動作させるかどうかを決定しても同様である。なお、この例では比較結果403が一致の場合で記載しているが、不一致の場合でも構わないし、より大きい、より小さい、以上、以下の場合でも同様である。
図5は、実施の形態2に係る第2の制御手段307の他の構成を示す図である。図4での実施の形態では、コンフィギュレーションデータとその有効フラグによる制御を行ったが、図5ではそれ以外の制御信号で行う例である。制御信号406が再構成可能なコア309のリセット信号であったとき、比較結果403が一致の場合はリセット信号(406)を解除し、不一致の場合はリセット信号(406)をアサートする。なお、説明は比較結果403が一致/不一致の例で記載しているが、一致/不一致の論理が反転、より大きい、より小さい、以上、以下の場合でも同様である。また、制御信号406がリセット信号の場合で説明したが、再構成可能なコアのクロックイネーブルやコンフィギュレーションした回路を動作させるかどうかを決定するモード信号などであっても同様である。
実施の形態2に係る発明によれば、第2の記憶手段306にユーザーが所望のコンフィギュレーションデータの付随情報を格納することによって、それ以外のコンフィギュレーションデータでの再構成可能なコア309のコンフィギュレーション又はコンフィギュレーションされた回路での動作を防止できる。
《実施の形態3》
図6は、実施の形態3に係る再構成可能なデバイスの構成を示す図である。図6のデバイスは、コンフィギュレーションデータとその付随情報(例えば、バージョン情報や更新日時など)601を入力とする第1の制御手段605と、第1の制御手段605の出力する付随情報を入力とし、保持する第1の記憶手段606と、ユーザーや本発明のデバイスが組み込まれたシステムにより設定されるデータである期待値情報を保持する第2の記憶手段607と、第1の記憶手段606の出力と第2の記憶手段607の出力とを入力とし、比較する比較手段608と、第1の制御手段605が出力するコンフィギュレーションデータを入力とする再構成可能なコア610と、比較手段608の比較結果と再構成可能なコア610のリードバックデータとを入力とする第2の制御手段609とで構成される。第2の記憶手段607は直接又はバスなどを介してCPUなどのデバイス603へ接続され、アクセス可能になっている。また、第2の制御手段609の出力は直接又はバスなどを介して、CPUやメモリなどのデバイス604へ接続されている。なお、第1の記憶手段606が直接又はバスなどを介してCPUなどのデバイス602に接続されているが、602に接続されていなくても同様である。
図6は、実施の形態3に係る再構成可能なデバイスの構成を示す図である。図6のデバイスは、コンフィギュレーションデータとその付随情報(例えば、バージョン情報や更新日時など)601を入力とする第1の制御手段605と、第1の制御手段605の出力する付随情報を入力とし、保持する第1の記憶手段606と、ユーザーや本発明のデバイスが組み込まれたシステムにより設定されるデータである期待値情報を保持する第2の記憶手段607と、第1の記憶手段606の出力と第2の記憶手段607の出力とを入力とし、比較する比較手段608と、第1の制御手段605が出力するコンフィギュレーションデータを入力とする再構成可能なコア610と、比較手段608の比較結果と再構成可能なコア610のリードバックデータとを入力とする第2の制御手段609とで構成される。第2の記憶手段607は直接又はバスなどを介してCPUなどのデバイス603へ接続され、アクセス可能になっている。また、第2の制御手段609の出力は直接又はバスなどを介して、CPUやメモリなどのデバイス604へ接続されている。なお、第1の記憶手段606が直接又はバスなどを介してCPUなどのデバイス602に接続されているが、602に接続されていなくても同様である。
第2の制御手段609は、再構成可能なコア610にコンフィギュレーションされているデータの付随情報(第1の記憶手段606に格納されているデータ)とユーザーが設定したデータ(第2の記憶手段607に格納されているデータ)の一部又は全ての比較結果に基づいて、再構成可能なコア610のリードバックを行うかどうかを決定するものである。
実施の形態3に係る発明によれば、ユーザーが意図しないリードバックデータの出力を防止できる。
《実施の形態1〜3で使用されるコンフィギュレーションデータと付随情報》
図7は、実施の形態1〜3で使用されるコンフィギュレーションデータと付随情報の構成を示す図である。図7の例は、バージョン情報を示す識別コード1とバージョン情報自体とを1ワードで表現したものと、更新日時を示す識別コード2と更新日時自体とを1ワードで表現した付随情報701と、再構成可能なコアのコンフィギュレーションデータ702とで構成される。なお、図7ではバージョン情報と更新日時の2つの例を示したが、付随情報であれば2つに限らず、1つ以上の付随情報とその識別コードで構成されていれば同様である。また、図7ではコンフィギュレーションデータの先頭に付随情報を挿入しているが、コンフィギュレーションデータの後、又は中に挿入しても同様である。また、バージョン情報と更新日時の情報がまとめて挿入されているが、バージョン情報はコンフィギュレーションデータの先頭、更新日時はコンフィギュレーションデータの後に挿入するといった構成でも同様である。
図7は、実施の形態1〜3で使用されるコンフィギュレーションデータと付随情報の構成を示す図である。図7の例は、バージョン情報を示す識別コード1とバージョン情報自体とを1ワードで表現したものと、更新日時を示す識別コード2と更新日時自体とを1ワードで表現した付随情報701と、再構成可能なコアのコンフィギュレーションデータ702とで構成される。なお、図7ではバージョン情報と更新日時の2つの例を示したが、付随情報であれば2つに限らず、1つ以上の付随情報とその識別コードで構成されていれば同様である。また、図7ではコンフィギュレーションデータの先頭に付随情報を挿入しているが、コンフィギュレーションデータの後、又は中に挿入しても同様である。また、バージョン情報と更新日時の情報がまとめて挿入されているが、バージョン情報はコンフィギュレーションデータの先頭、更新日時はコンフィギュレーションデータの後に挿入するといった構成でも同様である。
したがって、上記構成のコンフィギュレーションデータと付随情報とから、実施の形態1〜3の第1の制御手段102,304,605は、識別コードを検出し、各付随情報とコンフィギュレーションデータを分離することができる。
図8は、実施の形態1〜3で使用されるコンフィギュレーションデータと付随情報の他の構成を示す図である。図8の例も、付随情報801とコンフィギュレーションデータ802とで構成される。図7との違いは、識別コードと付随情報自体が別々のワードで表現されている点である。付随情報とその識別コード(図8中の識別コード3とVersionなど)を1組として考えた場合、図7の説明と同様である。なお、図8では識別コードの後に続く付随情報を1行で記載しているが、2行以上のデータであっても構わない。
図9は、実施の形態1〜3で使用されるコンフィギュレーションデータと付随情報とを自動的に生成する方法を示す図である。図9の例は、「再構成可能なコアにコンフィギュレーションする回路について」とコメントで識別子と共にバージョン情報を記載したソースコード901がある。このソースコード901のタイムスタンプやコメントのバージョン情報などから付随情報を抽出する手段902と、再構成可能なコアにコンフィギュレーションする回路のコンフィギュレーションデータを作成する手段903と、これらの出力結果を入力とする結合手段904とから構成される。
ソースコード901からバージョン情報を抽出するには、上記コメントの識別子を検出し、バージョン情報を抽出する。また、ソースコードファイルのタイムスタンプを読み取ることで更新日時の情報を抽出する。これらの方法以外として、ソースコードがCVSなどのバージョン管理システムで管理されている場合、そのシステムへの問い合わせによって、付随情報とを抽出するといった方法もある。また、コンフィギュレーションデータと付随情報を作り出すコンピュータの情報(例えば、名前や現在時刻など)を付随情報として使用してもよい。
これらの方法を利用することによって、自動的にコンフィギュレーションデータと付随情報とをあわせたデータ905を作成することができる。
《実施の形態4》
図10は、実施の形態1〜3の再構成可能なデバイスとそのデバイスで使用されるコンフィギュレーションデータと付随情報を用いたシステムへの展開例である。実施の形態1〜3のいずれかに係る再構成可能なデバイス1001は、LSI実装基板1002を介して、カメラ1003、携帯電話1004、テレビシステム1005、レコーダ1006などに展開可能である。
図10は、実施の形態1〜3の再構成可能なデバイスとそのデバイスで使用されるコンフィギュレーションデータと付随情報を用いたシステムへの展開例である。実施の形態1〜3のいずれかに係る再構成可能なデバイス1001は、LSI実装基板1002を介して、カメラ1003、携帯電話1004、テレビシステム1005、レコーダ1006などに展開可能である。
図11は、実施の形態1の再構成可能なデバイスを搭載したデジタルテレビシステムの構成を示す図である。再構成可能なデバイスであるシステムLSI1111は、再構成可能なコア1102とその制御回路1101、再構成可能なコアと協調動作又は別の処理を行うアクセラレータ1113、外部メモリとのやり取りを行うメモリ制御回路1104、CPU1103、ディスプレイへの信号を出力するビデオI/F1105とそれらを接続するバス1112で構成されている。このシステムLSI1111に基板などを介して、外部メモリ1106(例えば、DDR SDRAMなど)、表示装置1107、ストレージI/F1108、ネットワークI/F1109、アンテナからの信号を復調するチューナ等のユニット1114などが接続されている。また、ストレージI/F1108には、ストレージ1110(例えば、ハードディスクドライブなど)が接続されている。
図11の構成において、映像信号をまずアンテナからチューナ等1114が受信し、復調を行い、符号化された映像信号をアクセラレータ1113と再構成可能なコア1102が復号化し、その結果を外部メモリ1106に格納し、最後にビデオI/F1105から表示装置1107にデータを渡し、映像を表示する。CPU1103は再構成制御回路1101内に格納されているコンフィギュレーションデータに関する付随情報を取得し、また、ネットワークI/F1109を介して所定の場所にあるコンフィギュレーションデータの付随情報とを比較し、より適切なコンフィギュレーションデータを自動的に取得し、再構成可能なコア1102をアップデートする機能を有する。
図11に示した実施の形態4によれば、システムの出荷後もネットワークに繋がる環境さえあれば、再構成可能なコアで実現可能な範囲で、画質の調整や再生可能なコーデックの追加などを自動、又は手動で実現することができる。
なお、システムLSI1111は、アクセラレータと、再構成可能なコアと、再構成制御回路と、CPUと、メモリ制御回路と、ビデオI/Fと、バスとを内部に含む旨を記載したが、他の機能ブロックを含んでいてもよく、一部を別チップ構成としてもよい。また、比較手段としてCPU1103を用いたが、比較機能を有する手段であればCPUでなくてもよい。
また、実施の形態1の再構成可能なデバイスを用いてシステムを組んだ例を説明したが、再構成可能なデバイスは実施の形態1〜3のいずれを使用してもよい。
また、デジタルテレビシステムの例で説明をしたが、携帯電話、レコーダ、プレーヤ、ビデオカメラ、スチルカメラ、車載機器等にも当然適用できる。
また、コンフィギュレーションデータを取得する先をネットワーク上で説明したが、ストレージであるハードディスクやフラッシュメモリなどを取得先としてもよい。
以上説明してきたとおり、本発明は、FPGAに代表される再構成可能なデバイスをシステム内で使用する場合に有用である。
101 コンフィギュレーションデータと付随情報
102 第1の制御手段
103 第1の記憶手段
104 再構成可能なコア
105 バス、CPUなど
102 第1の制御手段
103 第1の記憶手段
104 再構成可能なコア
105 バス、CPUなど
Claims (6)
- コンフィギュレーションデータと付随情報とを出力する第1の制御手段と、
前記付随情報を入力して格納する第1の記憶手段と、
前記コンフィギュレーションデータを入力し、回路を再構成する再構成可能なコアとを備えたことを特徴とする再構成可能な回路装置。 - コンフィギュレーションデータと付随情報とを出力する第1の制御手段と、
前記付随情報を入力して格納する第1の記憶手段と、
期待値情報を入力して格納する第2の記憶手段と、
前記第1の記憶手段の出力と前記第2の記憶手段の出力とを比較する第1の比較手段と、
前記第1の比較手段の出力を入力し、前記第1の比較手段の出力に基づいて再構成の実行を決定する第2の制御手段と、
前記第2の制御手段の出力を入力して、回路を再構成する再構成可能なコアとを備えたことを特徴とする再構成可能な回路装置。 - コンフィギュレーションデータと付随情報とを出力する第1の制御手段と、
前記付随情報を入力して格納する第1の記憶手段と、
期待値情報を入力して格納する第2の記憶手段と、
前記第1の記憶手段の出力と前記第2の記憶手段の出力とを比較する第1の比較手段と、
前記第1の比較手段の出力を入力し、前記第1の比較手段の出力に基づいて再構成可能なコアからのリードバックの実行を決定する第2の制御手段と、
前記コンフィギュレーションデータを入力して回路を再構成し、リードバックの機能を有する再構成可能なコアとを備えたことを特徴とする再構成可能な回路装置。 - 請求項1〜3のいずれか1項に記載の回路装置において、
前記各付随情報は識別コードを有し、
前記第1の制御手段は、前記識別コードを検出することを特徴とする再構成可能な回路装置。 - 請求項1〜3のいずれか1項に記載の再構成可能な回路装置と、
ネットワーク上のコンフィギュレーションデータ及び付随情報を取得する手段とを有する受信装置であって、
前記再構成可能な回路装置は、前記再構成可能な回路装置内のコンフィギュレーションデータの付随情報と、前記ネットワーク上のコンフィギュレーションデータの付随情報とを比較する第2の比較手段をさらに備え、
前記第2の比較手段の比較した結果に応じて、前記再構成可能な回路装置のコンフィギュレーションデータを更新することを特徴とする受信装置。 - 請求項1〜3のいずれか1項に記載の再構成可能な回路装置と、
前記再構成可能な回路装置に接続され、コンフィギュレーションデータ及び付随情報を備えたストレージデバイスとを有する受信装置であって、
前記再構成可能な回路装置は、前記再構成可能な回路装置内のコンフィギュレーションデータの付随情報と、前記ストレージデバイスに格納されたコンフィギュレーションデータの付随情報とを比較する第2の比較手段をさらに備え、
前記第2の比較手段の比較した結果に応じて、前記再構成可能な回路装置のコンフィギュレーションデータを更新することを特徴とする受信装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007299097A JP2009123146A (ja) | 2007-11-19 | 2007-11-19 | 再構成可能な回路装置及び受信装置 |
US12/663,467 US20100182043A1 (en) | 2007-11-19 | 2008-09-01 | Reconfigurable circuit device and receiving apparatus |
PCT/JP2008/002390 WO2009066405A1 (ja) | 2007-11-19 | 2008-09-01 | 再構成可能な回路装置及び受信装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007299097A JP2009123146A (ja) | 2007-11-19 | 2007-11-19 | 再構成可能な回路装置及び受信装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009123146A true JP2009123146A (ja) | 2009-06-04 |
Family
ID=40667241
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007299097A Withdrawn JP2009123146A (ja) | 2007-11-19 | 2007-11-19 | 再構成可能な回路装置及び受信装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20100182043A1 (ja) |
JP (1) | JP2009123146A (ja) |
WO (1) | WO2009066405A1 (ja) |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4688169A (en) * | 1985-05-30 | 1987-08-18 | Joshi Bhagirath S | Computer software security system |
JP3073904B2 (ja) * | 1995-02-17 | 2000-08-07 | 本田技研工業株式会社 | 車両用データ処理装置 |
US6564995B1 (en) * | 1997-09-19 | 2003-05-20 | Schlumberger Malco, Inc. | Smart card application-selection |
US6054871A (en) * | 1997-12-12 | 2000-04-25 | Xilinx, Inc. | Method for self-reconfiguration of logic in a field programmable gate array |
US6591229B1 (en) * | 1998-10-09 | 2003-07-08 | Schlumberger Industries, Sa | Metrology device with programmable smart card |
JP2002073424A (ja) * | 2000-08-31 | 2002-03-12 | Mitsubishi Electric Corp | 半導体装置、端末装置および通信方法 |
JP2002319860A (ja) * | 2001-04-19 | 2002-10-31 | Ando Electric Co Ltd | プログラマブルデバイスの設定状態検出制御装置 |
TW200409630A (en) * | 2002-09-12 | 2004-06-16 | Bristol Myers Squibb Co | N-ureidoalkyl-piperidines as modulators of chemokine receptor activity |
JP2004264057A (ja) * | 2003-02-12 | 2004-09-24 | Sharp Corp | バウンダリスキャンコントローラ、半導体装置、半導体装置の半導体回路チップ識別方法、半導体装置の半導体回路チップ制御方法 |
CN1757196A (zh) * | 2003-03-07 | 2006-04-05 | 夏普株式会社 | 用于管理加密码、数据处理器和电子装置的系统 |
JP2005107911A (ja) * | 2003-09-30 | 2005-04-21 | Daihen Corp | 書込情報生成用プログラム、ハードウェアへの情報書込用プログラム、これらのプログラムを記録したコンピュータ読み取り可能な記録媒体、書込情報生成装置及び情報書込装置 |
JP2006242638A (ja) * | 2005-03-01 | 2006-09-14 | Matsushita Electric Ind Co Ltd | 半導体検査装置 |
-
2007
- 2007-11-19 JP JP2007299097A patent/JP2009123146A/ja not_active Withdrawn
-
2008
- 2008-09-01 WO PCT/JP2008/002390 patent/WO2009066405A1/ja active Application Filing
- 2008-09-01 US US12/663,467 patent/US20100182043A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
WO2009066405A1 (ja) | 2009-05-28 |
US20100182043A1 (en) | 2010-07-22 |
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---|---|---|---|
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