CN1725378A - 非易失半导体存储器及设置该存储器中的替换信息的方法 - Google Patents

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CN1725378A
CN1725378A CN200510081981.8A CN200510081981A CN1725378A CN 1725378 A CN1725378 A CN 1725378A CN 200510081981 A CN200510081981 A CN 200510081981A CN 1725378 A CN1725378 A CN 1725378A
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Abstract

非易半导体存储器包括存储单元阵列(3)和替换数据单元阵列(2)。存储单元阵列(3)包括多个主单元阵列(42)和多个冗余单元阵列(41)。替换数据单元阵列(2)存储用于表示一个主单元阵列(42)被一个冗余单元阵列(41)替换的替换数据。替换数据单元阵列(2)包括多个第一存储部件(28)和多个第二存储部件(29)。第一存储部件(28)对应于一个冗余单元阵列并且用两位的非易失存储单元(TC，TB)存储用于表示相应的一个冗余单元阵列(41)是否替换一个主单元阵列(42)的替换确认数据。第二存储部件(29)对应于一个冗余单元阵列(41)并且存储用于表示被相应的一个冗余单元阵列(41)替换的主单元阵列(42)的地址的地址数据。

Description

非易失半导体存储器及设置该存储器中的替换信息的方法
技术领域
本发明涉及一种非易失半导体存储器及设置该非易失半导体存储器中的替换信息的方法。本发明特别涉及一种非易失半导体存储器及设置非易失半导体存储器中的替换信息的方法，其中改进了存储替换数据的方法。
背景技术
已知非易失半导体存储器包括多个主单元阵列、多个冗余单元阵列、以及替换数据存储单元。每个冗余存储单元阵列替换主单元阵列中的有缺陷的一个主单元阵列。替换数据存储单元存储替换数据，该替换数据表示哪个主单元阵列被哪个冗余单元阵列替换。
只要在写操作、读操作等中存取非易失半导体存储器，存储在替换数据存储单元中的替换数据就会被访问。基于访问结果来执行每个操作。也就是说，因此需要快速和准确地存取替换数据。希望有能够快速和准确地存取替换数据的技术。
同时，在制造非易失半导体存储器时，存储了存储在替换数据存储单元中的替换数据。由于制造非易失半导体存储器的时间优选地尽可能短，所以希望在尽可能短的时间内存储替换数据。此外，需要准确地存储替换数据。
与上述说明相关，日本专利JP 2537264B公开了一种半导体存储设备。该半导体存储设备包括存储单元阵列、写电路、差分放大型读出放大器、锁存电路以及设置装置。存储单元阵列包括多个存储单元，该多个存储单元具有由相同的字线选择信号和相同的列选择信号选择的两个可写非易失存储单元作为一位。写电路将互补位数据通过一对位线分别写入到两个存储单元中，其中相应的一对存储单元连接到该对位线上。差分放大型读出放大器放大成对的位线之间的电位差并且判断读数据。锁存电路临时锁存在写操作中输入的写数据的内容。设置装置根据存储在锁存电路中的锁存数据将恰好在数据写入之后的校验期间的数据判断法则设置得比正常读操作期间的校验法则更严格。
日本未决公开专利申请JP 2002-237191A公开了互补非易失存储电路。该非易失存储电路是使用FLOTOX(浮置栅隧道氧化物)型电可写非易失存储元件的非易失存储电路。该非易失存储电路包括第一数据线和第二数据线。第一非易失存储元件的漏极通过至少一个第一选择的晶体管连接到第一数据线。第二非易失存储元件的漏极通过至少一个第二选择的晶体管连接到第二数据线。第一非易失存储元件的栅连接到第二非易失存储元件的漏极。第二非易失存储元件的栅连接到第一非易失存储元件的漏极。第一数据线连接到第一电流负载电路和读出放大器电路的第一输入端。第二数据线连接到第二电流负载电路和读出放大器电路的第二输入端。第一非易失存储元件和第二非易失存储元件的源极通过开关晶体管分别连接到地电位。该非易失存储电路的特征是总是使用第一和第二非易失存储元件来存储一位数据的正和负逻辑状态的互补对。
发明内容
为了实现本发明的一个方面，本发明提供一种非易失半导体存储器，包括：存储单元阵列，其包括多个主单元阵列和多个冗余单元阵列；以及
替换数据单元阵列，其存储用于表示多个主单元阵列中的一个被多个冗余单元阵列中的一个替换的替换数据，
其中替换数据单元阵列包括：
多个第一存储部件，其每个对应于多个冗余单元阵列中的一个并且用两位的非易失存储单元存储用于表示多个冗余单元阵列中的相应的一个是否替换了多个主单元阵列中的一个的替换确认数据，并且
多个第二存储部件，其每个对应于多个冗余单元阵列中的一个并且存储用于表示被多个冗余单元阵列中的对应的一个替换的多个主单元阵列中的一个的地址的地址数据。
根据本发明，两位的非易失存储单元用于一位的替换数据，并且互补数据被分别分配给两位的非易失存储单元。在读操作中，一个读出放大器从被分配了各互补数据的两位非易失存储单元中互补地读出数据。也就是说，当诸如读出放大器的读部件读取替换数据时，可以快速和准确地读取替换数据。
根据本发明，能够快速和准确地存取替换数据。此外，能够在较短的时间中准确地执行替换数据的存储。
附图说明
从结合附图的如下说明中，本发明的上述和其它目的、优点和特征将更为明显，其中：
图1是框图，示出了根据本发明第一实施例的非易失半导体存储器的结构；
图2是框图，示出了替换数据单元阵列的结构；
图3是流程图，示出了用于在根据本发明第一实施例的非易失半导体存储器上设置替换信息的方法；
图4A到4C示出了在第一非易失存储单元和第二非易失存储单元中的阈值电压状态；
图5是框图，示出了根据本发明的修改的替换数据单元阵列的结构；
图6是流程图，示出了由根据本发明的非易失半导体存储器进行的数据写操作；
图7是流程图，示出了由根据本发明的非易失半导体存储器进行的数据读操作；
图8是流程图，示出了用于根据本发明第四实施例在非易失半导体存储器上设置替换信息的方法；以及
图9A到9C示出了在第一非易失存储单元和第二非易失存储单元中的阈值电压状态。
具体实施方式
将参考附图说明根据本发明第一实施例的非易失半导体存储器和在非易失半导体存储器中设置替换信息的方法的实施例。
(第一实施例)
将参考附图说明根据本发明第一实施例的非易失半导体存储器和非易失半导体存储器中设置替换信息的方法的实施例。首先将根据本发明第一实施例的非易失半导体存储器的结构说明如下。
图1是框图，示出了根据本发明第一实施例的非易失半导体存储器的结构。在图1中，没有示出与数据擦除有关的结构。非易失半导体存储器1包括替换数据单元阵列2、存储单元阵列3、控制电路4、地址缓冲器5、替换数据解码器6、写控制电路7、写电路8以及多路复用器9。
控制电路4根据接收到的控制信号，向地址缓冲器5、替换数据单元阵列2(X解码器21和Y解码器23)、存储单元阵列3(X解码器31和Y解码器33)、写控制电路7以及多路复用器9的每个输出控制信号。
地址缓冲器5根据接收到的地址信号和来自控制电路4的控制信号，向替换数据单元阵列2(X解码器21和Y解码器23)和存储单元阵列3(X解码器31和Y解码器33)的每个输出地址信号。
存储单元阵列3包括每个都存储数据的多个非易失存储单元。存储单元阵列3包括X解码器31、X解码器32、Y解码器33、Y选择器34、读出放大器35、参考阵列36、以及单元阵列37。
单元阵列37包括多条字线71、多条位线72、多个非易失存储单元81以及多个非易失存储单元82。字线71在X方向延伸。位线72在Y方向延伸。非易失存储单元81(用于冗余单元阵列41)和非易失存储单元82(用于主单元阵列42)分别以矩阵形式位于多条字线71和位线72的交叉点处。
X解码器31连接到多条字线71。X解码器31根据来自控制电路4和地址缓冲器5的输出从多条字线71中选择至少一条选择字线71。
Y解码器33输出根据来自控制电路4和地址缓冲器5的输出从多条位线72中选择至少一条选择位线72的信号。在读操作中，Y解码器33将用于选择多条参考单元位线75的信号输出到Y选择器34。
Y选择器34连接到多条位线72和多条参考单元位线75。参考单元位线75分别连接到参考单元阵列36中的参考单元。Y选择器34根据来自Y解码器33的信号从多条位线72中选择至少一条选择位线72。同时，Y选择器34根据来自Y解码器33的信号，选择与该选择位线72成对的一条参考单元位线75，作为选择参考单元位线75。
X解码器32连接到多条参考单元字线76。在读操作中，X解码器32根据来自Y解码器33的信号选择选择参考单元字线76，用于从多条参考单元字线76中选择连接到选择参考单元位线75的参考单元(83和84)。
参考阵列36包括多条参考单元字线76、多条参考单元位线75、多个参考单元83以及多个参考单元84。参考单元是非易失存储单元。参考单元字线76在X方向延伸。参考单元位线75在Y方向延伸。参考单元83(用于冗余单元阵列41)和参考单元84(用于主单元阵列42)分别位于多条参考单元位线75和多条参考单元字线76之间的交叉点。
每个读出放大器35连接到由Y选择器34选择的选择位线72和选择参考单元位线75。响应从选择位线72和选择参考单元位线75接收的信号，读出放大器35输出用于表示满足预定条件的接收到的信号中的一个的信号。
一组预定数目的单元阵列37、预定数目的参考阵列36以及预定数目的读出放大器35也称作冗余单元阵列41或主单元阵列42。在本实施例中，非易失存储器1包括多个(m个)冗余单元阵列41和多个(n个，其中n＞m)主单元阵列42。
替换数据单元阵列2包括多个非易失存储单元55，其每个存储关于用一个冗余单元阵列41替换一个主单元阵列42的替换数据。替换数据单元阵列2包括X解码器21、Y解码器23、Y选择器24、读出放大器25、恒流电路26以及单元阵列27。
每个单元阵列27包括多条字线51、多条第一位线52、多条第二位线53、多个第一非易失存储单元TC、以及多个第二非易失存储单元TB。字线51(51-1到51-m)在X方向延伸。第一位线52(52-1到52-(1+p))和第二位线53(53-1到53-(1+p))分别在Y方向延伸并成对。第一非易失存储单元TC分别位于第一位线52和多条字线53之间的交叉点。第二非易失存储单元TB以矩阵形式分别位于多条第二位线53和多条字线51之间的交叉点处。
对应于一对第一位线52和第二位线53的一对第一非易失存储单元TC和第二非易失存储单元TB存储一个数据(两位的)。也就是说，根据存储在第一和第二非易失存储单元TC和TB中的数据之间的相对差(由于存储电荷引起的阈值电压Vt的差)，数据被互补地存储在第一非易失存储单元TC和第二非易失存储单元TB中。例如，当满足(第一非易失存储单元TC的阈值电压Vt1)＞(第二非易失存储单元TB的阈值电压Vt2)时，第一非易失存储单元TC和第二非易失存储单元TB存储表示被替换的主单元阵列的地址的地址数据“1”。当满足Vt1＜Vt2时，第一非易失存储单元TC和第二非易失存储单元TB存储表示被替换的主单元阵列的地址的地址数据“0”。由于能够提高数据的准确性和读取速率，互补地存储数据是优选地。一对第一非易失存储单元TC和第二非易失存储单元TB也被称为互补单元。
根据单元阵列27的地址(例如，行)确定对应于每个单元阵列27的冗余单元阵列41。也就是说，单元阵列27的行27-1到27-m分别对应于冗余单元阵列41-1到41-m。在某一行27中的一个(例如，第一个)互补单元28存储表示对应的冗余单元阵列41是否替换了主单元阵列42的替换确认数据。在相同行27中的其它的(例如，第二到第(1+p)个，其中p表示地址的位的编号)互补单元29存储表示被对应的冗余单元阵列41替换的存储器单元阵列42的地址的地址数据。例如，在第一行27-1中的第一互补单元28-1存储冗余单元阵列41-1上的替换确认信息。在第一行27-1中的包括第二到第(1+p)个互补单元的其它的互补单元29-1存储表示被冗余单元阵列41-1替换的主单元阵列42的地址的地址数据。
X解码器21连接到多条字线51。X解码器21根据来自控制电路4和地址缓冲器5的输出从字线51中选择至少一条选择字线51。Y解码器23根据来自控制电路4和地址缓冲器5的输出将用于从第一位线52中选择至少一条选择第一位线52和从第二位线53中选择至少一条选择第二位线53的信号输出到Y选择器24。Y选择器24连接到多条第一位线52和多条第二位线53。Y选择器24根据来自Y解码器23的信号，从多条第一位线52中选择至少一条选择第一位线52并且从第二位线53中选择至少一条选择第二位线53。读出放大器25(25-1到25-(1+p))连接到由Y选择器24选择的第一位线52和第二位线53。响应从选择位线52和选择位线53接收到的信号，每个读出放大器25(25-1到25-(1+p))输出表示满足预定条件的接收到的信号中的一个的信号。
恒流电路26根据来自控制电路4的信号为由Y选择器24选择的选择第一位线或选择第二位线提供恒流。恒流电路26不限于具体类型。例如，具有设置为预定电压(中间电平)的阈值电压的参考单元(非易失存储单元)可以用作恒流电路26。在这种情况下，在使用期间，向控制栅施加预定电压。可以选择地，电流镜电路可以用作恒流电路26。
替换数据解码器6根据来自替换数据单元阵列2中的读出放大器25-1到25-(1+p)的输出，(在写操作中)向写控制电路7或(在读操作中)向多路复用器9输出替换数据。替换数据包括替换确认数据和地址数据。
写控制电路7将要输入到替换数据单元阵列2(在替换数据设置期间)或存储单元阵列3(在普通写操作期间)中的写数据输出到写电路。写电路8将写数据输出到替换数据单元阵列2(在替换数据设置期间)或存储单元阵列3(在普通写操作期间)中。
多路复用器9根据替换数据在读操作期间输出从读出放大器35-1到35-(m+n)输出的数据中选择的多个数据。
下面将详细描述替换数据单元阵列2。
图2是框图，示出了替换数据单元阵列2的结构。在图2中，省略了与数据擦除有关的结构。此外，在每个都包括布置成矩阵的互补单元(第一非易失存储单元TC和第二非易失存储单元TB)的单元阵列27中，只示出了第一行和第一列中的互补单元(互补单元28-1)和有关的元件的结构。在第一行中的其它互补单元(未示出；互补单元29-1)、第二行和以后行中的互补单元(未示出；互补单元28-2和29-2到28-m到29-m)、以及有关的元件的结构与图2所示的相同。指针(index)-1到-(1+p)对应于列号。指针-1到-m对应于行号。
在单元阵列27中，互补单元布置成矩阵。第一非易失存储单元TC1的漏极、控制栅和源极分别连接到第一位线52-1、字线51-1和地。第二非易失存储单元TB1的漏极、控制栅和源极分别连接到第二位线53-1、字线51-1和地。
第一位线52-1通过Y选择器24的晶体管Y3-1连接到读出放大器25-1。第二位线53-1通过Y选择器24的晶体管Y4-1连接到读出放大器25-1。晶体管Y3-1和Y4-1响应来自Y解码器23的信号导通或截止。
写电路8-1通过Y选择器24的晶体管Y1-1在第一位线52-1上连接到第一非易失存储单元TC1和晶体管Y3-1。此外，写电路8-1通过Y选择器24的晶体管Y2-1在第二位线53-1上连接到第二非易失存储单元TB1和晶体管Y4-1。晶体管Y1-1和晶体管Y2-1响应来自Y解码器23的信号来导通和截止。
恒流电路26-1通过Y选择器24的晶体管Y5-1在第一位线52-1上连接到晶体管Y3-1和读出放大器25-1。此外，恒流电路26-1通过Y选择器24的晶体管Y6-1在第二位线53-1上连接到晶体管Y4-1和读出放大器25-1。晶体管Y5-1和晶体管Y6-1响应来自Y解码器23的信号来导通和截止。
下面将描述用于在根据本发明第一实施例的非易失半导体存储器上设置替换信息(替换数据)的方法。图3是流程图，示出了用于在根据本发明第一实施例的非易失半导体存储器上设置替换信息(替换数据)的方法。
首先，擦除在替换数据单元阵列2中的互补单元(28和29)中的所有非易存储单元中存储的数据(在步骤S01中)。
X解码器21根据来自控制电路4的控制信号选择所有字线51(51-1到51-m)。因此，各互补单元(28和29)的控制栅连接到第一擦除电路(未示出)。Y解码器23根据来自控制电路4的控制信号使用Y选择器24选择所有第一位线52-1到52-(1+p)和所有第二位线53-1到53-(1+p)。因此，各互补单元(28和29)的漏极连接到第二擦除电路(未示出)。通过使第一擦除电路和第二擦除电路向单元施加预定电压，在所有互补单元(28和29)中的数据被擦除(在步骤S01中)。此后，解除由X解码器21和Y解码器23(Y选择器24)确定的选择状态。
接着，中间电平被写入到替换数据单元阵列2中的所有互补单元(28和29)中的所有第二非易失存储单元TB中(在步骤S02到S04中)。中间电平是预定阈值电压Vt，其设置在可置位非易失存储单元的最高阈值电压Vt和对应于擦除状态的阈值电压Vt之间。
从所有第二非易失存储单元TB读取数据。Y解码器23根据来自控制电路4的控制信号和来自地址缓冲器5的地址信号通过Y选择器24的晶体管Y4-1选择第二位线53-1。第二非易失存储单元TB1的漏极连接到读出放大器25-1的一端。同时，X解码器21根据来自控制电路4的控制信号和来自地址缓冲器5的地址信号选择字线51-1。预定的读电压施加到第二非易失存储单元TB1的控制栅。因此，对应于第二非易失存储单元TB1的浮置栅的电平的电流(在下文中，“第一单元电流”)通过第二位线53-1被输出到读出放大器25-1的一端。
同时，Y解码器23根据来自控制电路4的控制信号和来自地址缓冲器5的地址信号通过Y选择器24的晶体管Y5-1选择恒流电路26-1。因此，恒流电路26-1连接到读出放大器25-1的另一端。恒流电路26-1将预定的电流(在下文中，“第一恒流”)输出到读出放大器25-1的另一端。注意，第一恒流等于当非易失存储单元处于中间电平时的电流输出。
读出放大器25-1相互比较提供给它的各电流并输出比较结果。如果第一单元电流等于或高于第一恒流，那么读出放大器25-1输出“1”作为比较结果，表示第二非易失存储单元TB1的阈值电压未达到预定电平(反转电平)。如果第一单元电流低于第一恒流，那么读出放大器25-1输出“0”，表示第二非易失存储单元TB1的阈值电压达到反转电平。比较结果被输出到替换数据解码器6(在步骤S02中)。在该读操作中施加到非易失存储单元的电压和施加电压的时间等于在普通读操作中的电压和时间。
此后，解除由X解码器21和Y解码器23(Y选择器24)确定的选择状态。
然后，确定在每个第二非易失存储单元TB中的数据。替换数据解码器6将比较结果输出到写控制电路7。写控制电路7确定比较结果是“1”或“0”(在步骤S03中)。
如果比较结果是“1”，那么第二非易失存储单元TB1的阈值电压没有达到中间电平(反转电平)。因此数据被写入到第二非易失存储单元TB1。由于此，写控制电路7将写控制信号输入到写电路8(写电路8-1)、X解码器21、以及Y解码器23中的每个。
Y解码器23根据来自写控制电路7的写控制信号通过Y选择器24的晶体管Y2-1选择第二位线53-1。第二非易失存储单元TB的漏极连接到写电路8-1。写电路8-1将预定写电压施加到第二非易失存储单元TB的漏极。同时，X解码器21根据来自写控制电路7的写控制信号选择字线51-1。预定的写电压施加到第二非易失存储单元TB1的控制栅。因此，预定电荷被注入到第二非易失存储单元TB1的浮置栅，由此升高了第二非易失存储单元TB1的阈值电压的电平(在步骤S04中)。在该写操作中施加到非易失存储单元的电压和施加电压的时间与在普通写操作中的电压和时间不同。写电压被设置为相对低但随着操作的进行而逐步增加。时间设置为相对短。
此后，解除由X解码器21和Y解码器23(Y选择器24)所确定的选择状态。处理返回到步骤S02并且执行在步骤S02中的操作。
如果比较结果是“0”，那么第二非易失存储单元TB1的阈值电压达到中间电平(反转电平)。因此，结束写操作。
在该实施例中，对第一行和第一列中的互补单元28中的第二非易失存储单元TB1执行了步骤S02到S04中的操作。但是实际上，对所有其它第二非易失存储单元TB都执行该操作。例如，可以对相同字线51-1上的第二非易失存储单元TB执行上述处理。可以对其它列中的字线51上的第二非易失存储单元TB执行上述处理。
结果，在所有互补单元28和29中，第一非易失存储单元TC被设置为擦除状态并且第二非易失存储单元TB被设置为写状态。这些状态是非替换状态，每个都表示相应的冗余单元阵列41没有替换主单元阵列42并且主单元阵列42的地址没有被输入。
接着，其中检测到缺陷的主单元阵列42被冗余单元阵列41替换(步骤S05到S09)。
当测试非易失半导体存储器1时，检查在每个主单元阵列42-1到42-n中的单元阵列37中是否出现缺陷，并且确定主单元阵列42是否被冗余单元阵列41替换(在步骤S05中)。如果其中检测到缺陷的主单元阵列42-x被冗余单元阵列41-y(例如，在本实施例中是41-1)替换，那么在互补单元28和29上执行如下写操作。
控制电路4接收表示被写的替换数据的控制信号、表示被冗余单元阵列41-1替换的主单元阵列42-x的地址的地址数据、以及替换主单元阵列42-x的冗余单元阵列41-1的编号。
X解码器21根据来自控制电路4的控制信号和来自地址缓冲器5的地址信号选择对应于替换冗余单元阵列41-1的单元阵列27-1的字线51-1。因此，预定的写电压被施加到对应于冗余单元阵列41-1的互补单元28-1和29-1的每个的控制栅。同时，Y解码器23根据来自控制电路4的控制信号和来自地址缓冲器5的地址信号通过Y选择器24选择所有第一位线52-1到52-(1+p)。结果，各互补单元28-1和29-1的漏极连接到写电路8。
写控制电路7根据来自控制电路4的控制信号将写控制信号输出到写电路8从而将数据写入到对应于替换确认数据和地址数据的互补单元28-1和29-1中的第一非易失存储单元TC1到TC(1+p)。写电路8将预定电压施加到与对应于替换确认数据和地址数据的互补单元28-1和29-1中的第一非易失存储单元TC1到TC(1+p)连接的位线52-1。结果，预定写电压被施加到第一非易失存储单元TC1到TC(1+p)的漏极。
通过将预定写电压施加到其控制栅和漏极的每个，预定电荷被注入到第一非易失存储单元TC1到TC(1+p)的每个的浮置栅，由此数据被写入到第一非易失存储单元TC1到TC(1+p)(在步骤S06中)。在该写操作中施加到每个非易失存储单元的电压与在普通写操作中施加的电压不同。该写电压被设置为充分高于中间电平的阈值电压。“充分高的电压”是指单元和中间电平单元之间的差大且没有发生读误差的电压。
如果不存在其中检测到缺陷且被冗余单元阵列41替换的主单元阵列42，那么不会有数据写入到互补单元(在步骤S07中)。然后检查在其它主单元阵列42-1到42-n中的每个中的单元阵列37中是否出现缺陷(在步骤S08中)。如果检查到缺陷，那么执行步骤S06中的操作。如果没有检查到缺陷，那么不会有数据写入到互补单元(在步骤S09中)。
通过步骤S01到S09，设置了在非易失半导体存储器中的替换信息(替换数据)。
图4示出了对于上述设置方法，在第一非易失存储单元和第二非易失存储单元中的阈值电压的状态。纵轴表示非易失存储单元的阈值电压Vt的分布。图4A示出了在步骤S01之后存储在第二非易失存储单元TB和第一非易失存储单元TC中的数据全被擦除的状态。第一非易失存储单元TC和第二非易失存储单元TB的每个都具有低阈值电压Vt。图4B示出了在步骤S02到S04之后中间电平被写入到所有第二非易失存储单元TB中的非替换状态。第二非易失存储单元TB的阈值电压Vt是中间电平。图4C示出了在步骤S06之后数据被写入到目标第一非易失存储单元TC中的替换状态。第一非易失存储单元的阈值电压Vt高于中间电平。
根据本发明，两位的非易失存储单元(TC和TB)用于一位替换数据，并且互补数据分别被分配给两位的非易失存储单元。在读操作中，一个读出放大器从被分配了各互补数据的两位的非易失存储单元(TC和TB)中互补地读取数据。也就是说，替换数据可以被快速和准确地读出。
此外，如图4所示，阈值电压被设置为三种状态，写数据被设置在可置位非易失存储单元的最高阈值电压Vt附近，中间写电平被设置在擦除状态电平和写电平之间的中间电平附近，由此在非易失存储单元TC和TB之间确保了非常宽的裕度。由此能够消除写误差和读误差。因此能够以较高的速率读取数据。
此外，在暂时将阈值电压设置为非替换状态(图4B)之后，对于每个非易失存储单元，能够将阈值电压设置为替换状态(图4C)，而不执行对所有互补单元28和29的擦除操作。因此，能够在相对短的时间内设置替换数据。
在该第一实施例中，设置非易失半导体存储器的替换信息(替换数据)中，如果还要设置替换数据，那么处理可以从步骤S08移动到步骤S06，并且还将替换数据写入到目标互补单元对。也就是说，无需对于替换数据单元阵列2内的所有互补单元执行擦除和复位。因此，能够在短时间内容易地执行替换数据的附加设置。
这是对于第四实施例(将在后面说明)的一个优点，第四实施例中需要在附加写操作期间对所有互补单元进行擦除和复位。
下面将说明由非易失存储单元执行的数据写操作。图6是流程图，示出了由根据本发明的非易失半导体存储器执行的数据写操作。
将写命令和地址信号分别提供到控制电路4和地址缓冲器5(在步骤S21中)。控制电路22将写命令输出到替换数据单元阵列2的X解码器21和Y解码器23，以及存储单元阵列3的X解码器31和Y解码器33(在步骤S22)中。地址缓冲器5将地址信号输出到X解码器21、Y解码器23、X解码器31以及Y解码器33(在步骤S23中)。在替换数据单元阵列2中，选择存储替换或非替换数据的互补单元28和存储替换目标主单元阵列42的地址信号的多个互补单元29(在步骤S24中)。替换数据单元阵列2将选择的互补单元28和29的数据输出到替换数据解码器6作为替换数据(在步骤S25中)。替换数据解码器6将替换数据输出到写控制电路7(在步骤S26中)。写控制电路7根据替换数据将预定的写操作命令输出到写电路8(在步骤S27中)。在存储单元阵列3中，选择在主单元阵列42中的非易失存储单元和在冗余单元阵列41中的非易失存储单元(在步骤S28中)。写电路8根据写操作命令将数据写入到主单元阵列42中的选择的非易失存储单元和在冗余单元阵列41中选择的非易失存储单元(在步骤S29中)。
如此执行了数据写操作。
下面将说明由非易失半导体存储器执行的数据读操作。图7是流程图，示出了由根据根发明的非易失半导体存储器执行的数据读操作。
读命令和地址信号被分别提供给控制电路4和地址缓冲器5(在步骤S31中)。地址缓冲器5将地址信号输出到替换数据单元阵列2的X解码器21和Y解码器23，以及存储单元阵列3的X解码器31和Y解码器33(在步骤S32中)。在替换数据单元阵列2中，选择存储替换或非替换数据的互补单元28和存储替换目标主单元阵列42的地址信号的互补单元29(在步骤S33中)。替换数据单元阵列2将选择的互补单元28和29的数据输出到替换数据解码器6作为替换数据(在步骤S34中)。替换数据解码器6将替换数据输出到MUX 9(在步骤S35中)。在存储单元阵列3中，选择在主单元阵列42中的非易失存储单元和在冗余单元阵列41中的非易失存储单元(在步骤S36中)。存储单元阵列3根据读操作命令从主单元阵列42中的选择的非易失存储单元和在冗余单元阵列41中的选择的非易失存储单元中读取数据，并且将来自对应的读出放大器的输出信号输出到MUX 9(在步骤S37中)。MUX 9选择从主单元阵列42的读出放大器35和对应于替换数据的冗余单元阵列41的读出放大器35输出的输出信号之一，并且将选择的输出信号作为读数据输出(在步骤S38中)。
如此执行了数据读操作。
(第二实施例)
将参考附图描述根据本发明第二实施例的非易失半导体存储器和在非易失半导体存储器上设置替换信息的方法。由于根据本发明的非易失半导体存储器的结构与根据第一实施例的非易失半导体存储器的结构相同(如图1和2所示)，所以这里省略其描述。
用于在根据本发明第二实施例的非易失存储器中设置替换信息的方法的流程不同于根据第一实施例的流程之处在于用随后所述的步骤S02′到S04′替换步骤S02到S04。下面将详细描述步骤S02′到S04′。由于根据第二实施例的其余步骤与根据第一实施例的步骤相同(如图3所示)，在此将不对其描述。
在步骤S02′到S04′中，如下所述将中间电平写入到替换数据单元阵列2中的互补单元(28和29)中的所有第二非易失存储单元TB。
首先，从所有第二非易失存储单元TB读取数据。
至于第一非易失存储单元TC1，Y解码器23根据来自控制电路4的控制信号和来自地址缓冲器5的地址信号通过Y选择器24的晶体管Y3-1选择第一位线52-1。第一非易失存储单元TC1的漏极连接到读出放大器25-1的一端。同时，X解码器21根据来自控制电路4的控制信号和来自地址缓冲器5的地址信号选择字线51-1。预定读电压被施加到第一非易失存储单元TC1的控制栅。因此，对应于第一非易失存储单元TC1的浮置栅的电平的电流(在下文中，“第三单元电流”)通过第一位线52-1输出到读出放大器25-1的一端。
至于第二非易失存储单元TB1，Y解码器23根据来自控制电路4的控制信号和来自地址缓冲器5的地址信号通过Y选择器24的晶体管Y4-1选择第二位线53-1。第二非易失存储单元TB1的漏极连接到读出放大器25-1的另一端。X解码器21选择字线51-1。预定读电压被施加到第二非易失存储单元TB1的控制栅。因此，对应于第二非易失存储单元TB1的浮置栅的电平的电流(在下文中，“第四单元电流”)通过第二位线53-1输出到读出放大器25-1的另一端。此外，Y解码器23选择Y选择器24的晶体管Y6-1并且连接第二位线53-1到恒流电路26-1。因此，为恒流电路26-1设置的电流(在下文中，“第二恒流”)通过第二位线53-1输出到读出放大器25-1的另一端。也就是说，第四单元电流和第二恒流之和提供给读出放大器25-1的另一端。
参考由于制造非易失存储单元的变化引起的阈值电压的差异来确定第二恒流。也就是说，确保裕度以便所有第二非易失存储单元TB1具有中间电平。
读出放大器25-1互相比较提供给它的各电流并输出比较结果。例如，如果第三单元电流等于或低于第四单元电流和第二恒流之和，那么读出放大器25-1输出“1”作为比较结果，表示第二非易失存储单元的阈值电压未达到预定电平(反转电平)。如果第三单元电流高于第四单元电流和第二恒流之和，那么读出放大器25-1输出“0”，表示第二非易失存储单元的阈值电压达到反转电平。比较结果被输出到替换数据解码器6(在步骤S02′中)。在该读操作中施加到非易失存储单元的电压和施加电压的时间等于在普通读操作中的电压和时间。
此后，解除由X解码器21和Y解码器23(Y选择器24)确定的选择状态。
替换数据解码器6将比较结果输出到写控制电路7。写控制电路7确定比较结果是“1”还是“0”(在步骤S03′中)。
如果比较结果是“1”，那么第二非易失存储单元TB1的阈值电压没有达到中间电平。因此数据被写入到第二非易失存储单元TB1。由于此，写电路8(写电路8-1)将写控制信号输出到X解码器21和Y解码器23中的每个。
Y解码器23根据来自写控制电路7的写控制信号通过Y选择器24的晶体管Y2-1选择第二位线53-1。第二非易失存储单元TB的漏极连接到写电路8-1。写电路8-1将预定写电压施加到第二非易失单元TB的漏极。同时，X解码器21根据来自写控制电路8的写控制信号选择字线51-1。预定的写电压施加到第二非易失存储单元TB1的控制栅。因此，预定电荷被注入到第二非易失存储单元TB1的浮置栅，由此升高了第二非易失存储单元TB1的阈值电压的电平(在步骤S04′中)。在该写操作中施加到非易失存储单元的电压和施加电压的时间与在普通写操作中的电压和时间不同。写电压被设置为相对低但随着操作的进行而逐步增加。时间设置为相对短。
此后，解除由X解码器21和Y解码器23(Y选择器24)所确定的选择状态。处理返回到步骤S02′并且执行在步骤S02′中的操作。
如果比较结果是“0”，那么第二非易失存储单元TB1的阈值电压达到中间电平。因此，结束写操作。
在该实施例中，对第一行和第一列中的互补单元28中的第二非易失存储单元TB1执行了步骤S02′到S04′中的操作。但是实际上，对所有其它第二非易失存储单元TB都执行该操作。例如，可以对相同字线51-1上的第二非易失存储单元TB执行上述处理。可以对其它列中的字线51上的第二非易失存储单元TB执行上述处理。
结果，在所有互补单元28和29中，第一非易失存储单元TC被设置为擦除状态并且第二非易失存储单元TB被设置为写状态。这些状态是非替换状态，每个都表示相应的冗余单元阵列41没有替换主单元阵列42并且主单元阵列42的地址没有被输入。
在该实施例中，互补单元的阈值电压是图4所示的状态。图4B示出了在步骤S02′到S04′之后中间电平被写入到所有第二非易失存储单元TB中的非替换状态。图4A示出了完全擦除状态，图4C示出了替换状态。
由该非易失半导体存储器执行的数据写操作和读操作与根据第一实施例的相同。因此，在此将不对其进行描述。
根据本发明，可以获得与第一实施例相同的优点。此外，由于满足由恒流电路26产生的电流落在与第二非易失存储单元的阈值电压的变化相对应的范围之内，所以该电流低于步骤S02到S04中的电流。
(第三实施例)
将参考附图描述根据本发明第三实施例的非易失半导体存储器和在非易失半导体存储器上设置替换信息的方法。根据第三实施例的非易失半导体存储器的结构与根据第一实施例的非易失半导体存储器的结构的不同之处在于替换数据单元阵列2被替换数据单元阵列2′替换。在下文中将描述替换数据单元阵列2′。由于其它结构元件与根据第一实施例的结构元件相同(图1所示)，在此将不对其进行说明。
图5是框图，示出了替换数据单元阵列2′的结构(修改的实施例)。在该修改的实施例中，替换数据单元阵列与图2所示的替换数据单元阵列的不同之处在于对应于布置在一行中的每个非易失存储单元设置X解码器21的字线51。在该情况中，连接到一行中的第一非易失存储单元的字线51是字线51a-1，连接到一行中的第二非易失存储单元的字线51是字线51b-1。下文中，这也适用于每一行。由于替换数据单元阵列2′的其它结构元件与图2所示的结构元件相同，在此不对其进行描述。
用于设置根据本发明第三实施例的非易失半导体存储单元的替换信息的方法的流程与第一实施例的流程的不同之处在于步骤S02到S04被后面所述的步骤S02″到S04″代替。现在将步骤S02″到S04″描述如下。由于根据第三实施例的其余步骤与根据第一实施例的相同(图3所示)，在此将不对其进行描述。
使用图5所示的结构的步骤S02″到S04″可以执行如下。
Y解码器23根据来自控制电路4的控制信号和来自地址缓冲器5的地址信号通过Y选择器24的晶体管Y3-1选择第一位线52-1。第一非易失存储单元TC1的漏极连接到读出放大器25-1的一端。同时，X解码器21根据来自控制电路4的控制信号和来自地址缓冲器5的地址信号选择字线51a-1。预定的第一读电压被施加到第一非易失存储单元TC1的控制栅。因此，对应于第一非易失存储单元TC1的控制栅的电平并对应于第一电压的电流(在下文中，“第五单元电流”)通过第一位线52-1输出到读出放大器25-1的一端。
同时，Y解码器23根据来自控制电路4的控制信号和来自地址缓冲器5的地址信号通过Y选择器24的晶体管Y4-1选择第二位线53-1。第二非易失存储单元TB1的漏极连接到读出放大器25-1的另一端。同时，X解码器21根据自控制电路4的控制信号和来自地址缓冲器5的地址信号选择字线51b-1。预定的第二读电压被施加到第二非易失存储单元TB1的控制栅。因此，对应于第二非易失存储单元TB1的浮置栅的电平并对应于第二电压的电流(在下文中，“第六电流”)通过第二位线53-1输出到读出放大器25-1的另一端。第二电压设置得高于第一电压。
读出放大器25-1互相比较提供给它的各电流并输出比较结果。例如，如果第五单元电流等于或低于第六单元电流，那么读出放大器25-1输出“1”作为比较结果，表示第二非易失存储单元的阈值电压未达到预定电平(反转电平)。如果第五单元电流高于第六单元电流，那么读出放大器25-1输出“0”，表示第二非易失存储单元的阈值电压达到反转电平。比较结果被输出到替换数据解码器6(在步骤S02″中)。在该读操作中施加到非易失存储单元的电压和施加电压的时间等于在普通读操作中的电压和时间。
此后，解除由X解码器21和Y解码器23(Y选择器24)确定的选择状态。
替换数据解码器6将比较结果输出到写控制电路7。写控制电路7确定比较结果是“1”或“0”(在步骤S03″中)。
如果比较结果是“1”，那么第二非易失存储单元TB1的阈值电压没有达到中间电平。因此数据被写入到第二非易失存储单元TB1。由于此，写电路8(写电路8-1)将写控制信号输出到X解码器21和Y解码器23中的每个。
Y解码器23根据来自写控制电路7的写控制信号通过Y选择器24的晶体管Y2-1选择第二位线53-1。第二非易失存储单元TB的漏极连接到写电路8-1。写电路8-1将预定写电压施加到第二非易失单元TB1的漏极。同时，X解码器21根据来自写控制电路7的写控制信号选择字线51b-1。预定的写电压施加到第二非易失存储单元TB1的控制栅。因此，预定电荷被注入到第二非易失存储单元TB1的浮置栅，由此升高了第二非易失存储单元TB1的阈值电压的电平(在步骤S04″中)。在该写操作中施加到非易失存储单元的电压和施加电压的时间与在普通写操作中的电压和时间不同。写电压被设置为相对低但随着操作的进行而逐步增加。时间设置为相对短。
此后，解除由X解码器21和Y解码器23(Y选择器24)所确定的选择状态。处理返回到步骤S02″并且执行在步骤S02″中的操作。
如果比较结果是“0”，那么第二非易失存储单元TB的阈值电压达到中间电平。因此，结束写操作。
在该实施例中，对第一行和第一列中的互补单元28中的第二非易失存储单元TB1执行了步骤S02″到S04″中的操作。但是实际上，对所有其它第二非易失存储单元TB都执行该操作。例如，可以对相同字线51b-1上的第二非易失存储单元TB执行上述处理。可以对其它列中的字线51上的第二非易失存储单元TB执行上述处理。
结果，在所有互补单元28和29中，第一非易失存储单元TC被设置为擦除状态并且第二非易失存储单元TB被设置为写状态。这些状态是非替换状态，每个都表示相应的冗余单元阵列41没有替换主单元阵列42并且主单元阵列42的地址没有被输入。
在该实施例中，与第三实施例相似，互补单元的阈值电压是图4所示的状态。图4B示出了在步骤S02′到S04″之后中间电平被写入到所有第二非易失存储单元TB中的非替换状态。图4A示出了完全擦除状态，图4C示出了替换状态。
由该非易失半导体存储器执行的数据写操作和读操作与根据第一实施例的相同。因此，在此将不对其进行描述。
(第四实施例)
将参考附图描述根据本发明第四实施例的非易失半导体存储器和在非易失半导体存储器上设置替换信息的方法。由于根据第四实施例的非易失半导体存储器的结构与根据第一实施例的非易失半导体存储器的结构相同，所以在此将不对其进行说明。
下面将说明用于根据本发明的第四实施例在非易失半导体存储器上设置替换信息的方法。图8是流程图，示出了用于根据本发明第四实施例在非易失半导体存储器上设置替换信息的方法。
首先，擦除在替换数据单元阵列2中的互补单元(28和29)中的所有非易存储单元中存储的数据(在步骤S11中)。
X解码器21根据来自控制电路4的控制信号选择所有字线51(51-1到51-m)。因此，各互补单元(28和29)的控制栅连接到第一擦除电路(未示出)。Y解码器23根据来自控制电路4的控制信号使用Y选择器24选择所有第一位线52-1到52-(1+p)和所有第二位线53-1到53-(1+p)。因此，各互补单元(28和29)的漏极连接到第二擦除电路(未示出)。通过使第一擦除电路和第二擦除电路向单元施加预定电压，在所有互补单元(28和29)中的数据被擦除(在步骤S11中)。此后，解除由X解码器21和Y解码器23(Y选择器24)确定的选择。
接着，检测到缺陷的主单元阵列42被冗余单元阵列41替换(在步骤S12到S15中)。
当非易失半导体存储器1被测试时，检查在每个主单元阵列42-1到42-n的单元阵列37中是否出现缺陷，并且确定主单元阵列42是否被冗余单元阵列41替换(在步骤S12中)。如果其中检测到缺陷的主单元阵列42-x被冗余单元阵列41-y(例如，在本实施例中是41-1)替换，那么对互补单元28和29执行如下写操作。
控制电路4接收表示被写的替换数据的控制信号、表示被替换的主单元阵列42-x的地址的地址数据、以及替换主单元阵列42-x的冗余单元阵列41-1的编号。
X解码器21根据来自控制电路4的控制信号和来自地址缓冲器5的地址信号选择对应于替换冗余单元阵列41-1的单元阵列27-1的字线51-1。因此，预定的写电压被施加到对应于冗余单元阵列41-1的互补单元28-1和29-1的每个。同时，Y解码器23通过选择器24选择所有第一位线52-1到52-(1+p)。结果，各互补单元28-1和29-1的漏极连接到写电路8。
写控制电路7根据来自控制电路4的控制信号将写控制信号输出到写电路8从而将数据写入到对应于替换确认数据和地址数据的互补单元28-1和29-1中的第一非易失存储单元TC1到TC(1+p)。写电路8将预定电压施加到与对应于替换确认数据和地址数据的互补单元28-1和29-1中的第一非易失存储单元TC1到TC(1+p)连接的位线52-1。结果，预定写电压被施加到第一非易失存储单元TC1到TC(1+p)的漏极。
通过将预定写电压施加到其控制栅和漏极的每个，预定电荷被注入到第一非易失存储单元TC1的浮置栅，并且数据被写入到第一非易失存储单元TC1(在步骤S13中)。
如果没有出现其中检测到缺陷且被冗余单元阵列41替换的主单元阵列42，那么对互补单元执行下面的写操作。
控制电路4接收用于表示被写的替换数据的控制信号、表示被冗余单元阵列41-1替换的主单元阵列42-x的地址的地址数据、以及替换主单元阵列42-x的冗余单元阵列41-1的编号。
X解码器21根据来自控制电路4的控制信号和来自地址缓冲器5的地址信号选择对应于替换冗余单元阵列41-1的单元阵列27-1的字线51-1。因此，预定的写电压被施加到对应于冗余单元阵列41-1的互补单元28-1和29-1的每个。同时，Y解码器23根据来自控制电路4的控制信号和来自地址缓冲器5的地址信号通过Y选择器24选择所有第二位线53-1到53-(1+p)。结果，各互补单元28-1和29-1的漏极连接到写电路8。
写控制电路7根据来自控制电路4的控制信号将写控制信号输出到写电路8从而将数据写入到对应于替换确认数据和地址数据的互补单元28-1和29-1中的第二非易失存储单元TB1到TB(1+p)。写电路8将预定电压施加到与对应于替换确认数据和地址数据的互补单元28-1和29-1中的第二非易失存储单元TB1到TB(1+p)连接的位线53-1。结果，预定写电压被施加到第二非易失存储单元TB1到TB(1+p)的漏极。
通过将预定写电压施加到其控制栅和漏极中的每个，预定电荷被注入到第二非易失存储单元TB1的浮置栅，由此数据被写入到第二非易失存储单元TB1(在步骤S14中)。
然后检查在其它的主单元阵列42-1到42-n中的每个中的单元阵列37中是否出现缺陷(在步骤S15中)。如果检测到缺陷，那么执行在步骤S11中和其下面的操作。如果没有检测到缺陷，那么没有数据被写入到互补单元。
通过步骤S11到S15，在非易失半导体存储器上设置了替换信息(替换数据)。
图9示出了对于上述设置方法的非易失存储单元中的阈值电压状态。纵轴表示非易失存储单元的阈值电压Vt的分布。图9A示出了存储在第一非易失存储单元TC和第二非易失存储单元TB中的数据在步骤S11之后全被擦除的状态。第一非易失存储单元TC和第二非易失存储单元TB中的每个都具有低阈值电压Vt。图9B示出了其中在步骤S14之后对所有第二非易失存储单元TB执行普通数据写操作的非替换状态。第二非易失存储单元TB的阈值电压Vt是普通写电平。第一非易失存储单元TC处于擦除电平。图9C示出了其中在步骤S13之后将数据写入到目标第一非易失存储单元TC的替换状态。第一非易失存储单元TC的阈值电压Vt是普通写电平。第二非易失存储单元TB处于擦除电平。
根据本发明，两位的非易失存储单元(TC和TB)用于一位替换数据，并且互补数据被分别分配给两位的非易失存储单元。在读操作中，一个读出放大器从被分配了各互补数据的两位非易失存储单元(TC和TB)中互补地读取数据。也就是说，非易失存储单元(TC和TB)的替换数据可以被快速和准确地读取。
此外，如图4所示，阈值电压被设置为三种状态，写数据被设置在可置位非易失存储单元的最高阈值电压Vt附近，中间写电平被设置在擦除状态电平和写状态电平之间的中间电平附近，由此在非易失存储单元TC和TB之间确保了非常宽的裕度。由此能够消除写误差和读误差。因此能够以较高的速率读取数据。
由于由该非易失半导体存储器所执行的数据写操作和读操作与根据第一实施例的相同，所以不对其进行说明。
显然，本发明不限于上述实施例，它们可以在不偏离本发明的范围和精神的条件下修改和变化。

Claims (15)

1.一种非易失半导体存储器，包括：
存储单元阵列，其包括多个主单元阵列和多个冗余单元阵列；以及
替换数据单元阵列，其存储用于表示所述多个主单元阵列中的一个被所述多个冗余单元阵列中的一个替换的替换数据，
其中所述替换数据单元阵列包括：
多个第一存储部件，其每个对应于所述多个冗余单元阵列中的一个并且用两位的非易失存储单元存储用于表示多个冗余单元阵列中的所述相应的一个是否替换了所述多个主单元阵列中的一个的替换确认数据，和
多个第二存储部件，其每个对应于所述多个冗余单元阵列中的一个并且存储用于表示被多个冗余单元阵列中的所述相应的一个替换的所述多个主单元阵列中的一个的地址的地址数据。
2.根据权利要求1的非易失半导体存储器，其中所述替换数据单元阵列包括第一读出放大器，其输出比较数据，表示来自所述多个第一存储部件的每个的两位的所述非易失存储单元的两个数据之间的比较结果。
3.根据权利要求1的非易失半导体存储器，其中所述多个第一存储部件中的所述每个都包括第一非易失存储单元和第二非易失存储单元作为两位的所述非易失存储单元。
4.根据权利要求3的非易失半导体存储器，其中根据所述相应的一个冗余单元阵列是否替换所述一个主单元阵列，所述第一非易失存储单元存储的数据不同于在所述第二非易失存储单元中存储的数据。
5.根据权利要求4的非易失半导体存储器，其中根据所述相应的一个冗余单元阵列是否替换所述一个主单元阵列，所述第一非易失存储单元具有第一阈值电压和第二阈值电压中的一个，
不论所述相应的一个冗余单元阵列是否替换所述一个主单元阵列，所述第二非易失存储单元具有在所述第一阈值电压和所述第二阈值电压之间的第三阈值电压，
所述第一阈值电压是当不将数据写入非易失存储单元中时的阈值电压，以及
所述第二阈值电压是当将数据写入非易失存储单元中时的阈值电压。
6.根据权利要求1的非易失半导体存储器，其中所述多个第一存储部件中的每个的所述第二非易失存储单元的阈值电压设置为所述第三阈值电压，以及
当所述相应的一个冗余单元阵列替换所述一个主单元阵列时，对应于所述相应的一个冗余单元阵列的所述多个第一存储部件的一个的所述第一非易失存储单元的阈值电压被设置为所述第二阈值电压。
7.根据权利要求1的非易失半导体存储器，其中为所述多个第二存储部件中的一位数据分配两个非易失存储单元，
所述多个第二存储部件的每个包括存储所述地址数据的多个非易失存储单元，
所述替换数据单元阵列包括多个第二读出放大器，其每个都输出比较数据，用于表示来自包括在所述多个第二存储部件的一个中的所述分配的两个非易失存储单元的两个数据之间的比较结果，以及
由所述多个第二读出放大器输出的所述比较数据的数据组包括所述地址数据。
8.根据权利要求7的非易失半导体存储器，其中根据所述地址数据，所述分配的两个非易失存储单元中的一个存储与所述分配的两个非易失存储单元中的另一个中存储的数据不同的数据。
9.根据权利要求8的非易失半导体存储器，其中根据所述地址数据，所述分配的两个非易失存储单元中的所述一个具有第一阈值电压和第二阈值电压中的一个，
不论所述地址数据如何，所述分配的两个非易失存储单元中的所述另一个具有在所述第一阈值电压和所述第二阈值电压之间的第三阈值电压，
所述第一阈值电压是当不将数据写入非易失存储单元中时的阈值电压，以及
所述第二阈值电压是当将数据写入非易失存储单元中时的阈值电压。
10.根据权利要求9的非易失半导体存储器，其中所述多个第二存储部件中的每个的分配的两个非易失存储单元中的所述的一个的阈值电压被设置为所述第三阈值电压，以及
当所述相应的一个冗余单元阵列替换所述一个主单元阵列时，对应于所述相应的一个冗余单元阵列的所述多个第二存储部件的一个的分配的两个非易失存储单元的所述另一个的阈值电压被设置为所述第二阈值电压。
11.一种非易失半导体存储器，包括：
主单元；
冗余单元；以及
存储部件，其存储用于表示用所述冗余单元替换所述主单元的替换数据，
其中所述存储部件包括：
第一和第二单元，
恒流电路，
读出放大器，其根据来自所述第一和第二单元的两个输入数据确定输出，
写电路，其分别向所述第一和第二单元提供数据，
第一选择器，其位于所述读出放大器与所述第一和第二单元之间，
第二选择器，其位于所述读出放大器与所述恒流电路之间，以及
第三选择器，其位于所述写电路与所述第一和第二单元之间。
12.根据权利要求11的非易失半导体存储器，其中所述第一选择器选择如下情况之一，即连接所述第一和第二单元中的一个和所述读出放大器与连接所述第一和第二单元二者和所述读出放大器，
所述第二选择器选择如下情况之一，即连接所述恒流电路和所述读出放大器的两个输入中的一个与所述恒流电路什么也不连接，以及
所述第三选择器选择如下情况之一，即连接所述写电路和所述第一和第二单元中的一个与写电路什么也不连接。
13.根据权利要求12的非易失半导体存储器，其中所述恒流电路包括非易失存储单元。
14.一种在非易失半导体存储器中设置替换信息的方法，其中所述非易失半导体存储器包括：
存储单元阵列，其包括多个主单元阵列和多个冗余单元阵列，以及
替换数据单元阵列，其存储用于表示所述多个主单元阵列中的一个被所述多个冗余单元阵列中的一个替换的替换数据，
其中所述替换数据单元阵列包括：
多个第一存储部件，其每个对应于所述多个冗余单元阵列中的一个并且用两位的非易失存储单元存储用于表示多个冗余单元阵列中的所述相应的一个是否替换了所述多个主单元阵列中的一个的替换确认数据，
多个第二存储部件，其每个对应于所述多个冗余单元阵列中的一个并且存储用于表示被多个冗余单元阵列中的所述相应的一个替换的所述多个主单元阵列中的一个的地址的地址数据，以及
第一读出放大器，其输出比较数据，表示来自所述多个第一存储部件的每个的两位的所述非易失存储单元的两个数据之间的比较结果，
其中所述多个第一存储部件中的所述每个都包括第一非易失存储单元和第二非易失存储单元作为两位的所述非易失存储单元，
所述方法包括：
(a)将所述多个第一存储部件中的每个的所述第二非易失存储单元的阈值电压从初始电压设置到所述第二阈值电压；以及
(b)当所述相应的一个冗余单元阵列替换所述一个主单元阵列时，将对应于所述相应的一个冗余单元阵列的所述多个第一存储部件中的一个的所述第一非易失存储单元的阈值电压从所述初始电压设置到所述第一阈值电压，
其中所述第一阈值电压是当将数据写入非易失存储单元中时的阈值电压，以及
所述第二阈值电压是所述初始电压和所述第一阈值电压之间的阈值电压。
15.根据权利要求14的在非易失半导体存储器中设置替换信息的方法，其中为所述多个第二存储部件中的一位数据分配两个非易失存储单元，
所述多个第二存储部件中的每个包括存储所述地址数据的多个非易失存储单元，
所述方法还包括：
(c)将所述多个第二存储部件的每个的分配的两个非易失存储单元的所述一个的阈值电压从所述初始电压设置到所述第二阈值电压，以及
(d)当所述相应的一个冗余单元阵列替换所述一个主单元阵列时，将对应于所述相应的一个冗余单元阵列的所述多个第二存储部件的一个的分配的两个非易失存储单元中的所述另一个的阈值电压从所述初始电压设置到所述第一阈值电压。
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