JP4444770B2 - メモリ装置 - Google Patents

Description

本発明は、メモリチップが有するメモリの欠陥部分を救済することができるメモリ装置に関する。

メモリチップには、プロセスにおける不具合などによって、正常な記憶動作を行えない欠陥部分であるエラービットが生じることがある。メモリチップにエラービットが１つでも存在すると、メモリチップは不良品として廃棄されることになり、生産の歩留まりを低下させる。

図２１は、従来技術の適用されるメモリチップ８０の構成を示すブロック図である。メモリチップ８０は、メモリセル８１、行デコーダ８２、列デコーダ８３、冗長行メモリセル８４、冗長列メモリセル８５、冗長行デコーダ８６、および冗長列デコーダ８７を含んで構成される。メモリセル８１は、データを記憶させるためのメモリセルである。このメモリセル８１は、直交する２つの信号線であるデータ線およびワード線が交差する位置に、データが読み出しまたは書き込まれる。このデータ線およびワード線を選択する回路がそれぞれ列デコーダ８３および行デコーダ８２である。冗長行メモリセル８４および冗長列メモリセル８５は、データ線およびワード線に断線するなどの不良が生じた場合、代替用のメモリセルとなる。

メモリチップ製造プロセスにおける検査およびリペア工程で、メモリセル８１でデータ線およびワード線の不良が発見されると、冗長列デコーダ８７および冗長行デコーダ８６に設けられたヒューズ記憶回路などに判定値として対応する値を記憶させる。さらに置き換えるデータ線およびワード線に対応する列デコーダ８３もしくは行デコーダ８２に対して、対応する値が指定された場合に動作しないよう設定する。このようにして、メモリセル８１のエラービットを冗長行メモリセル８４および冗長列メモリセル８５に置き換えて、不良のメモリセルを救済して、良品として動作させる。以下、このように冗長行メモリセル８４および冗長列メモリセル８５などの冗長メモリセルを用いて、メモリセル８１のエラービットを救済することを、冗長救済という。

図２１に関連して述べたような典型的な第１の従来技術として、エラービットのある列の位置を示すヒューズ情報を記憶するヒューズ記憶回路を用いて、エラービットのある列を冗長用のメモリに置き換える列冗長システムがある（たとえば、特許文献１参照）。

このような従来技術は、メモリチップにそのメモリチップの記憶容量以上の記憶素子を搭載し、エラービットを、記憶容量を超える部分の記憶素子に置き換えて、エラービットのあるメモリチップを良品として動作させようとするものである。

メモリチップに発生するエラービットは、統計的な乱雑さを持って発生する。メモリチップ毎のエラービット数は、統計的確率を持って分布するので、冗長救済するために必要な冗長用のメモリの記憶容量は、冗長救済によって向上することができる歩留まりと、冗長用のメモリによって増大するメモリチップのサイズとの兼ね合いによって決定される。このため、ある確率をもって冗長救済することができないメモリチップ、すなわち不良品として廃棄せざるを得ないメモリチップが生じる。

ＤＲＡＭ（Dynamic Random Access Memory）に代表される破壊読み出しを行うメモリは、読み出し後に再書き込みを行うことによって、読み出し時に破壊されたデータの修復を行うなど、複雑な制御が必要である。メモリチップの外部から複雑な制御を行う代わりに、メモリチップの内部にメモリ制御を行うロジックを配置することによって、メモリチップの外部からの制御を容易にした擬似ＳＲＡＭ（Static Random Access Memory）などのメモリが考案されている。

フラッシュメモリなど電気的に消去可能なメモリにおいても、書き込み動作における電圧として読み出し動作における電圧とは異なる電圧を供給し、さらに書き込み完了をモニターしつつ動作させるなど、複雑な制御が必要である。多くの種類のフラッシュメモリは、メモリチップの内部にメモリ制御を行うロジックを搭載して、メモリチップの外部からの制御を容易にしている。

メモリ制御を行うロジックに関連する第２の従来技術として、フラッシュメモリを高速動作させる半導体記憶装置がある。この半導体記憶装置は、内部にメモリ制御を行うロジック、フラッシュメモリ、および複数のワーク用のＲＡＭを有する。メモリ制御を行うロジックは、複数のワーク用のＲＡＭをクロックで同期をとってインターリーブで動作させることによって、フラッシュメモリを高速動作させるものである（たとえば、特許文献２参照）。

コンピュータなどに用いられるメモリ装置は、１つのメモリチップのみで構成されていることは稀であり、多くの場合、複数の同一種類のメモリチップによって構成される。高密度化パッケージ技術の進歩によって、複数のメモリチップを１つのパッケージに含めた複合メモリパッケージも開発され、実用化されている。擬似ＳＲＡＭ、またはフラッシュメモリを搭載したメモリチップを複数個用いたメモリ装置の場合、メモリ制御を行うロジックは、回路的にはメモリチップ毎に設ける必要はなく、メモリ装置に１つ存在すればよい。

擬似ＳＲＡＭおよびフラッシュメモリなどのメモリセルは、上述したような複雑な制御が必要であるので、メモリ制御を行うロジックとこれらのメモリセルとの間には、多くの電気的配線を必要とする。メモリ制御を行うロジックとこれらのメモリセルとを異なるメモリチップに搭載すると、メモリチップ間を接続するために必要な端子数が多くなる。そのため、多くなった端子数の端子は従来の半導体パッケージには収まりにくく、メモリ制御を行うロジックをこれらのメモリセルと異なるメモリチップに搭載することは採用されにくい。

さらにメモリチップは、回路基板に平面的に配置されることが多く、メモリチップの平面的なサイズ分だけ信号伝播に時間がかかり、個々のメモリチップが信号を受け取る時間に時間差が生じる。この信号遅延の時間差を考慮すると、複雑な制御を行うロジックを用いるよりも、メモリチップ毎に従来用いられているロジックを配置した方が実現させやすい。つまり各メモリチップにメモリ制御を行うロジックを搭載するので、ロジックは冗長的になるが、端子数の増加とロジックの複雑さとを回避することができる。したがってメモリ制御を行うロジックを集約することなく、メモリ制御を行うロジックを搭載したメモリチップを複数用いることによってメモリ装置を構成している。

特開２００４−８７１００号公報 特開２００４−７１１０４号公報

しかしながら、第１の従来技術は、歩留まりと、冗長用のメモリによって増大するメモリチップのサイズとの兼ね合いがあるために、つまり歩留まりを良くするために冗長用のメモリを増やすとチップサイズが大きくなるという制約があるので、チップサイズは、一定値以上の歩留まりを確保するために必要なサイズ以下にすることができないという問題がある。

さらにエラービットの救済をメモリチップ単位で行っているので、他のメモリチップの冗長用のメモリが余っていても、そのメモリチップの冗長メモリで救済することができないと、そのメモリチップが不良になるという問題がある。

第２の従来技術は、メモリ制御を行うロジックをメモリチップの内部に搭載して、高速化を実現しているが、メモリ、メモリ制御を行うロジック、および冗長用のメモリをメモリチップに搭載しているために、メモリチップのサイズが大きくなるという問題がある。

本発明の目的は、より簡単でかつ高速な制御ロジックで、他のメモリチップの欠陥部分を救済することができ、かつメモリチップのサイズを小さすることができるメモリ装置を提供することである。

本発明は、データを記憶する記憶手段およびその記憶手段の欠陥部分に記憶すべきデータを記憶するための冗長記憶手段のうち少なくとも１つを有するメモリ搭載手段を厚み方向に積層して構成し、
前記記憶手段の欠陥部分のメモリ空間を、前記欠陥部分を有する記憶手段を有するメモリ搭載手段の冗長記憶手段に割り当てることができないとき、前記欠陥部分のメモリ空間を他のメモリ搭載手段の冗長記憶手段に割り当て、
前記メモリ搭載手段は、前記記憶手段を有しかつ前記冗長記憶手段を有しない第１のメモリ搭載手段と、前記冗長記憶手段を有しかつ前記記憶手段を有しない第２のメモリ搭載手段とからなり、
前記第２のメモリ搭載手段は、さらに前記第１のメモリ搭載手段が有する記憶手段の欠陥部分のメモリ空間を、前記第２のメモリ搭載手段の冗長記憶手段に割り当て、前記第１のメモリ搭載手段の記憶手段および前記第２のメモリ搭載手段の冗長記憶手段へのデータの書き込みと読み出しとを制御する制御手段を有し、
１つまたは複数の前記第１のメモリ搭載手段と、１つの前記第２のメモリ搭載手段とで構成され、
前記冗長記憶手段は、前記制御手段によって前記冗長記憶手段へのデータの書き込みまたは読み出しが行われるとき、前記制御手段による前記記憶手段へのデータの書き込みと読み出しとを禁止する禁止手段を含むことを特徴とするメモリ装置である。

本発明に従えば、データを記憶する記憶手段およびその記憶手段の欠陥部分に記憶すべきデータを記憶するための冗長記憶手段のうち少なくとも１つを有するメモリ搭載手段が厚み方向に積層して構成され、
前記記憶手段の欠陥部分のメモリ空間を、前記欠陥部分を有する記憶手段を有するメモリ搭載手段の冗長記憶手段に割り当てることができないとき、前記欠陥部分のメモリ空間が他のメモリ搭載手段の冗長記憶手段に割り当てられる。

このように、記憶手段の欠陥部分を、他のメモリ搭載手段の冗長記憶手段によって救済し、かつメモリ搭載手段を積層することによって信号伝播の時間差を極めて小さくして、時間差を考慮した制御ロジックを不要にしているので、より簡単でかつ高速な制御ロジックを実現することができるとともに、他のメモリ搭載手段であるメモリチップの欠陥部分を救済することができる。

また、第１のメモリ搭載手段を記憶手段のみとして冗長記憶手段をなくし、冗長記憶手段と制御手段とを１つの第２のメモリ搭載手段にのみ搭載したので、メモリチップのサイズをさらに小さすることができる。
また、制御手段によって冗長記憶手段へのデータの書き込みまたは読み出しが行われるとき、制御手段による記憶手段へのデータの書き込みと読み出しとが禁止手段によって禁止されるので、複数のメモリチップからデータが同時に出力されること、すなわちデータの衝突を防止することができる。

また本発明は、前記第１のメモリ搭載手段は、第１のメモリ搭載手段を識別するための識別番号を記憶する識別番号記憶手段を有し、
前記制御手段は、前記識別番号に基づいて特定されるメモリ空間を、対応する識別番号を前記識別番号記憶手段に記憶する前記第１のメモリ搭載手段の記憶手段に割り当てることを特徴とする。

本発明に従えば、第１のメモリ搭載手段であるメモリチップは、割り当てられたメモリ空間と対応付けられた識別番号を記憶する識別番号記憶手段を有するので、データを読み出しまたは書き込むメモリ空間が割り当てられた第１のメモリチップを選択することができる。

また本発明は、前記第１のメモリ搭載手段は、第１のメモリ搭載手段を選択するために予め設定可能なチップ選択手段を有し、
前記制御手段は、前記チップ選択手段毎に対応付けて分割したメモリ区間を、前記チップ選択手段で選択される第１のメモリ搭載手段の記憶手段に割り当てることを特徴とする。

本発明に従えば、第１のメモリ搭載手段であるメモリチップは、割り当てられたメモリ空間と対応付けられた第１のメモリチップを選択するためのチップ選択手段を有するので、データを読み出しまたは書き込むメモリ空間が割り当てられた第１のメモリチップを選択することができる。

また本発明は、前記第１のメモリ搭載手段が有する記憶手段の欠陥部分の位置を示すアドレスを記憶する欠陥アドレス記憶手段と、
前記欠陥アドレス記憶手段に記憶されたアドレスと、データを読み出しおよび書き込みするアドレスとを比較する比較手段とを有し、
前記制御手段は、前記比較手段によって比較されたアドレスが一致したとき、前記第１のメモリ搭載手段の記憶手段に代えて、前記第２のメモリ搭載手段の冗長記憶手段の対応するアドレスにデータを読み出しまたは書き込みすることを特徴とする。

本発明に従えば、第１のメモリ搭載手段であるメモリチップの記憶手段の欠陥部分の位置を示すアドレスを記憶する欠陥アドレス記憶手段と、欠陥アドレス記憶手段に記憶したアドレスと、データを読み出しおよび書き込みするアドレスとを比較する比較手段とを有するので、比較手段によって比較したアドレスが一致したとき、第１のメモリチップの記憶手段の欠陥部分に記憶すべきデータを、第２のメモリチップの冗長記憶手段に読み出しおよび書き込むことができる。

本発明によれば、記憶手段の欠陥部分を、その欠陥部分を有する記憶手段のメモリ搭載手段であるメモリチップ以外の第１または第２のメモリチップの冗長記憶手段によって救済するので、メモリチップの歩留まりを向上することができる。さらに第１のメモリチップと第２のメモリチップとを厚み方向に３次元的に積層することによって、信号伝播の時間差を極めて小さくしているので、時間差を考慮した制御ロジックを不要にして、より簡単でかつ高速な制御ロジックを実現することができる。

また、データを記憶する記憶手段のみを有する第１のメモリチップと、メモリ制御を行う制御手段および第１のメモリチップの記憶手段の欠陥部分を救済するための冗長記憶手段を有する第２のメモリチップとでメモリ装置を構成するので、第１のメモリチップ毎に、制御手段と冗長記憶手段とを搭載する必要がなくなり、メモリチップのサイズをさらに小さくすることができる。
また、冗長記憶手段へのデータの書き込みまたは読み出しが行われるとき、記憶手段へのデータの書き込みと読み出しとが禁止手段によって禁止されるので、複数のメモリチップからデータが同時に出力されること、すなわちデータの衝突を防止することができる。

また本発明によれば、第１のメモリチップは、割り当てられたメモリ空間と対応付けられた識別番号を記憶する識別番号記憶手段を有するので、同じ回路構成の第１のメモリチップを積層していても、この識別番号記憶手段を用いて、データを読み出しまたは書き込むメモリ空間が割り当てられた第１のメモリチップを選択することができる。

また本発明によれば、第１のメモリチップは、割り当てられたメモリ空間と対応付けられた第１のメモリチップを選択するためのチップ選択手段を有するので、同じ回路構成の第１のメモリチップを積層していても、このチップ選択手段を用いて、データを読み出しまたは書き込むメモリ空間が割り当てられた第１のメモリチップを選択することができる。

また本発明によれば、記憶手段の欠陥部分の位置を示すアドレスを記憶しておいて、記憶しておいたアドレスが指定されたとき、第１のメモリチップの記憶手段の欠陥部分に記憶すべきデータを、第２のメモリチップの冗長記憶手段に読み出しおよび書き込むことができるので、第１のメモリチップの記憶手段の欠陥部分を、第２のメモリチップの冗長記憶手段によって救済することができる。

図１は、本発明の実施の第１の形態であるメモリ装置１の回路構成を示す図である。記憶方式はＤＲＡＭとして説明する。メモリ装置１は、第１のメモリ搭載手段である第１のメモリチップ１０ａ〜第１のメモリチップ１０ｄ、および第２のメモリ搭載手段である第２のメモリチップ２０を含んで構成される。

第１のメモリチップ１０ａ〜第１のメモリチップ１０ｄは、データを記憶するための記憶手段であるメモリセルを有するが、メモリセルの欠陥部分であるエラービットを救済するための冗長記憶手段である冗長メモリセルを有していない。さらに、第２のメモリチップの制御手段である制御ロジックによって動作するように、最小限のロジックのみを有する。

第２のメモリチップ２０は、メモリセルおよび冗長メモリセルなどのメモリ制御を行うロジックである制御ロジックを有するとともに、第１のメモリチップ１０ａ〜第１のメモリチップ１０ｄのエラービットを救済するための冗長メモリセルを有する。この制御ロジックは、第１のメモリチップ１０ａ〜第１のメモリチップ１０ｄの複雑な動作を簡略化する。

メモリ装置１は、たとえば１ビットデータを６４ビット記憶する第１のメモリチップを４つ搭載し、２５６ビットの記憶容量を実現する。ここでは１ビットが１ワードであるとする。本発明は、記憶容量２５６ビット、および第１のメモリチップ数４個に限定されるものではなく、記憶容量および第１のメモリチップ数は自由に選択することができる。

メモリ装置１は、さらに２５６ビットの容量をアクセスするための８ビットのアドレスを指定するＡＤ０〜ＡＤ７端子３０、１ビットのデータを入力するまたはデータが出力されるＤ０端子３１、第１のメモリチップを選択するＣＳ端子３２、読み出しまたは書き込みを指定するＲＷ端子３３、出力を許可するＯＥ端子３４、および冗長救済を指示する冗長救済端子３５を含む。冗長救済端子３５は、他の端子と組み合わせて指定してもよいし、複数の端子を独立に設けて、単独で冗長救済に関する指定を行ってもよい。

第１のメモリチップ１０ａ〜第１のメモリチップ１０ｄと、第２のメモリチップ２０との間の信号の数は、メモリ装置１の外部と端子３０〜３５によって送受信する信号の数より多い。これは、第２のメモリチップ２０の制御ロジックが、第１のメモリチップ１０ａ〜第１のメモリチップ１０ｄの複雑な制御を行うためである。これらの信号の中に、第１のメモリチップ１０ａ〜第１のメモリチップ１０ｄを識別するための識別番号を第１のメモリチップ毎に設定および第１のメモリチップのうちの１つを選択するための信号が含まれる。同じ回路構成の第１のメモリチップを複数積層した後、この識別番号を設定するための信号を用いて、第１のメモリチップ毎に異なる識別番号を設定する。この識別番号を指定することによって、第１のメモリチップのうちの１つを選択することができ、第１のメモリチップ間の干渉を回避する。

図２は、図１に示した第１のメモリチップ１０の回路構成の一例を示す図である。第１のメモリチップ１０は、８×８構成の６４ビットのデータを記憶するメモリセル１１、３ビットのバイナリーコードによって、８本の出力のうち１本の出力のみを有効にする行デコーダ１２および列デコーダ１３、行デコーダ１２および列デコーダ１３で特定される位置にデータを読み出しおよび書き込みを行う回路であるＲＷロジック１４、および識別番号を記憶し、識別番号に従ってメモリ装置１のメモリ空間の一部をメモリセル１１に割り当てるＩＤロジック１５を含む。ＩＤロジック１５は、指定されたアドレスの一部と記憶した識別番号とを比較し、その第１のメモリチップの動作または非動作を決定し、決定した結果を内部動作指示出力１６として列デコーダ１３に出力する。

第１のメモリチップ１０は、さらにアドレスを指定するＡ０＿Ｌｏｃ〜Ａ７＿Ｌｏｃ端子４０、データを入力するまたはデータが出力されるＤ０＿Ｌｏｃ端子４１、ＲＷロジック１４の動作のタイミングを与えるＲＡＳ＿ＲＤ端子４２とＲＡＳ＿ＰＣ端子４３、読み出しを指定するＲＤ＿Ｌｏｃ端子４４、書き込みを指定するＷＲ＿Ｌｏｃ端子４４、識別番号を設定するためのＩＤＳｅｔＩＮ端子４６、および次の第１のメモリチップに識別番号を設定するＩＤＳｅｔＩＮ信号になる信号を出力するＩＤＳｅｔＯＵＴ端子４７を含む。

ＩＤＳｅｔＯＵＴ端子４７は、次の第１のメモリチップのＩＤＳｅｔＩＮ端子４６にデイジーチェイン接続され、積層した第１のメモリチップに対して、順次識別番号を設定することができる。メモリ装置１は、第１のメモリチップを厚み方向に積層する構成であり、厚み方向の片方の表面にＩＤＳｅｔＩＮ端子４６を設け、厚み方向の反対側の表面の対応する位置にＩＤＳｅｔＯＵＴ端子４７を設ける。このようにＩＤＳｅｔＩＮ端子４６とＩＤＳｅｔＯＵＴ端子４７とを配置した第１のメモリチップを対応する端子が接続されるように積層すれば、第１のメモリチップをデイジーチェイン構成とすることができる。特願２００３−３３９９５号に、積層されたチップのデイジーチェイン構成の例が記載されている。

図３は、図２に示したＩＤロジック１５の詳細な回路構成の一例を示す図である。ＲＡＳ＿ＲＤ端子４２とＲＡＳ＿ＰＣ端子４３は、ＲＷロジック１４の動作のタイミングを与える端子であるが、識別番号を設定するために兼用している。Ｄタイプのフリップフロップ１５１は、ＲＡＳ＿ＲＤ端子４２からの信号が入力される入力Ｃｋの立ち上り時のＩＤＳｅｔＩＮ端子４６からの信号が入力される入力Ｄの状態が若干の時間遅れを持って出力Ｑに出力される。入力Ｃｋの立ち上り時以外のとき、出力Ｑは不変である。

イネーブル付きの２ビットＤラッチ１５２は、識別番号を記憶する識別番号記憶手段である。ＩＤＳｅｔＩＮ端子４６からの信号が入力される入力ＥＮがアクティブつまりＨｉｇｈレベルであるとき、ＲＡＳ＿ＰＣ端子４３からの信号が入力される入力Ｃｋの立ち上り時のＡ６＿Ｌｏｃ端子４０６からの信号が入力される入力１ＤおよびＡ７＿Ｌｏｃ端子４０７からの信号が入力される入力２Ｄの状態が、若干の時間遅れを持ってそれぞれ出力１Ｑおよび出力２Ｑに出力される。入力ＥＮが非アクティブつまりＬｏｗレベルであるとき、または入力Ｃｋが立ち上り時以外のとき、出力１Ｑおよび出力２Ｑは不変である。

排他的ＮＯＲゲート１５３と排他的ＮＯＲゲート１５４、およびＡＮＤゲート１５５は、イネーブル付きの２ビットＤラッチ１５２に記憶された識別番号つまり出力１Ｑおよび出力２Ｑと、Ａ６＿Ｌｏｃ端子４０６からのアドレスＡ６およびＡ７＿Ｌｏｃ端子４０７からのアドレスＡ７とを比較し、一致すれば、内部動作指示出力１６をアクティブとする。

図４は、図３に示したＩＤロジック１５の動作タイミングを示すタイムチャートの一例を示す図である。タイムチャートのＨｉｇｈレベルをアクティブ、およびＬｏｗレベルを非アクティブとする。中心線の上下に広がっている矩形の部分は、特定の値が設定されていることを示す。

Ａ６＿Ｌｏｃ端子４０６からのアドレスＡ６およびＡ７＿Ｌｏｃ端子４０７からのアドレスＡ７に、積層されている第１のメモリチップのうちで、第１段目に積層されているすなわち第１段目に接続されている第１のメモリチップの識別番号を与える。ＩＤＳｅｔＩＮ端子４６からの信号であるＩＤＳｅｔＩＮ信号をアクティブにした後、イネーブル付きの２ビットＤラッチ１５２の入力Ｃｋへの信号であるＲＡＳ＿ＰＣ端子４３からのＲＡＳ＿ＰＣ信号を立ち上げる。このとき、イネーブル付きの２ビットＤラッチ１５２には、アドレスＡ６およびアドレスＡ７の状態が記憶される。

続いて、Ｄタイプのフリップフロップ１５１の入力Ｃｋへの信号であるＲＡＳ＿ＲＤ端子４２からのＲＡＳ＿ＲＤ信号を立ち上げる。ＲＡＳ＿ＲＤ信号を立ち上げることによって、次段の第１のメモリチップに識別番号を設定するための信号であるＩＤＳｅｔＯＵＴ信号がアクティブになる。次段の第１のメモリチップに識別番号を設定する際は、既に第１段目の第１のメモリチップには識別番号が設定されているので、第１段目のＩＤＳｅｔＩＮ信号は非アクティブにして、ＲＡＳ＿ＲＤ信号とＲＡＳ＿ＰＣ信号とを立ち上げる。第１段目の第１のメモリチップのイネーブル付きの２ビットＤラッチ１５２は、ＩＤＳｅｔＩＮ信号が入力される入力ＥＮが非アクティブなので、記憶した識別番号がそのまま保持され、出力状態は不変である。

第２段目の第１のメモリチップは、第１段目の第１のメモリチップからのＩＤＳｅｔＯＵＴ信号がアクティブであり、Ａ６＿Ｌｏｃ端子４０６からのアドレスＡ６およびＡ７＿Ｌｏｃ端子４０７からのアドレスＡ７に与えられている第２段目の第１のメモリチップの識別番号が、イネーブル付きの２ビットＤラッチ１５２に記憶される。第３段目以降の第１のメモリチップは、順次同様の動作を繰り返すことで、個別にそれぞれの識別番号を設定することができる。

全部の第１のメモリチップに識別番号を設定し終えると、ＩＤＳｅｔＩＮ信号およびＩＤＳｅｔＯＵＴ信号はアクティブになっているものはなくなる。識別番号を設定し終えた以降、ＲＡＳ＿ＰＣ信号およびＲＡＳ＿ＲＤ信号の状態が変化したとしても、記憶した識別番号が変化することはない。識別番号の設定は、フラッシュメモリなど不揮発性メモリを内部に有しているメモリのときは、不揮発性メモリに記憶してもよい。または揮発性メモリを用いて、メモリ装置１に電源が投入される毎に設定するようにしてもよい。

図５は、図１に示した第２のメモリチップ２０の回路構成の一例を示す図である。第２のメモリチップ２０は、メモリ制御を行うロジックである制御ロジック２１、および第１のメモリチップのエラービットを救済するための冗長メモリセル２２を含んで構成される。端子５０〜端子５５は、図１に示したメモリ装置１の端子３０〜３５にそれぞれ接続されている。端子６０〜端子６５は、各第１のメモリチップにバス接続されている。第１のメモリチップをデイジーチェイン接続して、識別番号を設定するための信号を出力する出力端子であるＩＤＳｅｔＳＥＴ端子６６は、第１段目の第１のメモリチップのＩＤＳｅｔＩＮ端子４６に接続される。

制御ロジック２１は、メモリ装置１の外部と電気的に接続する端子５０〜端子５５に応答して、第１のメモリチップおよび第２のメモリチップを動作させるタイミングを生成し、冗長メモリセル２２を介して端子６０〜端子６５から第１のメモリチップを動作させる。

冗長メモリセル２２は、冗長救済する行アドレス、列アドレス、および個別ビットアドレスを記憶する欠陥アドレス記憶手段を有している。外部から指定されたアドレスが、記憶している冗長救済するアドレスに一致する場合、冗長メモリセル内のデータを用い、第１のメモリチップへの信号を出さない。外部から指定されるアドレスが、記憶している冗長救済するアドレスに一致しない場合、第１のメモリチップに端子６０〜端子６６の信号を出力し、データを読み出しまたは書き込みする。

図６は、本発明の実施の第２の形態であるメモリ装置２の回路構成を示す図である。メモリ装置２は、第１のメモリ搭載手段である第１のメモリチップ１００ａ〜第１のメモリチップ１００ｄ、および第２のメモリ搭載手段である第２のメモリチップ２００を含んで構成される。図１に示したメモリ装置１との違いは、第１のメモリチップ１００ａ〜第１のメモリチップ１００ｄと第２のメモリチップ２００との間に、ＣＳ０＿Ｌｏｃ〜ＣＳ３＿ＬｏｃおよびＩＤＳｅｔＣＫの信号が増えていることである。

図７は、図６に示した第１のメモリチップ１００の回路構成の一例を示す図である。第１のメモリチップ１００は、第１のメモリチップのうちの１つを選択することができるチップセレクト端子を有する。図２に示した第１のメモリチップと同一機能の部分は、同一の符号を付し、重複する説明は省略する。

Ａ０＿Ｌｏｃ〜Ａ５＿Ｌｏｃ端子４００は、アドレス端子である。第１のメモリチップを選択するＣＳ０＿Ｌｏｃ〜ＣＳ３＿Ｌｏｃ端子４９からのチップセレクト信号によって、第１のメモリチップの動作または非動作を指定する。したがって、アドレスを指定するためのアドレス信号としては、第１のメモリチップの内部に有するメモリセルにデータを読み出しまたは書き込むアドレスを指定するために必要なだけのアドレス信号の数、この例では６つのアドレス信号しか用いていない。

ＣＳ０＿Ｌｏｃ〜ＣＳ３＿Ｌｏｃ端子４９は、設定可能なチップセレクト入力端子であり、たとえば積層する第１のメモリチップの枚数分、この例では４つのチップセレクト入力端子がある。ＩＤＳｅｔＣＫ端子４８は、第１のメモリチップを選択するために必要な情報を設定するためのクロック信号を入力する端子である。ＩＤＳｅｔＣＫ端子４８は、全ての第１のメモリチップにバス接続される。

ＩＤロジック１７は、第１のメモリチップの識別番号を記憶する。このＩＤロジック１７は、ＩＤＳｅｔＣＫ端子４８から入力されるクロック信号と、ＩＤＳｅｔＩＮ端子４６から入力されるＩＤＳｅｔＩＮ信号とを使って、第１のメモリチップ毎に、ＣＳ０＿Ｌｏｃ〜ＣＳ３＿Ｌｏｃ端子４９のうちで１つのチップセレクト入力端子を有効とし、かつ他のチップセレクト入力端子を無効とすることで、積層された第１のメモリチップのうちの１つを選択して動作させるためのロジックである。内部動作指示信号１８は、ＩＤロジック１７で決定された内部動作指示の出力信号である。

図８は、図７に示したＩＤロジック１７の詳細な回路構成の一例を示す図である。Ｄタイプのフリップフロップ１７１は、図３に示したＤタイプのフリップフロップ１５１と同じである。シリアル入力−パラレル出力型のシフトレジスタ１７２は、ＩＤＳｅｔＣＫ端子４８から入力Ｃｋに入力される信号の立ち上りで、出力３Ｑの状態が出力４Ｑへ、出力２Ｑの状態が出力３Ｑへ、出力１Ｑの状態が出力２Ｑへ、およびＩＤＳｅｔＩＮ端子４６からの信号が入力される入力ＳＩの状態が出力１Ｑへと１つずつずれる動作をする。入力Ｃｋへ入力される信号が立ち上り以外のとき、それぞれの出力は不変である。

ＡＮＤゲート１７３とＯＲゲート１７４は、シフトレジスタ１７２に記憶された状態に一致するセレクト端子が選択された第１のメモリチップを選択するためのものである。たとえば出力４ＱがアクティブつまりＨｉｇｈレベルの場合、ＣＳ０＿Ｌｏｃ端子４９０の信号がアクティブのときにのみ、内部動作指示信号１８がアクティブとなる。

図９は、図８に示したＩＤロジック１５の動作タイミングを示すタイムチャートの一例を示す図である。ＩＤＳｅｔＩＮ端子４６から入力された信号であるＩＤＳｅｔＩＮ信号をアクティブにした後、ＩＤＳｅｔＣＫ端子４８からＤタイプのフリップフロップ１７１とシリアル入力およびパラレル出力のシフトレジスタ１７２のそれぞれの入力Ｃｋに入力された信号を立ち上げてからり立ち下げる。このとき、Ｄタイプのフリップフロップ１７１の出力Ｑ、およびシフトレジスタ１７２の出力１Ｑがアクティブとなる。

次にＩＤＳｅｔＩＮ端子４６から入力された信号であるＩＤＳｅｔＩＮ信号を非アクティブにして、ＩＤＳｅｔＣＫ信号を立ち上げてから立ち下げると、第１段目の第１のメモリチップのシフトレジスタ１７２の出力２Ｑがアクティブとなり、かつＤタイプのフリップフロップ１７１の出力Ｑは非アクティブとなる。このとき、第２段目の第１のメモリチップのＤタイプのフリップフロップ１７１の出力Ｑおよびシフトレジスタ１７２の出力１Ｑがアクティブとなる。

同様にさらに２回、ＩＤＳｅｔＣＫ信号を立ち上げてから立ち下げると、第１段目の第１のメモリチップのシフトレジスタ１７２の出力４Ｑ、第２段目の第１のメモリチップのシフトレジスタ１７２の出力３Ｑ、第３段目の第１のメモリチップのシフトレジスタ１７２の出力２Ｑ、および第４段目の第１のメモリチップのシフトレジスタ１７２の出力１Ｑが、それぞれアクティブとなる。このようにして、全ての第１のメモリチップが別々のチップセレクト入力信号によって選択されるように設定される。この状態を記憶するためのメモリとして、不揮発メモリを使うか、揮発メモリを使って電源投入毎に設定するかは、どちらでも選択可能である。

図１０は、図６に示した第２のメモリチップ２００の回路構成の一例を示す図である。第２のメモリチップ２００は、メモリ制御を行うロジックである制御ロジック２５、および第１のメモリチップのエラービットを救済するための冗長メモリセル２６を含んで構成される。

端子５０〜端子５５は、図１に示したメモリ装置１の端子３０〜３５にそれぞれ接続されている。端子６１〜端子６５、端子６００、およびチップセレクトのための端子６８は、それぞれの第１のメモリチップにバス接続される。ＩＤＳｅｔＳＥＴ端子６６は、第１のメモリチップをデイジーチェイン接続して、識別番号を設定するための信号を出力する出力端子であり、第１段目の第１のメモリチップのＩＤＳｅｔＩＮ端子４６に接続される。ＩＤＳｅｔＣＫ端子６７は、識別番号を設定するためのクロック信号を出力する端子である。

制御ロジック２５は、メモリ装置１の外部と電気的に接続する端子５０〜端子５５に応答して、第１のメモリチップおよび第２のメモリチップを動作させるタイミングを生成し、冗長メモリセル２６を介して端子６１〜端子６５、端子６００、および端子６８から第１のメモリチップを動作させる。

冗長メモリセル２６は、冗長救済する行アドレス、列アドレス、個別ビットアドレスを記憶する欠陥アドレス記憶手段を有している。外部から指定されたアドレスが、記憶している冗長救済するアドレスに一致する場合、冗長メモリセル内のデータを用い、第１のメモリチップへの信号を出さない。外部から指定されるアドレスが、記憶している冗長救済するアドレスに一致しない場合、第１のメモリチップに端子６１〜端子６５、端子６００、および端子６８の信号を出力し、データを読み出しまたは書き込みする。

チップセレクト信号を使って第１のメモリチップを動作させるか、非動作とするかを指定するために、全アドレスを指定する信号のうち、第１のメモリチップのメモリセルのアドレスを指定する信号を除いた残りの信号を用いて、チップセレクト信号を生成するようにする。たとえばこの例では、アドレスＡ６およびＡ７を用いてチップセレクト信号を生成している。

図１１は、図２および図７に示したＲＷロジック１４の詳細な回路構成の一例を示す図である。ＲＷロジック１４の回路構成は、第１のメモリチップのメモリセルおよび第２のメモリチップの冗長メモリセルとして、ＤＲＡＭを用いたときの例を示したものである。ＤＲＡＭセル１４７は、メモリセルおよび冗長メモリセルの中で、行アドレスで選択された１ビットのデータを記憶し、蓄積された電荷量を、ビット線を介して出力する。センスアンプ１４１は、ＲＡＳ＿ＲＤ信号に応答して、ＤＲＡＭセル１４７に蓄積された電荷量を予め定められた基準値と比較して２値化する。つまり記憶しているデータの値が「１」であるか「０」であるかを判定して出力する。バスバッファ１４２は、ＡＮＤゲート１４３がアクティブのとき、すなわち読み出しを示すＲＤ＿Ｌｏｃ信号がアクティブでかつ列アドレスがアクティブのとき、センスアンプ１４１の出力をデータバスに出力する。

プリチャージアンプ１４４は、ＲＡＳ＿ＰＣ信号に応答して、読み出し時に破壊された値をＤＲＡＭセル１４７に書き戻すため、および新規に書き込む値をＤＲＡＭセル１４７に書くためのものである。データセレクタ１４５は、入力Ｃがアクティブのとき、入力Ｂを出力Ｙから出力し、入力Ｃが非アクティブのとき、入力Ａを出力Ｙから出力するように動作する。書き込みを示すＷＲ＿Ｌｏｃ信号がアクティブでかつ列アドレスがアクティブのとき、ＡＮＤゲート１４６の出力がアクティブとなる。ＡＮＤゲート１４６の出力がアクティブになると、データバスの値が、データセレクタ１４５の入力Ｂを介してプリチャージアンプ１４４に与えられ、新規の値としてＤＲＡＭセル１４７に書き込まれる。それ以外のときは、センスアンプ１４１の出力が、データセレクタ１４５の入力Ａを介してプリチャージアンプ１４４の入力となり、読み出しによって破壊された値がＤＲＡＭセルに書き戻される。

図１２は、図５に示した冗長メモリセル２２の回路構成の一例を示す図である。端子７０は、制御ロジック２１からのアドレス信号であるＡ０＿ＣＯＮ信号〜Ａ７＿ＣＯＮ信号が入力される端子である。端子７１は、制御ロジック２１からのおよび制御ロジック２１へのデータ信号であるＤ０＿ＣＯＮ信号が入力および出力される端子である。端子７２は、制御ロジック２１からのタイミング信号であるＲＡＳ＿ＲＤ＿ＣＯＮ信号、ＲＡＳ＿ＰＣ＿ＣＯＮ信号、ＲＤ＿ＣＯＮ信号、およびＷＲ＿ＣＯＮ信号が入力される端子である。

端子７３〜端子７５は、冗長救済のための信号を入力するための端子であり、列冗長救済端子７３、行冗長救済端子７４、およびビット冗長救済端子７５がある。この例では、冗長救済のための端子として３つの端子を用いているが、他の信号と多重化して、冗長救済のための端子を１つとしてもよい。

端子６０、端子６１、および端子６９は、第１のメモリチップへの信号を出力する端子である。アドレス信号であるＡ０＿ＣＯＮ信号〜Ａ７＿ＣＯＮ信号、およびデータ信号であるＤ０＿ＣＯＮ信号は、そのままバス構成で、それぞれ端子６０のＡ０＿Ｌｏｃ信号〜Ａ７＿Ｌｏｃ信号および端子６１のＤ０＿Ｌｏｃ信号に接続される。

タイミング信号であるＲＡＳ＿ＲＤ＿ＣＯＮ信号、ＲＡＳ＿ＰＣ＿ＣＯＮ信号、ＲＤ＿ＣＯＮ信号、およびＷＲ＿ＣＯＮ信号は、冗長救済が行われないとき、ＲＡＳ＿ＲＤ信号、ＲＡＳ＿ＰＣ信号、ＲＤ＿Ｌｏｃ信号、およびＷＲ＿Ｌｏｃ信号として、端子６９から出力される。冗長救済が行われるとき、ＯＲゲート２２４の出力がアクティブとなり、出力を禁止する禁止２２５が有効になって、端子６９からＲＡＳ＿ＲＤ信号、ＲＡＳ＿ＰＣ信号、ＲＤ＿Ｌｏｃ信号、およびＷＲ＿Ｌｏｃ信号は出力されない。

冗長列メモリ２３４は、メモリセルのエラービットを行単位で救済するためのメモリ、冗長行メモリ２３５は、メモリセルのエラービットを列単位で救済するためのメモリ、および冗長ビットメモリ２３６は、メモリセルのエラービットをビット単位で救済するためのメモリである。列デコーダ２２６は、列を指定するアドレスをデコードするデコーダであり、列デコーダ２２６の出力は、ＲＷロジック２３１を介して冗長列メモリ２３４に指示される。行デコーダ２２７は、行を指定するアドレスをデコードするデコーダであり、その出力は、冗長行メモリ２３５に指示される。以下、メモリセルのエラービットを、行単位で救済することを列冗長救済、列単位で救済することを行冗長救済、およびビット単位で救済することをビット冗長救済という。

冗長行比較２２１は、列冗長救済を行う行のアドレスを記憶する欠陥アドレス記憶手段および指定されたアドレスと記憶しているアドレスとを比較する比較手段を含む。冗長列比較２２２は、行冗長救済を行う列のアドレスを記憶する欠陥アドレス記憶手段および指定されたアドレスと記憶しているアドレスとを比較する比較手段を含む。アドレス比較２２３は、ビット冗長救済を行うアドレスを記憶する欠陥アドレス記憶手段および指定されたアドレスと記憶しているアドレスとを比較する比較手段を含む。それぞれ、列冗長救済端子７３、行冗長救済端子７４、およびビット冗長救済端子７５からの信号がアクティブになったとき、メモリセルのエラービットのアドレスを記憶する。

ＲＷロジック２３１、ＲＷロジック２３２、およびＲＷロジック２３３は、端子７２からのタイミング信号であるＲＡＳ＿ＲＤ＿ＣＯＮ信号、ＲＡＳ＿ＰＣ＿ＣＯＮ信号、ＲＤ＿ＣＯＮ信号、およびＷＲ＿ＣＯＮ信号によって、それぞれ冗長列メモリ２３４、冗長行メモリ２３５、および冗長ビットメモリ２３６からのデータの読み出しおよびデータの書き込みを制御するロジックである。

冗長行比較２２１、冗長列比較２２２、およびアドレス比較２２３は、指定されたアドレスと記憶しているアドレスとを比較する。比較したアドレスが一致すれば、それぞれ冗長列メモリ２３４、冗長行メモリ２３５、および冗長ビットメモリ２３６に対して、読み出しまたは書き込みを行うよう指示する。冗長列メモリ２３４、冗長行メモリ２３５、および冗長ビットメモリ２３６を用いて冗長救済したことは、ＯＲゲート２２４を介して禁止手段である禁止２２５を有効にし、タイミング信号を第１のメモリチップに出力しないようにして、第１のメモリチップの動作を抑止する。このようにして、複数のメモリチップからデータが同時に出力されること、すなわちデータの衝突を防止することができる

図１３は、冗長比較回路の回路構成の一例を示す図である。冗長比較回路は、冗長救済を行うアドレスを記憶し、かつ指定されたアドレスと記憶したアドレスとを比較する回路であり、図１２に示した冗長行比較２２１、冗長列比較２２２、およびアドレス比較２２３に用いられる回路である。冗長比較回路は、欠陥アドレス記憶手段である記憶手段２４１および指定されたアドレスと記憶手段２４１に記憶したアドレスとを比較する比較手段である一致判定２４２を含んで構成される。

ラッチまたは不揮発メモリなどの記憶手段２４１は、冗長救済を行うことを示す冗長救済信号がアクティブになったとき、入力されているアドレスを記憶する記憶実行が指示される。この例では冗長救済するアドレスそのものを記憶させる場合を示している。ビット単位の冗長救済を行うアドレス比較２２３の記憶手段２４１は、すべてのアドレス信号の値を記憶する。冗長行比較２２１および冗長列比較２２２の記憶手段２４１は、それぞれ冗長救済を行う行のアドレスおよび冗長救済を行う列のアドレスを記憶する。

図１４は、冗長比較回路の回路構成の他の例を示す図である。図１３に示した冗長比較回路とは異なる方式であり、入力されたアドレスをデコーダ２４３によってデコードしたデコード出力に対して、アンチヒューズ記憶手段２４４などに冗長救済の有無を記憶させるものである。この方式の場合、アドレスのデコードと記憶が一度で行えるので、行または列を冗長救済するときなどに適している。

図１５は、図１４に示したアンチヒューズ記憶手段２４４の回路構成を示す図である。アンチヒューズ２４５は、デコーダ２４３の出力を記憶する前は高インピーダンスであるが、デコーダ２４３の出力を記憶すると低インピーダンスになる。抵抗２４６は、記憶する前の状態を安定化させるための抵抗である。抵抗２４６は、デコーダ２４３の出力を記憶していないときのアンチヒューズ２４５のインピーダンスより低いが、デコーダ２４３の出力を記憶したときのアンチヒューズ２４５のインピーダンスより十分高い値のインピーダンスとする。

トランジスタ２４７は、アンチヒューズ２４５にデコーダ２４３の出力を記憶させるためのトランジスタである。電源２４８は、アンチヒューズ２４５にデコーダ２４３の出力を記憶させるための電源である。アンチヒューズ２４５への記憶は、デコーダ２４３の出力を記憶させたい状態、つまりＨｉｇｈレベルにし、記憶実行の信号をアクティブにしてトランジスタ２４７を導通させ、アンチヒューズ２４５の両端にアンチヒューズが動作する電圧を加えることによって行う。アンチヒューズ２４５の両端にアンチヒューズが動作する電圧を加えると、アンチヒューズ２４５は、低インピーダンス状態つまり記憶状態に変わる。記憶状態に変わった以降は、デコーダの出力が、記憶された状態、つまりＨｉｇｈレベルになると一致の出力が出る。

図１６は、擬似ＳＲＡＭの読み出し時のタイムチャートの一例を示す図である。第１のメモリチップのメモリセルおよび第２のメモリチップの冗長メモリセルとして、ＤＲＡＭを用いて擬似ＳＲＡＭとして動作させるときに、関係する信号のタイミングを示す。

関係する信号は、第１のメモリチップを選択するチップセレクトＣＳ信号、読み出しまたは書き込みを指定するＲＷ信号、アドレスを指定するＡ０〜Ａ７信号、行読み出しタイミングであるＲＡＳ＿ＲＤ＿ＣＯＮ信号、行再書き込みタイミングであるＲＡＳ＿ＰＣ＿ＣＯＮ信号、列読み出しタイミングであるＲＤ＿ＣＯＮ信号、列書き込みタイミングであるＷＲ＿ＣＯＮ信号、およびデータ信号であるＤ０信号がある。ＣＳ信号、ＲＷ信号、およびＡ０〜Ａ７信号はメモリ装置１への入力信号であり、Ｄ０信号はメモリ装置１への入力信号およびメモリ装置１からの出力信号である。ＲＡＳ＿ＲＤ＿ＣＯＮ信号、ＲＡＳ＿ＰＣ＿ＣＯＮ信号、ＲＤ＿ＣＯＮ信号、およびＷＲ＿ＣＯＮ信号は第２のメモリチップの制御ロジックから冗長メモリセルへの入力信号である。

ＣＳ信号がアクティブつまりＨｉｇｈレベルの間、ＲＷ信号は読み出しを示すＨｉｇｈレベルである。アドレスＡ０〜アドレスＡ７信号は、ＣＳ信号がアクティブの間、読み出すべきアドレスを指定する。ＣＳ信号に続いて、行読み出しタイミングＲＡＳ＿ＲＤ＿ＣＯＮ信号がアクティブとなると、データが記憶されているメモリセルの行からデータを読み出す。ＲＡＳ＿ＲＤ＿ＣＯＮ信号によって行からの読み出しが完了すると、ＲＤ＿ＣＯＮ信号がアクティブとなり、読み出した１行のうち、アドレス信号で指定される列のデータがＤ０信号へ出力される。

ＤＲＡＭからのデータの読み出しは、破壊読み出しとなるため、読み出した行のデータを書き戻す必要がある。このデータの書き戻しは、ＣＳ信号が非アクティブつまりＬｏｗレベルになったとき、ＲＡＳ＿ＰＣ＿ＣＯＮ信号をアクティブにすることによって行われ、メモリ装置１の外部から特別な信号を与えることなく、実行することができる。

図１７は、擬似ＳＲＡＭの書き込み時のタイムチャートの一例を示す図である。関係する信号は、図１６に示した信号と同じ信号である。ＣＳ信号がアクティブの間、ＲＷ信号は書き込みを示すＬｏｗレベルである。アドレスＡ０〜アドレスＡ７信号は、ＣＳ信号がアクティブの間、書き込むべきアドレスを指定する。ＣＳ信号に続いて、ＲＡＳ＿ＲＤ＿ＣＯＮ信号がアクティブとなると、データを書き込むアドレスを含む行からデータを読み出す。

次に、ＲＡＳ＿ＲＤ＿ＣＯＮ信号によって行からの読み出しが完了すると、列書き込みタイミングＷＲ＿ＣＯＮ信号がアクティブとなり、読み出した１行のうち、アドレス信号で指定される列のデータがＤ０信号で与えられる値に上書きされる。上書きされた値を含む１行のデータを書き込むのは、読み出しでの書き戻しと同様に、ＣＳ信号が非アクティブになったとき、ＲＡＳ＿ＰＣ＿ＣＯＮ信号をアクティブにすることによって行われ、メモリ装置１の外部から特別な信号を与えることなく、実行することができる。

図１８は、擬似ＳＲＡＭのリードモディファイライト時のタイムチャートの一例を示す図である。リードモディファイライトは、一つのメモリサイクル内で、データの読み出しとデータの書き込み行うことである。関係する信号は、図１６に示した信号と同じ信号である。ＣＳ信号がアクティブの間、ＲＷ信号は、最初読み出しを示すＨｉｇｈレベルであり、次に書き込みを示すＬｏｗレベルに変化する。アドレスＡ０〜アドレスＡ７信号は、ＣＳ信号がアクティブの間、読み出しおよび書き込みすべきアドレスを指定する。

ＣＳ信号に続いて、ＲＡＳ＿ＲＤ＿ＣＯＮ信号がアクティブとなると、データが記憶されているメモリセルの行からデータが読み出される。ＲＡＳ＿ＲＤ＿ＣＯＮ信号によって行からの読み出しが完了すると、ＲＤ＿ＣＯＮ信号がアクティブとなり、読み出した１行のうち、アドレス信号で指定される列のデータがＤ０信号へ出力される。

データを書き込むため、ＲＷ信号が書き込みを示すＬｏｗレベルに変化すると、ＲＤ＿ＣＯＮ信号は非アクティブとなるとともに、Ｄ０信号へのデータの出力を止める。続いて、ＷＲ＿ＣＯＮ信号をアクティブとし、Ｄ０信号で指示されるデータで上書きする。上書きされたデータを含む１行のデータを書き戻すのは、読み出しでの書き戻しと同様に、ＣＳ信号が非アクティブになったとき、ＲＡＳ＿ＰＣ＿ＣＯＮ信号をアクティブにすることによって行われ、メモリ装置１の外部から特別な信号を与えることなく、実行することができる。

これらの動作は、制御ロジックが生成するタイミングで行われる。信号のタイミングの調整は、ディレイラインまたはＣＲ（Capacitor Resistor）遅延発生回路などを用いることによって実現可能である。

図１９は、図１に示したメモリ装置１の外観の一例を示す斜視図である。メモリ装置１は、４つの第１のメモリチップ１０および１つの第２のメモリチップ２０を厚み方向に積層して構成され、これらのメモリチップは支持台１９の上に固定される。メモリ装置１において、各メモリチップの端子は、各メモリチップを厚み方向に貫通して設けられる電極によって、図１に示すように電気的に接続される。このように、各メモリチップを厚み方向に積層して接続することによって、信号伝播の時間差を極めて少なくすることができる。図６に示したメモリ装置２の一例の外観も図１９に示した斜視図と同じ外観である。

図２０は、実装形態の違うメモリチップが信号を受け取るタイミングを示す図である。横軸は時間を表し、縦軸は電圧を表す。図２０（ａ）は、複数のメモリチップを平面的な配置で実装したメモリ装置に対して、外部から信号を与えた場合の各メモリチップの入力端子の信号波形を示す図である。各メモリチップは、外部からの信号であるドライバの出力波形に対して、メモリチップのサイズ分だけ信号を受け取るタイミングがずれている。

図２０（ｂ）は、複数のメモリチップを縦方向つまり厚み方向に積層して実装したメモリ装置に対して、外部から信号を与えた場合の各メモリチップの入力端子の信号波形である。各メモリチップ間の距離がメモリチップの厚さ分だけであり、信号伝播の時間差が極めて少ないので、図２０（ｂ）では全てのメモリチップが同じタイミングで信号を受け取っている。すなわち、全てのメモリチップがあたかも１つのメモリチップであるかのように制御することが可能である。

このように、メモリ装置１およびメモリ装置２は、冗長用のメモリを持たない第１のメモリチップと、メモリ装置全体のメモリ制御を行うロジックおよび冗長用のメモリで構成される第２のメモリチップとで構成し、メモリ装置全体のメモリ空間を制御することができるように信号線を配置する。第１のメモリチップに存在するエラービットは、全て第２のメモリチップの冗長用のメモリで救済する。外部回路には、第２のメモリチップを介して接続されるようにすることで、冗長救済したビットの置き換えが容易になる。

第２のメモリチップが冗長救済するとき、第１のメモリチップの動作を抑止するロジックを、第２のメモリチップのメモリ制御を行うロジックに含めることによって、第１のメモリチップに、エラービットを切り離すロジックを搭載することが必要でなくなる。このようにすることによって、第１のメモリチップは、冗長用のメモリを有さず、かつエラービットを切り離すだけの簡単なロジックを搭載するだけよい。したがって第１のメモリチップのサイズは、同一容量としては、最も小さいチップサイズで実現することができる。

さらに、複数のメモリチップを制御する制御ロジックを１つのメモリチップに集約した形で設けても、複数のメモリチップを厚み方向に積層することによって、信号伝播の時間差が生じず、他のメモリチップから見ても、同一のメモリチップ内に制御ロジックを有しているのと同様な動作を実現することができる。

同一の統計的乱雑さをもって発生する事象に対して複数個の平均を取る操作をする場合、統計学から、その平均値は同じであり、その標準偏差は平均をとった数の平方根の逆数を乗じた値になることが知られている。すなわち、平均をとった数が多いほど、標準偏差は少なくなる。これは、分布がより平均値に近いところに集中することを意味している。すなわち、エラービットの数の分布が、より平均値に近い部分に集中することが期待される。

したがってエラービットを冗長用のメモリで救済する際に、他のメモリチップに搭載されている冗長用のメモリをも使えるようにすれば、複数個の平均を取る場合と同じく、エラービットの数は平均値に集中したように扱えるため、冗長用のメモリの記憶容量を最適化することができる。

冗長用のメモリを有しない複数の第１のメモリチップと冗長用のメモリを有する第２のメモリチップとを積層する場合、第２のメモリチップに設けるべき冗長用のメモリの記憶容量は、第１のメモリチップに存在するエラービットの合計数であるので、平均した数に集中するとして、求めることができる。

以上、ＤＲＡＭの積層メモリとして説明したが、本願発明の適用はＤＲＡＭに限らず、他の記憶方式のメモリ装置、容量においても実施可能である。

本発明の実施の第１の形態であるメモリ装置１の回路構成を示す図である。 図１に示した第１のメモリチップ１０の回路構成の一例を示す図である。 図２に示したＩＤロジック１５の詳細な回路構成の一例を示す図である。 図３に示したＩＤロジック１５の動作タイミングを示すタイムチャートの一例を示す図である。 図１に示した第２のメモリチップ２０の回路構成の一例を示す図である。 本発明の実施の第２の形態であるメモリ装置２の回路構成を示す図である。 図６に示した第１のメモリチップ１００の回路構成の一例を示す図である。 図７に示したＩＤロジック１７の詳細な回路構成の一例を示す図である。 図８に示したＩＤロジック１７の動作タイミングを示すタイムチャートの一例を示す図である。 図６に示した第２のメモリチップ２００の回路構成の一例を示す図である。 図２および図７に示したＲＷロジック１４の詳細な回路構成の一例を示す図である。 図５に示した冗長メモリセル２２の回路構成の一例を示す図である。 冗長比較回路の回路構成の一例を示す図である。 冗長比較回路の回路構成の他の例を示す図である。 図１４に示したアンチヒューズ記憶手段２４４の回路構成を示す図である。 擬似ＳＲＡＭの読み出し時のタイムチャートの一例を示す図である。 擬似ＳＲＡＭの書き込み時のタイムチャートの一例を示す図である。 擬似ＳＲＡＭのリードモディファイライト時のタイムチャートの一例を示す図である。 図１に示したメモリ装置１の外観の一例を示す斜視図である。 実装形態の違うメモリチップが信号を受け取るタイミングを示す図である。

従来技術の適用されるメモリチップ８０の構成を示すブロック図である。

符号の説明

１，２，８０ メモリ装置
１０，１００ 第１のメモリチップ
１１，８１ メモリセル
１２，８２ 行デコーダ
１３，８３ 列デコーダ
１４ ＲＷロジック
１５，１７ ＩＤロジック
１９ 支持台
２０，２００ 第２のメモリチップ
２１，２５ 制御ロジック
２２，２６ 冗長メモリセル
８０ メモリチップ
８４ 冗長行メモリセル
８５ 冗長列メモリセル
８６ 冗長行デコーダ
８７ 冗長列デコーダ

Claims (4)

1. データを記憶する記憶手段およびその記憶手段の欠陥部分に記憶すべきデータを記憶するための冗長記憶手段のうち少なくとも１つを有するメモリ搭載手段を厚み方向に積層して構成し、
   前記記憶手段の欠陥部分のメモリ空間を、前記欠陥部分を有する記憶手段を有するメモリ搭載手段の冗長記憶手段に割り当てることができないとき、前記欠陥部分のメモリ空間を他のメモリ搭載手段の冗長記憶手段に割り当て、
   前記メモリ搭載手段は、前記記憶手段を有しかつ前記冗長記憶手段を有しない第１のメモリ搭載手段と、前記冗長記憶手段を有しかつ前記記憶手段を有しない第２のメモリ搭載手段とからなり、
   前記第２のメモリ搭載手段は、さらに前記第１のメモリ搭載手段が有する記憶手段の欠陥部分のメモリ空間を、前記第２のメモリ搭載手段の冗長記憶手段に割り当て、前記第１のメモリ搭載手段の記憶手段および前記第２のメモリ搭載手段の冗長記憶手段へのデータの書き込みと読み出しとを制御する制御手段を有し、
   １つまたは複数の前記第１のメモリ搭載手段と、１つの前記第２のメモリ搭載手段とで構成され、
   前記冗長記憶手段は、前記制御手段によって前記冗長記憶手段へのデータの書き込みまたは読み出しが行われるとき、前記制御手段による前記記憶手段へのデータの書き込みと読み出しとを禁止する禁止手段を含むことを特徴とするメモリ装置。
2. 前記第１のメモリ搭載手段は、第１のメモリ搭載手段を識別するための識別番号を記憶する識別番号記憶手段を有し、
   前記制御手段は、前記識別番号に基づいて特定されるメモリ空間を、対応する識別番号を前記識別番号記憶手段に記憶する前記第１のメモリ搭載手段の記憶手段に割り当てることを特徴とする請求項１に記載のメモリ装置。
3. 前記第１のメモリ搭載手段は、第１のメモリ搭載手段を選択するために予め設定可能なチップ選択手段を有し、
   前記制御手段は、前記チップ選択手段毎に対応付けて分割したメモリ区間を、前記チップ選択手段で選択される第１のメモリ搭載手段の記憶手段に割り当てることを特徴とする請求項１に記載のメモリ装置。
4. 前記第１のメモリ搭載手段が有する記憶手段の欠陥部分の位置を示すアドレスを記憶する欠陥アドレス記憶手段と、
   前記欠陥アドレス記憶手段に記憶されたアドレスと、データを読み出しおよび書き込みするアドレスとを比較する比較手段とを有し、
   前記制御手段は、前記比較手段によって比較されたアドレスが一致したとき、前記第１のメモリ搭載手段の記憶手段に代えて、前記第２のメモリ搭載手段の冗長記憶手段の対応するアドレスにデータを読み出しまたは書き込みすることを特徴とする請求項１〜３のいずれか１つに記載のメモリ装置。

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