CN1767054A - 存储器装置 - Google Patents

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Abstract

第1存储器芯片(10a～10d)具有作为用来存储数据的存储单元的存储器单元，但不具有作为用来补救存储单元的错误位的冗余存储单元的冗余存储器单元。进一步，只具有最低限度的逻辑器，以便利用第2存储器芯片的控制逻辑器进行工作。第2存储器芯片(20)既具有进行存储器单元和冗余存储器单元等存储器控制的控制逻辑器，也具有用来补救第1存储器芯片(10a～10d)的错误位的冗余存储器单元。存储器装置1将第1存储器芯片和第2存储器芯片层叠而构成。

Description

存储器装置
技术领域
本发明涉及一种能够补救存储器芯片具有的存储器的缺陷部分的存储器装置。
背景技术
存储器芯片中会因为工艺中的问题等而产生作为无法进行正常存储工作的缺陷部分的错误位。存储器芯片中即使存在1个错误位，存储器芯片就成为不合格品而被废弃，导致生产的成品率降低。
图21是表示使用了现有技术的存储器芯片80的结构的框图。存储器芯片80包含存储器单元81、行解码器82、列解码器83、冗余行存储器单元84、冗余列存储器单元85、冗余行解码器86、以及冗余列解码器87而构成。存储器单元81是用来存储数据的存储器单元。该存储器单元81在2个正交的信号线即数据线和字线的交叉位置执行数据读出和写入。对该数据线和字线进行选择的电路分别是列解码器83和行解码器82。冗余行存储器单元84和冗余列存储器单元85是在数据线和字线发生断线等故障的情况下用于替换的存储器单元。
在存储器芯片制造工艺的检查和修复工序中，如果在存储器单元81发现数据线和字线问题，就在冗余列解码器87和冗余行解码器86中设置的熔丝存储电路等之中存储对应值作为判定值。进一步，对与置换的数据线和字线对应的列解码器83或行解码器82进行设定，使之在指定了对应值的情况下不进行工作。依照此种方式，能够将存储器单元81的错误位置换为冗余行存储器单元84和冗余列存储器单元85，补救不合格的存储器单元，使之成为合格品而工作。以下，将依照此种方式使用冗余行存储器单元84和冗余列存储器单元85等冗余存储器单元对存储器单元81的错误位进行补救的情形称为冗余补救。
作为与图21关联叙述的典型的第1现有技术，有下述这样的列冗余系统：使用存储了表示有错误位的列的位置的熔丝信息的熔丝存储电路，将存在错误位的列置换为冗余用的存储器(例如，参照特开2004-87100号公报)。
这样的现有技术在存储器芯片中搭载大于等于该存储器芯片的存储容量的存储元件，将错误位替换为超出存储容量的部分的存储元件，使存在错误位的存储器芯片作为合格品来工作。
存储器芯片中产生的错误位从统计上来看是杂乱产生的。由于每个存储器芯片的错误位数具有统计上的概率分布，因此进行冗余补救所需的冗余用存储器的存储容量要兼顾通过冗余补救而提高的成品率和由于冗余用存储器而增加的存储器芯片尺寸来决定。这就会产生具有某种概率无法进行冗余补救的存储器芯片、即不得不作为不合格品而废弃的存储器芯片。
以DRAM(Dynamic Random Access Memory：动态随机存取存储器)为代表的进行破坏性读出的存储器需要通过读出后再次写入来对读出时被破坏的数据进行修复等复杂的控制。伪SRAM(Static RandomAccess Memory：静态随机存取存储器)等存储器被设计出来，用来取代从存储器芯片外部进行复杂的控制，通过在存储器芯片内部配置执行存储器控制的逻辑器，使从存储器芯片外部进行控制变得简单。
在闪存等可电擦除的存储器中，也需要诸如提供不同于读出工作电压的电压作为写入工作电压、进一步在工作的同时监视写入的结束等复杂的控制。多种闪存搭载了在存储器芯片内部进行存储器控制的逻辑器，使得从存储器芯片外部的控制变得容易。
与进行存储器控制逻辑器关联的第2现有技术有使闪存高速工作的半导体存储装置。该半导体存储装置具有在内部进行存储器控制的逻辑器、闪存、以及多个工作用RAM。执行存储器控制的逻辑器利用时钟使多个工作用RAM同步并交替工作，由此实现高速的闪存工作(例如，参照特开2004-71104号公报)。
计算机等中使用的存储器装置极少只使用1个存储器芯片构成，大多情况下是通过相同种类的多个存储器芯片构成。随着高密度化封装技术的进步，开发出了在1个封装中包含多个存储器芯片的复合存储器封装技术，并得到实用。在使用多个搭载了伪SRAM或闪存的存储器芯片的存储器装置的情况下，执行存储器控制的逻辑器在电路上不需要为每个存储器芯片设置，在存储器装置中有1个即可。
伪SRAM和闪存等的存储器单元需要上述复杂的控制，因此，执行存储器控制的逻辑器与这些存储器单元之间需要很多电布线。如果将执行存储器控制的逻辑器和这些存储器单元搭载到不同的存储器芯片上，则在存储器芯片之间进行连接所需的端子数量增多。因此，数量增多的端子难以收容到现有的半导体封装中，难以将执行存储器控制的逻辑器搭载到与这些存储器单元不同的存储器芯片中。
进一步，存储器芯片大多平面式配置于电路基板上，信号传播所花费的时间受存储器芯片的平面尺寸影响，各个存储器芯片接收信号的时间上出现时间差。如果考虑该信号延迟的时间差，则与采用执行复杂控制的逻辑器相比，为每个存储器芯片配置现在所采用的逻辑器更容易实现。即，因为在各个存储器芯片上搭载执行存储器控制的逻辑器，虽然逻辑器出现冗余，但能够避免端子数的增加和逻辑器的复杂化。因此，不是将执行存储器控制的逻辑器集中，而是使用多个搭载执行存储器控制的逻辑器的存储器芯片来构成存储器装置。
但是，第1现有技术需要考虑成品率与因冗余用存储器而增加的存储器芯片尺寸的兼顾，即，当提高成品率而增加冗余用存储器时存储器芯片尺寸就会变大，因此，存在着为了确保一定值以上的成品率而无法成为需要尺寸以下的问题。
进一步存在的问题是，由于以存储器芯片为单位进行错误位补救，即使其他存储器芯片的冗余用存储器有空余，也无法用来对该存储器芯片的冗余存储器进行补救，该存储器芯片只能成为不合格品。
第2现有技术在存储器芯片内部搭载执行存储器控制的逻辑器而实现高速度，但由于在存储器芯片中搭载了存储器、执行存储器控制的逻辑器、以及冗余用存储器，所以存在着存储器芯片尺寸变大的问题。
发明内容
本发明的目的是提供能够通过更简单并且高速的控制逻辑器对其他存储器芯片的缺陷部分进行补救、并且减小存储器芯片尺寸的存储器装置。
本发明的存储器装置的特征在于，包含存储器搭载单元，其是在厚度方向层叠而构成的多个存储器搭载单元，具有存储数据的存储单元和用来存储该存储单元的缺陷部分中应存储的数据的冗余存储单元这两者之中的至少1个，当无法将上述存储单元的缺陷部分的存储器空间分配给具备有上述缺陷部分的存储单元的存储器搭载单元的冗余存储单元时，将上述缺陷部分的存储器空间分配给其他存储器搭载单元的冗余存储单元。
按照本发明，存储器装置是将多个存储器搭载单元在厚度方向层叠而构成。各存储器搭载单元具有存储数据的存储单元和用来存储该存储单元的缺陷部分中应存储的数据的冗余存储单元这两者之中的至少1个。当无法将上述存储单元的缺陷部分的存储器空间分配给具备有上述缺陷部分的存储单元的存储器搭载单元的冗余存储单元时，上述缺陷部分的存储器空间被分配给其他存储器搭载单元的冗余存储单元。
依照此种方式，利用其他存储器搭载单元的冗余存储单元对存储单元的缺陷部分进行补救，并且对存储器搭载单元进行层叠，由此使信号传播的时间差变得极小，不再需要考虑了时间差的控制逻辑器，因此，既能够实现更简单而高速的控制逻辑器，又能够补救作为其他存储器搭载单元的存储器芯片的缺陷部分。
借助于本发明，对存储单元的缺陷部分利用具有该缺陷部分的存储单元的存储器搭载单元即存储器芯片之外的第1或第2存储器芯片的冗余存储单元进行补救，因此，能够提高存储器芯片的成品率。进一步，通过将第1存储器芯片和第2存储器芯片在厚度方向三维层叠，使信号传播的时间差变得极小，因此不需要考虑了时间差的控制逻辑器，能够实现更简单并且高速的控制逻辑器。
另外，本发明的特征在于，上述多个存储器搭载单元具备：具有上述存储单元但不具有上述冗余存储单元的第1存储器搭载单元；以及具有上述冗余存储单元但不具有上述存储单元的第2存储器搭载单元，上述第2存储器搭载单元具有控制单元，该控制单元进一步将上述第1存储器搭载单元具有的存储单元的缺陷部分的存储器空间分配给上述第2存储器搭载单元的冗余存储单元，控制对上述第1存储器搭载单元的存储单元及上述第2存储器搭载单元的冗余存储单元的数据写入和读出，上述多个存储器搭载单元具备：1个或多个上述第1存储器搭载单元；以及1个上述第2存储器搭载单元。
按照本发明，第1存储器搭载单元只有存储单元而没有冗余存储单元，冗余存储单元和控制单元只搭载到1个第2存储器搭载单元中，因此，能够进一步减小存储器芯片尺寸。
另外利用本发明，使用只具备存储数据的存储单元的第1存储器芯片、以及具有用来进行存储器控制的控制单元和用来补救第1存储器芯片的存储单元缺陷部分的冗余存储单元的第2存储器芯片构成存储器装置，因此，不需要按每个第1存储器芯片搭载控制单元和冗余存储单元，能够进一步减小存储器芯片尺寸。
另外，本发明的特征在于，上述第1存储器搭载单元具有：存储用来识别第1存储器搭载单元的识别编号的识别编号存储单元，上述控制单元将基于上述识别编号特定的存储器空间分配给将对应的识别编号存储到上述识别编号存储单元中的上述第1存储器搭载单元的存储单元。
按照本发明，作为第1存储器搭载单元的存储器芯片具有识别编号存储单元，其用来存储与所分配的存储器空间对应起来的识别编号，因此，能够选择被分配了数据读出或写入的存储器空间的第1存储器芯片。
另外利用本发明，第1存储器芯片具有识别编号存储单元，其用来存储与所分配的存储器空间对应起来的识别编号，因此，即使将相同电路结构的第1存储器芯片层叠起来，利用该识别编号存储单元也能够选择被分配了数据读出或写入的存储器空间的第1存储器芯片。
另外，本发明的特征在于，上述第1存储器搭载单元具有：为了选择第1存储器搭载单元而能够预先设定的芯片选择单元，上述控制单元将与上述每个芯片选择单元对应分割的存储器区间分配给利用上述芯片选择单元选择的第1存储器搭载单元的存储单元。
按照本发明，作为第1存储器搭载单元的存储器芯片具有用来选择与所分配的存储器空间对应起来的第1存储器芯片的芯片选择单元，因此，能够选择被分配了数据读出或写入的存储器空间的第1存储器芯片。
另外，利用本发明，第1存储器芯片具有用来选择与所分配的存储器空间对应起来的第1存储器芯片的芯片选择单元，因此，即使将电路结构相同的第1存储器芯片层叠起来，利用该芯片选择单元也能够对被分配了数据读出或写入存储器空间的第1存储器芯片进行选择。
另外，本发明的特征在于，具有：缺陷地址存储单元，存储表示上述第1存储器搭载单元所具有的存储单元的缺陷部分位置的地址；以及比较单元，将上述缺陷地址存储单元中存储的地址与读出和写入数据的地址进行比较，上述控制单元在利用上述比较单元所比较的地址一致时，取代上述第1存储器搭载单元的存储单元而对上述第2存储器搭载单元的冗余存储单元的对应地址进行数据读出或写入。
按照本发明，由于具备缺陷地址存储单元，其用来存储表示上述第1存储器搭载单元即存储器芯片的存储单元的缺陷部分的位置的地址；以及比较单元，用来将缺陷地址存储单元中存储的地址与数据读出和写入的地址进行比较，因此，当利用比较单元所比较的地址一致时，能够将第1存储器芯片的存储单元缺陷部分中应存储的数据从第2存储器芯片的冗余存储单元中读出或写入。
另外利用本发明，预先存储表示存储单元的缺陷部分的位置的地址，当预先存储的地址被指定时，能够将第1存储器芯片的存储单元的缺陷部分中应存储的数据从第2存储器芯片的冗余存储单元中读出或写入，因此，能够利用第2存储器芯片的存储单元对第1存储器芯片的存储单元的缺陷部分进行补救。
附图说明
本发明的目的、特征和优点通过以下的详细说明和附图应当可以更加明确。
图1是表示本发明的第1实施方式的存储器装置的电路结构的图。
图2是表示图1所示的第1存储器芯片的电路结构的一个实例的图。
图3是表示图2所示的ID逻辑器的详细电路结构的一个实例的图。
图4是表示图3所示的ID逻辑器的工作时序的时序图的一个实例的图。
图5是表示图1所示的第2存储器芯片的电路结构的一个实例的图。
图6是表示本发明的第2实施方式的存储器装置的电路结构的图。
图7是表示图6所示的第1存储器芯片的电路结构的一个实例的图。
图8是表示图7所示的ID逻辑器的详细电路结构的一个实例的图。
图9是表示图8所示的ID逻辑器的工作时序的时序图的一个实例的图。
图10是表示图6所示的第2存储器芯片的电路结构的一个实例的图。
图11是表示图2和图7所示的RW逻辑器的详细电路结构的一个实例的图。
图12是表示图5所示的冗余存储器单元的电路结构的一个实例的图。
图13是表示冗余比较电路的电路结构的一个实例的图。
图14是表示冗余比较电路的电路结构的另一个实例的图。
图15是表示图14所示的反熔丝存储单元的电路结构的图。
图16是表示伪SRAM的读出时的时序图的一个实例的图。
图17是表示伪SRAM的写入时的时序图的一个实例的图。
图18是表示伪SRAM的读出、变更、写入时的时序图的一个实例的图。
图19是表示图1所示的存储器装置的外观的一个实例的立体图。
图20A和图20B是表示实施方式不同的存储器芯片的信号接收时序的图。
图21是表示使用了现有技术的存储器芯片的结构的框图。
具体实施方式
以下参照附图详细说明本发明的优选实施方式。
图1是表示本发明的第1实施方式的存储器装置1的电路结构的图。以DRAM来说明存储方式。存储器装置1包含作为第1存储器搭载单元的第1存储器芯片10a、10b、10c、10d(以下有时候统称为第1存储器芯片10)以及作为第2存储器搭载单元的第2存储器芯片20构成。
第1存储器芯片10a～10d具有作为用来存储数据的存储单元的存储器单元，但不具备作为用来补救存储单元的缺陷部分即错误位所需的冗余存储单元的冗余存储器单元。进一步，只具有最低限度的逻辑器，以便利用作为第2存储器芯片的控制单元的控制逻辑器进行工作。
第2存储器芯片20既具有作为进行存储器单元和冗余存储器单元等存储器控制的逻辑器的控制逻辑器，也具有用来补救第1存储器芯片10a～10d的错误位所需的冗余存储器单元。该控制逻辑器简化了第1存储器芯片10a～10d的复杂工作。
存储器装置1搭载4个例如64位存储1位数据的第1存储器芯片，实现256位存储容量。这里假设1位为1个字。本发明并不限于256位存储容量和4个第1存储器芯片，存储容量和第1存储器芯片个数可以自由选择。
存储器装置1进一步包含：用来指定访问256位容量所需的8位地址的AD0～AD7端子30、输入或输出1位数据的D0端子31、用来选择第1存储器芯片的CS端子32、用来指定读出或写入的RW端子33、允许输出的OE端子34、以及用来指示冗余补救的冗余补救端子35。冗余补救端子35既可以与其他端子组合指定，也可以独立地设置多个端子、单独进行冗余补救相关的指定。
第1存储器芯片10a～10d和第2存储器芯片20之间的信号数量多于存储器装置1的外部与端子30～35发送接收的信号数量。这是因为，第2存储器芯片20的控制逻辑器执行第1存储器芯片10a～10d的复杂控制。在这些信号中，包含用来按每个第1存储器芯片设定识别第1存储器芯片10a～10d的识别编号及选择第1存储器芯片之中的1个所需的信号。在层叠电路结构相同的多个第1存储器芯片后，利用设定该识别编号所需的信号，按每个第1存储器芯片设定不同的识别编号。通过指定该识别编号，就能够从第1存储器芯片之中选择1个，避免第1存储器芯片之间的干扰。
图2是表示图1所示的第1存储器芯片10的电路结构的一个实例的图。第1存储器芯片10包含：用来存储8×8结构的64位数据的存储器单元11；利用3位二进制码只将8路输出之中的1路置为有效的行解码器12和列解码器13；对由行解码器12和列解码器13所特定的位置的数据进行读出和写入的电路即RW逻辑器14；以及存储识别编号、按照识别编号将存储器装置1的一部分存储器空间分配给存储器单元11的ID逻辑器15。ID逻辑器15将所指定的地址的一部分与存储的识别编号进行比较，决定该第1存储器芯片的工作还是非工作，将所决定的结果作为内部工作指示输出16输出到列解码器13。
第1存储器芯片10进一步包含：用来指定地址的A0_Loc～A7_Loc端子40、用来输入或输出数据的D0_Loc端子41、用来提供RW逻辑器14的工作时序的RAS_RD端子42和RAS_PC端子43、用来指定读出的RD_Loc端子44、用来指定写入的WR_Loc端子44、用来设定识别编号的IDSetIN端子46、用来输出作为为下一第1存储器芯片设定识别编号的IDSetIN信号的信号的IDSetOUT端子47。
IDSetOUT端子47被菊花状链接(daisy chain)到下一第1存储器芯片的IDSetIN端子46上，能够对层叠的第1存储器芯片依次设定识别编号。存储器装置1将第1存储器芯片在厚度方向层叠而构成，厚度方向的一侧的表面上设置IDSetIN端子46，在与厚度方向相反侧的表面对应的位置上设置IDSetOUT端子47。将依照此种方式配置了IDSetIN端子46和IDSetOUT端子47的第1存储器芯片层叠为对应的端子相互连接，就能够构成为菊花状链接第1存储器芯片的结构。特开2004-264057号公报中记述了层叠起来的芯片的菊花状链接结构的实例。
图3是表示图2所示的ID逻辑器15的详细电路结构的一个实例的图。RAS_RD端子42和RAS_PC端子43是用来提供RW逻辑器14的工作时序的端子，也兼用来设定识别编号。D型触发器151中，在输入来自RAS_RD端子42的信号的输入Ck的上升时，输入来自IDSetIN端子46的信号的输入D的状态带有一定程度的时间延迟输出到输出Q。输入Ck的上升时刻之外，输出Q不变。
带有使能的2位D锁存152是用来存储识别编号的识别编号存储单元。输入来自IDSetIN端子46的信号的输入EN为激活即High电平时，在输入来自RAS_PC端子43的信号的输入Ck的上升时刻，输入来自A6_Loc端子406的信号的输入1D和输入来自A7_Loc端子407的信号的输入2D的状态带有一定程度的时间延迟分别输出到输出1Q和输出2Q。输入EN为非激活即Low电平时、或者在输入Ck为上升时刻以外时，输出1Q和输出2Q不变。
异或NOR门153、154和AND门155将带有使能的2位D锁存152中存储的识别编号即输出1Q和输出2Q与来自A6_Loc端子406的地址A6和来自A7_Loc端子407的地址A7进行比较，如果一致，则将内部工作指示输出16置为激活。
图4是表示图3所示的ID逻辑器15的工作时序的时序图的一个实例的图。假设时序图的High电平为激活、Low电平为非激活。向中心线上下扩展的矩形部分表示设定了特定的值。
向来自A6_Loc端子406的地址A6和来自A7_Loc端子407的地址A7提供层叠的第1存储器芯片之中层叠在第1级即连接到第1级的第1存储器芯片的识别编号。在激活来自IDSetIN端子46的信号即IDSetIN信号之后，升高去往带有使能的2位D锁存152的输入Ck的信号即来自RAS_PC端子43的RAS_PC信号。此时，带有使能的2位D锁存152中保存地址A6和地址A7的状态。
接着，升高去往D型触发器151的输入Ck的信号即来自RAS_RD端子42的RAS_RD信号。通过升高RAS_RD信号，在下一级的第1存储器芯片中设定识别编号所需的信号即IDSetOUT信号变为激活。在下一级的第1存储器芯片中设定识别编号时，由于第1级的第1存储器芯片中已经设定了识别编号，因此，使第1级的IDSetIN信号置为非激活，升高RAS_RD信号和RAS_PC信号。第1级的第1存储器芯片的带有使能的2位D锁存152由于输入IDSetIN信号的输入EN为非激活，因此所存储的识别编号被原样保持，输出状态不变。
第2级的第1存储器芯片，来自第1级的第1存储器芯片的IDSetOUT信号激活、向来自A6_Loc端子406的地址A6和来自A7_Loc端子407的地址A7中提供的第2级的第1存储器芯片的识别编号被保存到带有使能的2位D锁存152。第3级以后的第1存储器芯片通过依次重复同样的工作，能够分别设定各自的识别编号。
为全部第1存储器芯片设定好识别编号后，IDSetIN信号和IDSetOUT信号就不再是激活了。设定完识别编号之后，即使RAS_PC信号和RAS_RD信号的状态改变，所存储的识别编号也不会变化。当是在内部具有闪存等非易失性存储器的存储器时，识别编号的设定也可以存储在非易失性存储器中。或者使用易失性存储器，在每次向存储器装置1加电时进行设定。
图5是表示图1所示的第2存储器芯片20的电路结构的一个实例的图。第2存储器芯片20包含：控制逻辑器21，是用来执行存储器控制的逻辑器；以及冗余存储器单元22，用来补救第1存储器芯片的错误位。端子50、51、52、53、54、55分别连接到图1所示的存储器装置1的端子30～35。端子60、61、62、63、64、65分别通过总线连接到各个第1存储器芯片。将第1存储器芯片菊花状链接、输出设定识别编号所需的信号的输出端子即IDSetSET端子66连接到第1级的第1存储器芯片的IDSetIN端子46。
控制逻辑器21响应与存储器装置1的外部电连接的端子50～55，生成使第1存储器芯片和第2存储器芯片工作的时序，经由冗余存储器单元22从端子60～端子65使第1存储器芯片工作。
冗余存储器单元22具有进行冗余补救的行地址、列地址、以及用来存储个别位地址的缺陷地址存储单元。当从外部指定的地址与存储的冗余补救地址一致时，使用冗余存储器单元内的数据，不向第1存储器芯片输出信号。当从外部指定的地址与存储的冗余补救地址不一致时，向第1存储器芯片输出端子60～66的信号，进行数据读出或写入。
图6是表示本发明的第2实施方式的存储器装置2的电路结构的图。存储器装置2包含第1存储器搭载单元即第1存储器芯片100a、100b、100c、100d(以下有时候统称为第1存储器芯片100)以及第2存储器搭载单元即第2存储器芯片200。与图1所示的存储器装置1的不同在于，第1存储器芯片100a～100d与第2存储器芯片200之间增加了CS0_Loc～CS3_Loc和IDSetCK信号。
图7是表示图6所示的第1存储器芯片100的电路结构的一个实例的图。第1存储器芯片100具有能够从第1存储器芯片之中选择1个的芯片选择单元即芯片选择端子49。与图2所示的第1存储器芯片功能相同的部分赋予相同的符号，省略重复的说明。
A0_Loc～A5_Loc端子400是地址端子。利用来自选择第1存储器芯片的CS0_Loc～CS3_Loc端子49的芯片选择信号指定第1存储器芯片的工作或非工作。因此，用来指定地址的地址信号只要有用来指定向第1存储器芯片内部所具有的存储单元中写入或读出数据的地址所需的必要的地址信号数即可，本例中只使用了6个地址信号。
CS0_Loc～CS3_Loc端子49是可设定的芯片选择输入端子，数量为例如层叠的第1存储器芯片的片数，本例中有4个芯片选择输入端子。IDSetCK端子48是用来输入设定用来选择第1存储器芯片所需信息的时钟信号的端子。IDSetCK端子48通过总线连接到全部第1存储器芯片。
ID逻辑器17用来存储第1存储器芯片的识别编号。该ID逻辑器17使用从IDSetCK端子48输入的时钟信号和从IDSetIN端子46输入的IDSetIN信号，按每个第1存储器芯片，将CS0_Loc～CS3_Loc端子49之中的一个芯片选择输入端子置为有效，并将其他芯片选择输入端子置为无效，由此选择层叠的第1存储器芯片之中的1个进行工作。内部工作指示信号18是由ID逻辑器17所决定的内部工作指示的输出信号。
图8是表示图7所示的ID逻辑器17的详细电路结构的一个实例的图。D型触发器171与图3所示的D型触发器151相同。串行输入-并行输出型的移位寄存器172在由IDSetCK端子48输入的输入Ck的信号的上升沿，将输出3Q的状态切换为输出4Q、输出2Q的状态切换为输出3Q、输出1Q的状态切换为输出2Q、以及将输入来自IDSetIN端子46的信号的输入SI的状态切换为输出1Q，分别错位1个进行工作。在输入到输入Ck的信号处于上升沿以外的时刻，各个输出不变。
AND门173和OR门174用来选择与移位寄存器172中存储的状态一致的选择端子被选择后的第1存储器芯片。例如，当输出4Q为激活即High电平的情况下，只在CS0_Loc端子490的信号为激活时内部工作指示信号18变为激活。
图9是表示图8所示的ID逻辑器15的工作时序的时序图的一个实例的图。将从IDSetIN端子46输入的信号即IDSetIN信号激活后，从IDSetCK端子48输入到D型触发器171和串行输入及并行输出的移位寄存器172的各个输入Ck的信号从上升变为下降。此时，D型触发器171的输出Q及移位寄存器172的输出1Q变为激活。
接着，将从IDSetIN端子46输入的信号即IDSetIN信号置为非激活，IDSetCK信号从上升变为下降后，第1级的第1存储器芯片的移位寄存器172的输出2Q变为激活，并且D型触发器171的输出Q变为非激活。此时，第2级的第1存储器芯片的D型触发器171的输出Q及移位寄存器172的输出1Q变为激活。
同样地，IDSetCK信号进一步从上升至下降变化2次后，第1级的第1存储器芯片的移位寄存器172的输出4Q、第2级的第1存储器芯片的移位寄存器172的输出3Q、第3级的第1存储器芯片的移位寄存器172的输出2Q、第4级的第1存储器芯片的移位寄存器172的输出1Q分别变为激活。依照此种方式，全部第1存储器芯片设定为通过各个芯片选择输入信号进行选择。用来存储该状态的存储器可以选择使用非易失性存储器或使用易失性存储器在每次加电时进行设定。
图10是表示图6所示的第2存储器芯片200的电路结构的一个实例的图。第2存储器芯片200包含：控制逻辑器25，是用来执行存储器控制的逻辑器；以及冗余存储器单元26，用来补救第1存储器芯片的错误位。
端子50～55分别连接到图1所示的存储器装置1的端子30～35。端子61～65、端子600、以及用于芯片选择的端子68通过总线连接到各个第1存储器芯片。IDSetSET端子66是将第1存储器芯片菊花状链接起来、输出设定识别编号所需的信号的输出端子，连接到第1级的第1存储器芯片的IDSetIN端子46。IDSetCK端子67是输出用来设定识别编号所需的时钟信号的端子。
控制逻辑器25响应与存储器装置1的外部电连接的端子50～55，生成使第1存储器芯片和第2存储器芯片工作的时序，经由冗余存储器单元26从端子61～端子65、端子600、以及端子68使第1存储器芯片工作。
冗余存储器单元26具有进行冗余补救的行地址、列地址、用来存储个别位地址的缺陷地址存储单元。当从外部指定的地址与存储的冗余补救地址一致时，使用冗余存储器单元内的数据，不向第1存储器芯片输出信号。当从外部指定的地址与存储的冗余补救地址不一致时，向第1存储器芯片输出端子61～端子65、端子600、以及端子68的信号，进行数据读出或写入。
为了使用芯片选择信号指定使第1存储器芯片工作或者非工作，使用从指定全部地址的信号之中去除指定第1存储器芯片的存储单元的地址的信号之后的剩余信号，生成芯片选择信号。例如，在本实例中，使用地址A6和A7生成芯片选择信号。
图11是表示图2和图7所示的RW逻辑器14的详细电路结构的一个实例的图。RW逻辑器14的电路结构表示的是使用DRAM作为第1存储器芯片的存储单元及第2存储器芯片的冗佘存储器单元时的实例。DRAM单元147在存储单元和冗余存储器单元之中存储以行地址选择的1位数据，将积蓄起来的电荷量通过位线输出。读出放大器141响应RAS_RD信号，将DRAM单元147中积蓄下来的电荷量与预先确定的基准值进行比较，进行2进制化。即，判断并输出所存储的数据值为“1”还是“0”。总线缓冲器142在AND门143为激活时，即表示读出的RD_Loc信号为激活并且列地址为激活时，将读出放大器141的输出输出到数据总线。
预充电放大器144用于响应RAS_PC信号，将读出时破坏的值回写到DRAM单元147中，并将新写入的值写到DRAM单元147中。数据选择器145在输入C为激活时，将输入B从输出Y输出，当输入C非激活时，将输入A从输出Y输出。当表示写入的WR_Loc信号为激活并且列地址为激活时，AND门146的输出变为激活。AND门146的输出变为激活后，数据总线的值经由数据选择器145的输入B提供给预充电放大器144，作为新值写入DRAM单元147。除此之外的时间，读出放大器141的输出经由数据选择器145的输入A变为预充电放大器144的输入，被读出破坏的值被回写到DRAM单元中。
图12是表示图5所示的冗余存储器单元22的电路结构的一个实例的图。端子70是输入来自控制逻辑器21的地址信号即A0_CON信号～A7_CON信号的端子。端子71是来自控制逻辑器21和去往控制逻辑器21的数据信号即D0_CON信号的输入和输出端子。端子72是输入来自控制逻辑器21的时序信号即RAS_RD_CON信号、RAS_PC_CON信号、RD_CON信号、以及WR_CON信号的端子。
端子73、74、75是用于输入冗余补救的信号的端子，包括列冗余补救端子73、行冗余补救端子74、以及位冗余补救端子75。在该实例中，使用了3个端子作为用于冗余补救的端子，也可以与其他信号复用而只使用1个用于冗余补救的端子。
端子60、端子61、以及端子69是输出去往第1存储器芯片的信号的端子。地址信号即A0_CON信号～A7_CON信号以及数据信号即D0_CON信号按原样通过总线结构分别连接到端子60的A0_Loc信号～A7_Loc信号和端子61的D0_Loc信号。
时序信号即RAS_RD_CON信号、RAS_PC_CON信号、RD_CON信号、以及WR_CON信号在不执行冗余补救时作为RAS_RD信号、RAS_PC信号、RD_Loc信号、以及WR_Loc信号从端子69输出。在执行冗余补救时，OR门224的输出变为激活，禁止输出的禁止225变为有效，不从端子69输出RAS_RD信号、RAS_PC信号、RD_Loc信号、以及WR_Loc信号。
冗余列存储器234是用来以行为单位对存储单元的错误位进行补救的存储器。冗余行存储器235是用来以列为单位对存储单元的错误位进行补救的存储器。冗余位存储器236是用来以位为单位对存储单元的错误位进行补救的存储器。列解码器226是用来对指定列的地址进行解码的解码器，其输出经由RW逻辑器231输入到冗余列存储器234。行解码器227是用来对指定行的地址进行解码的解码器，其输出输入到冗余行存储器235。以下将以行为单位对存储单元的错误位进行的补救称为列冗余补救，将以列为单位进行的补救称为行冗余补救，将以位为单位进行的补救称为位冗余补救。
冗余行比较器221包含用来存储进行列冗余补救的行地址的缺陷地址存储单元以及将指定地址与所存储的地址进行比较的比较单元。冗余列比较器222包含用来存储进行行冗余补救的列地址的缺陷地址存储单元以及将指定地址与所存储的地址进行比较的比较单元。地址比较器223包含用来存储进行位冗余补救的地址的缺陷地址存储单元以及将指定地址与所存储的地址进行比较的比较单元。这些比较器221、222、223分别在来自列冗余补救端子73、行冗余补救端子74、以及位冗余补救端子75的信号变为激活时存储存储单元的错误位的地址。
RW逻辑器231、RW逻辑器232、以及RW逻辑器233是用来利用来自端子72的时序信号即RAS_RD_CON信号、RAS_PC_CON信号、RD_CON信号、以及WR_CON信号分别对来自冗余列存储器234、冗余行存储器235、冗余位存储器236的数据读出和数据写入进行控制的逻辑器。
冗余行比较器221、冗余列比较器222、以及地址比较器223将被指定的地址与存储的地址进行比较。如果比较的地址一致，则分别对冗余列存储器234、冗余行存储器235、以及冗余位存储器236指示进行数据读出和写入。使用冗余列存储器234、冗余行存储器235、以及冗余位存储器236进行冗余补救是经由OR门224将禁止部225置为有效，不向第1存储器芯片输出时序信号，以此抑制第1存储器芯片的工作。依照此种方式，能够从多个存储器芯片同时输出数据，即能够防止数据的冲突。
图13是表示冗余比较电路的电路结构的一个实例的图。冗余比较电路是用来存储进行冗余补救的地址并将指定的地址与存储的地址进行比较的电路，用于图12所示的冗余行比较器221、冗余列比较器222、以及地址比较器223。冗余比较电路包含缺陷地址存储单元即存储单元241和将指定的地址与存储单元241存储的地址进行比较的比较单元即一致判定部242。
锁存或非易失性存储器等存储单元241在表示进行冗余补救的冗余补救信号变为激活时，指示执行对输入的地址进行存储。在该实例中表示了对冗余补救地址本身进行存储的情况。进行以位为单位的冗余补救的地址比较器223的存储单元241存储全部地址信号值。冗余行比较器221和冗余列比较器222的存储单元241存储分别进行冗余补救的行地址和进行冗余补救的列地址。
图14是表示冗余比较电路的电路结构的另一个实例的图。是与图13所示的冗余比较电路不同的方式，对利用解码器243将输入的地址解码后的解码输出，在反熔丝存储单元244等之中存储有无冗余补救。在这种方式的情况下，地址的解码与存储一次完成，因此适用于对行或列进行冗余补救时等。
图15是表示图14所示的反熔丝存储单元244的电路结构的图。反熔丝245在存储解码器243的输出之前呈高阻抗，但存储解码器243的输出后，变为低阻抗。电阻器246是用来稳定存储前的状态的电阻。电阻器246比没有存储解码器243的输出时的反熔丝245的阻抗低，但具有足够高于存储了解码器243的输出时的反熔丝245的阻抗。
晶体管247是用来使反熔丝245中存储解码器243的输出的晶体管。电源248是用来使反熔丝245中存储解码器243的输出的电源。向反熔丝245中的存储是通过置为不想存储解码器243的输出的状态即置为High电平、将存储执行的信号置为激活而使晶体管247导通、在反熔丝245的两端施加反熔丝的工作电压而进行的。在反熔丝245的两端施加反熔丝的工作电压后，反熔丝245变为低阻抗状态即存储状态。变为存储状态之后，解码器的输出与有存储的状态即High电平时的输出一致。
图16是表示伪SRAM的读出时的时序图的一个实例的图。表示了使用DRAM作为第1存储器芯片的存储单元和第2存储器芯片的冗余存储器单元作为伪SRAM进行工作时，相关信号的时序。
相关信号有：用来选择第1存储器芯片的芯片选择CS信号、用来指定读出或写入的RW信号、用来指定地址的A0～A7信号、行读出时序即RAS_RD_CON信号、行重写时序即RAS_PC_CON信号、列读出时序即RD_CON信号、列写入时序即WR_CON信号、以及数据信号即D0信号。CS信号、RW信号、和A0～A7信号是去往存储器装置1的输入信号，D0信号是去往存储器装置1的输入信号和来自存储器装置1的输出信号。RAS_RD_CON信号、RAS_PC_CON信号、RD_CON信号、以及WR_CON信号是从第2存储器芯片的控制逻辑器向冗余存储器芯片的输入信号。
CS信号为激活即High电平期间，RW信号呈表示读出的High电平。地址A0～地址A7信号在CS信号激活期间指定应读出的地址。紧接着CS信号，行读出时序RAS_RD_CON信号变为激活后，从存储了数据的存储单元的行中读出数据。利用RAS_RD_CON信号从行中读出数据结束后，RD_CON信号变为激活，读出的1行之中由地址信号指定的列的数据被输出到D0信号。
从DRAM的数据读出因为是破坏性读出，需要将读出的行的数据写回去。该数据回写是通过在CS信号变为非激活即Low电平时将RAS_PC_CON信号置为激活而执行的，不需要从存储器装置1的外部提供特别的信号。
图17是表示伪SRAM的写入时的时序图的一个实例的图。相关信号是与图16所示信号相同的信号。在CS信号为激活的期间，RW信号呈表示写入的Low电平。地址A0～地址A7信号在CS信号激活期间指定应写入的地址。紧接着CS信号，RAS_RD_CON信号变为激活后，从包含写入数据的地址的行中读出数据。
其次，利用RAS_RD_CON信号从行中读出数据结束后，列写入时序WR_CON信号变为激活，读出的1行之中由地址信号指定的列的数据覆盖写到由D0信号提供的值中。包含被覆盖的值的1行数据的写入与读出时的回写同样地在CS信号变为非激活时将RAS_PC_CON信号置为激活而执行，不需要从存储器装置1的外部提供特别的信号。
图18是表示伪SRAM的读出、变更、写入时的时序图的一个实例的图。读出、变更、写入是在1个存储器周期内执行数据的读出和数据的写入。相关信号是与图16所示信号相同的信号。在CS信号为激活的期间，RW信号呈表示最初读出的High电平，接着变为表示写入的Low电平。地址A0～地址A7信号在CS信号激活期间指定应读出和写入的地址。
紧接着CS信号，RAS_RD_CON信号变为激活后，从存储了数据的存储单元的行中读出数据。利用RAS_RD_CON信号从行中读出数据结束后，RD_CON信号变为激活，读出的1行之中由地址信号指定的列的数据被输出到D0信号。
为了写入数据，RW信号变为表示写入的Low电平后，RD_CON信号变为非激活，同时，停止向D0信号输出数据。接着，将WR_CON信号置为激活，使用D0信号所指示的数据进行覆盖。包含被覆盖的数据的1行数据的回写与读出时的回写同样地在CS信号变为非激活时将RAS_PC_CON信号置为激活而执行的，不需要从存储器装置1的外部提供特别的信号。
这些工作利用控制逻辑器生成的时序执行。信号时序的调整可通过使用延迟线或CR(Capacitor Resistor：电容电阻)延迟发生电路等来实现。
图19是表示图1所示的存储器装置1的外观的一个实例的立体图。存储器装置1由4个第1存储器芯片10和1个第2存储器芯片20在厚度方向上层叠而成，这些存储器芯片被固定在支撑台19上。在存储器装置1中，各存储器芯片的端子通过在厚度方向贯穿各存储器芯片而设置的电极如图1所示电连接。依照此种方式，通过将各存储器芯片在厚度方向上层叠并连接，能够将信号传播的时间差缩至极小。图6所示的存储器装置2的一个实例的外观也与图19所示的立体图相同。
图20A和图20B是表示实施方式不同的存储器芯片的信号接收时序的图。横轴表示时间，纵轴表示电压。图20A是表示对将多个存储器芯片平面式配置而安装的存储器装置，从外部提供信号的情况下的各存储器芯片的输入端子的信号波形的图。各存储器芯片的信号接收时序相对于来自外部的信号即驱动器的输出波形偏移存储器芯片尺寸大小的量。
图20B是表示对于将多个存储器芯片按纵向即厚度方向层叠而安装的存储器装置，从外部提供信号的情况下的各存储器芯片的输入端子的信号波形的图。各存储器芯片之间的距离仅为存储器芯片的厚度大小，信号传播的时间差极小，因此，图20B中全部存储器芯片以相同时序接收信号。即，能够将全部存储器芯片当做1个存储器芯片那样进行控制。
依照此种方式，存储器装置1和存储器装置2由不具有冗余用存储器的第1存储器芯片和由对存储装置整体进行存储器控制的逻辑器以及冗余用的存储器构成的第2存储器芯片构成，信号线配置为能够对存储装置整体的存储器空间进行控制。存在于第1存储器芯片中的错误位全部通过第2存储器芯片的冗余存储器进行补救。经由第2存储器芯片连接到外部电路，由此易于进行冗余补救后的位置换。
第2存储器芯片进行冗余补救时，在执行第2存储器芯片的存储器控制的逻辑器中包含对第1存储器芯片的工作进行抑制的逻辑器，由此，第1存储器芯片中无需搭载对错误位进行分离的逻辑器。由此，第1存储器芯片不具备冗余用存储器，并且只搭载进行错误位分离的简单逻辑器即可。因此，第1存储器芯片的尺寸能够以最小的芯片尺寸实现同一容量。
进一步，采用将控制多个存储器芯片的控制逻辑器汇集到1个存储器芯片上的形式进行设置，将多个存储器芯片沿厚度方向层叠，由此不会产生信号传播的时间差，从其他存储器芯片看来，也能够实现与在同一存储器芯片内具备控制逻辑器相同的工作。
在针对具有相同的统计上的杂乱无序而发生的事件执行取多个平均的操作的情况下，由统计学可知，其平均值相同，其标准偏差为取平均的次数的平方根的倒数与之相乘得到的值。即，取平均的次数越多，标准偏差越小。这意味着分布更集中接近平均值的位置。即，错误位数的分布应该更集中于接近平均值的部分。
因此，在利用冗余用存储器补救错误位时，如果使其也可以使用其他存储器芯片上搭载的冗余用存储器，则与取多个平均的情况相同，错误位数可以按照集中于平均值附近的方式处理，因此，能够实现冗余存储器的存储容量最优化。
在将不具有冗余用存储器的多个第1存储器芯片和具有冗余用存储器的第2存储器芯片层叠的情况下，第2存储器芯片中应设置的冗余用存储器的存储容量是第1存储器芯片中存在的错误位的合计数，因此能够集中于平均数来求取。
以上，作为DRAM的层叠存储器进行了说明，但本申请的发明的应用并不限于DRAM，在其他存储方式的存储器装置、容量中也可以实施。
本发明只要不脱离其精神和主要特征，可以以其他各种各样的方式实施。因此，上述的实施方式在各个方面都只是示例，本发明的范围如权利要求书所示，不受说明书文本的限制。进一步，在权利要求书范围内的变形或改变都属于本发明。

Claims (5)

1.一种存储器装置，其特征在于，
包含存储器搭载单元，其是在厚度方向层叠构成的多个存储器搭载单元(10a～10d、20、100a～100d、200)，具有存储数据的存储单元(11)和用来存储该存储单元(11)的缺陷部分中应存储的数据的冗余存储器单元(22、26)这两者之中的至少1个，
当无法将上述存储单元的缺陷部分的存储器空间分配给具备有上述缺陷部分的存储单元的存储器搭载单元的冗余存储单元时，将上述缺陷部分的存储器空间分配给其他存储器搭载单元的冗余存储单元。
2.如权利要求1所述的存储器装置，其特征在于，
上述多个存储器搭载单元(10a～10d、20、100a～100d、200)具备：具有上述存储单元(11)但不具有上述冗余存储单元的第1存储器搭载单元(10a～10d、100a～100d)；以及具有上述冗余存储单元(22、26)但不具有上述存储单元的第2存储器搭载单元(20、200)，
上述第2存储器搭载单元(20、200)具有：控制单元(21、25)，其进一步将上述第1存储器搭载单元(10a～10d、100a～100d)具备的存储单元(11)的缺陷部分的存储器空间分配给上述第2存储器搭载单元(20、200)的冗余存储单元(22、26)，控制对上述第1存储器搭载单元(10a～10d、100a～100d)的存储单元(11)及上述第2存储器搭载单元(20、200)的冗余存储单元(22、26)的数据写入和读出，
上述多个存储器搭载单元(10a～10d、20、100a～100d、200)具备：1个或多个上述第1存储器搭载单元(10a～10d、100a～100d)；以及1个上述第2存储器搭载单元(20、20)。
3.如权利要求2所述的存储器装置，其特征在于，
上述第1存储器搭载单元(10a～10d、100a～100d)具有：存储用来识别第1存储器搭载单元(10a～10d、100a～100d)的识别编号的识别编号存储单元(15、17)，
上述控制单元(21、25)将基于上述识别编号特定的存储器空间分配给将对应的识别编号存储到上述识别编号存储单元(15、17)中的上述第1存储器搭载单元(10a～10d、100a～100d)的存储单元(11)。
4.如权利要求2所述的存储器装置，其特征在于，
上述第1存储器搭载单元(100a～100d)具有：为了选择第1存储器搭载单元(100a～100d)而能够预先设定的芯片选择单元(49)，
上述控制单元(25)将与上述每个芯片选择单元(49)对应起来分割的存储器区间分配给利用上述芯片选择单元(49)选择的第1存储器搭载单元(100a～100d)的存储单元(11)。
5.如权利要求2～4的任意一个所述的存储器装置，其特征在于，
具有：
缺陷地址存储单元，存储表示上述第1存储器搭载单元(10a～10d、100a～100d)所具有的存储单元(11)的缺陷部分位置的地址；以及
比较单元，将上述缺陷地址存储单元中存储的地址与读出和写入数据的地址进行比较，
上述控制单元(21、25)在利用上述比较单元所比较的地址一致时，取代上述第1存储器搭载单元(10a～10d、100a～100d)的存储单元(11)，对上述第2存储器搭载单元(20、200)的冗余存储单元(22、26)的对应地址进行数据读出或写入。
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