CN102280135A - 半导体器件以及集成半导体器件 - Google Patents

Abstract

本发明提供了半导体器件和半导体集成器件。该半导体器件包括：半导体标识符保持部件，配置为保持用于标识半导体器件的半导体标识符；以及控制部件，配置以使得一旦在接收到保持半导体标识符的外部输入指令之后经过预定时间段，控制部件就发布保持紧接在下游的半导体器件的半导体标识符的指令给紧接在该半导体器件下游的半导体器件，以及在接收到外部输入指令的时间点与发布保持其半导体标识符的指令给紧接在下游的半导体器件的时间点之间的时间段期间，控制部件使得半导体标识符保持部件保持外部输入标识符。

Description

半导体器件以及集成半导体器件

技术领域

本发明涉及半导体器件以及集成半导体器件。更具体地，本发明涉及具有用于在制造时支持测试的电路结构的半导体器件以及集成半导体器件。

背景技术

诸如通过将半导体芯片以多层堆叠而形成的多层半导体器件之类的集成半导体器件具有多个芯片选择端子，用于单独地控制配置的半导体芯片。在很多情况下，提供适当数目的芯片选择端子以便寻址分层的半导体芯片。因此需要与半导体芯片的层数目的增长成比例地增加芯片选择端子的数目。

确定在半导体器件上使用多个芯片选择端子中的哪一个的技术是已知的。关于这种技术，涉及向每个芯片提供唯一的芯片ID以及使用熔丝修整以便单独地控制芯片(例如，见日本专利特开No.2005-122823(图3))

发明内容

根据上面所述的技术，一旦将芯片ID分配给给定的半导体芯片，芯片ID与相应的芯片选择端子之间的关系就保持不变。这样在制造阶段时会带来以下问题：在测试时多层半导体器件的分层的芯片半导体器件单独地测量。在这种情况下，使用中的测试设备需要与用于芯片选择的芯片选择端子的数目一样多的端子。考虑到多层半导体器件的大量生产，需要每个测试设备可以同时测试尽可能多的多层半导体器件。然而，因为测试器件上端子的数目是有限的，如果期望增加要同时测试的多层半导体器件的数目，则除了减少测试器件上的可以分配给单个多层半导体器件的那些端子的数目之外，没有其它选择。这样会造成这样的局面：通常在测试时，测试设备难以向所有芯片选择端子分配它的端子。然而，如果要分配给芯片选择端子的端子数目是有限的，则不可以测量组成多层半导体器件的所有半导体芯片。例如，假设测试设备只有一个端子要分配给芯片选择端子。在多层半导体器件中，每个芯片选择端子与每个半导体芯片相对应。因此，测试设备只可以控制与连接到分配的端子的芯片选择端子相对应的一个半导体芯片。也就是说，在这种情况下只可以测试一个半导体芯片。

鉴于以上事实提出本发明，以及假设测试组成集成半导体器件的所有半导体芯片，本发明提供用于减少测试设备上分配给芯片选择端子的那些端子的数目的配置。

根据本发明的一个实施例，提供了半导体器件，包括：半导体标识符保持部件，配置为保持用于标识半导体器件的半导体标识符；以及控制部件，配置为使得一旦在接收到保持半导体标识符的外部输入指令之后经历预定时间段，控制部件就发布指令给紧接在该半导体器件下游的半导体器件以保持紧接在下游的半导体器件的半导体标识符，以及在接收外部输入指令的时间点与发布指令给紧接在下游的半导体器件以保持其半导体标识符的时间点之间的时间段期间，控制部件使得半导体标识符保持部件保持外部输入标识符。该结构提供当指令紧接在下游的半导体器件保持其半导体标识符时，响应保持半导体标识符的外部输入指令而保持半导体标识符的功能。

优选地，半导体器件还包括信号选择部件，配置为使得当在用于选择性地控制半导体器件的、与半导体标识符相对应地输入的多个半导体器件选择信号中，使能与半导体器件标识符保持部件中保持的半导体标识符相对应的半导体器件选择信号时，信号选择部件可以使能与保持的半导体标识符相对应的半导体器件的内部电路。假定其半导体标识符正保持在半导体标识符保持部分中，该结构提供允许半导体器件操作的功能。

优选地，一旦在停止保持半导体标识符的外部输入指令之后经过预定时间段，控制部件就可以停止发布指令给紧接在下游的半导体器件以保持其半导体标识符；以及在停止保持半导体标识符的外部输入指令的时间点与停止发布指令给紧接在下游的半导体器件以保持其半导体标识符的时间点之间的时间段期间，控制部件可以使得半导体标识符保持部件复位正在保持的半导体标识符。当指令紧接在下游的半导体器件复位其半导体标识符时，该结构提供响应于停止保持半导体标识符的外部输入指令而复位半导体标识符的功能。

优选地，一旦输入指令保持半导体标识符的保持命令，控制部件就可以在输入保持命令之后经过预定时间段时指令紧接在下游的半导体器件保持其半导体标识符；以及在输入保持命令的时间点与指令紧接在下游的半导体器件保持其半导体标识符的时间点之间的时间段期间，控制部件可以使得半导体标识符保持部件保持半导体标识符。当指令紧接在下游的半导体器件保持其半导体标识符时，该结构提供响应于保持命令而保持半导体标识符的功能。

优选地，本公开的半导体器件还包括固定半导体标识符保持部件，配置为保持与半导体器件对应的固定半导体标识符；以及如果在用于选择性地控制半导体器件的、与半导体标识符相对应地输入的多个半导体器件选择信号中，仅使能与固定半导体标识符对应的半导体器件选择信号，则控制部件可以指令紧接在下游的半导体器件保持其半导体标识符以及使得半导体标识符保持部件保持半导体标识符。该结构提供使得与匹配固定半导体标识符的半导体标识符相对应得使能其半导体器件选择信号的串联连接的半导体器件之一响应于保持命令而操作的功能。

优选地，一旦输入指令半导体标识符复位的复位命令，控制部件就可以指令紧接在该半导体器件前面的半导体器件复位紧接在前面的半导体器件的半导体标识符。该结构提供指令紧接在前面的半导体器件复位其半导体标识符的功能。

优选地，给出来自紧接在下游的半导体器件的复位半导体标识符的指令，控制部件可以指令紧接在前面的半导体器件复位其半导体标识符。该结构提供允许紧接在下游的半导体器件指令当前半导体器件复位其半导体标识符的功能。

优选地，一旦在响应于保持命令的输入而正在指令紧接在下游的半导体器件保持其半导体标识符时接收到复位半导体标识符的指令，控制部件就可以在接收到复位半导体标识符的指令之后经过预定时间段时停止紧接在下游的半导体器件保持其半导体标识符的指令；以及在接收复位半导体标识符的指令的时间点与停止紧接在下游的半导体器件保持其半导体标识符的指令的时间点之间的时间段期间，控制部件可以复位半导体标识符保持部件中正在保持的半导体标识符。该结构提供允许响应于保持命令而操作的半导体器件响应于复位命令而操作的功能。

根据本公开的另一实施例，提供了包括多个半导体器件的集成半导体器件，每个半导体器件包括：半导体标识符保持部件，配置为保持用于标识半导体器件的半导体标识符；以及控制部件，配置为使得一旦在接收到保持半导体标识符的外部输入指令之后经过预定时间段，控制部件就发布指令给紧接在半导体器件下游的半导体器件以保持紧接在下游的半导体器件的半导体标识符，以及在接收到外部输入指令的时间点与发布指令给紧接在下游的半导体器件以保持其半导体标识符的时间点之间的时间段期间，控制部件使得半导体标识符保持部件保持并行地发布给多个半导体器件中所有半导体器件的外部输入标识符。该结构提供当指令紧接在下游的半导体器件保持其半导体标识符时，允许组成集成半导体器件的每个半导体器件根据保持半导体标识符的外部输入指令而保持所述的半导体器件的半导体标识符的功能。

根据以上所述的本公开，期望的半导体标识符可以根据由外部输入半导体标识符指定信号指定的半导体标识符而设置到构成集成半导体器件的每个半导体器件。该配置使得测试器件可以使用单个半导体标识符控制每个半导体器件。假定测试组成每个集成半导体器件的所有半导体器件，这又提供了减少测试器件上分配给芯片选择端子的端子数目的效果。

附图说明

图1是示出作为本发明第一实施例的集成半导体器件的典型结构的示意图；

图2是示出作为第一实施例的多层类型集成半导体器件的典型结构的示意图；

图3是示出用于作为第一实施例的集成半导体器件的典型测试环境的示意图；

图4是示出与第一实施例中设置第0芯片至第三芯片的芯片标识符相对应的典型操作定时的定时图；

图5是示出与第一实施例中复位第0芯片至第三芯片的芯片标识符相对应的典型操作定时的定时图；

图6是示出作为本发明第二实施例的集成半导体器件的典型结构的示意图；

图7是示出作为第二实施例的多层类型集成半导体器件的典型结构的示意图；

图8是示出用于作为第二实施例的集成半导体器件的典型测试环境的示意图；

图9是示出与第二实施例中设置第0芯片至第三芯片的芯片标识符相对应的典型操作定时的定时图；以及

图10是示出与第二实施例中复位第0芯片至第三芯片的芯片标识符相对应的典型操作定时的定时图。

具体实施方式

以下将描述本发明的一些优选实施例。描述将按照以下标题给出：

1.第一实施例(使用从单个芯片选择端子输入的信号测试组成多层半导体器件的每块芯片的结构；从测试器件输入用于指定要设置的芯片标识符的外部控制信号的示例)；以及

2.第二实施例(使用从单个芯片选择端子输入的信号测试组成多层半导体器件的每块芯片的结构；从测试器件输入用于设置芯片标识符的命令的示例)。

<1.第一实施例>

[集成半导体器件的典型结构]

图1示意地示出作为本发明第一实施例的集成半导体器件100的典型结构。集成半导体器件100包括从第0芯片200-0至第N芯片200-N的(N+1)个芯片。在图1中，示出第0芯片200-0至第N芯片200-N以多层方式连接。第0芯片200-0至第N芯片200-N中的每个都是各自独立的半导体器件。因为这些芯片用相同的工艺制造，所以他们具有相同的结构。在第一实施例中，可以假定在功能上每个芯片200都是DRAM(动态随机存取存储器)，但是并不限于此功能。

单个芯片200的典型结构由图1中的第0芯片200-0的示意结构指示。芯片200拥有以下端子：(N+1)个芯片选择信号输入端子301A-0至301A-N，以及(N+1)个芯片选择信号输出端子301B-0至301B-N。芯片选择信号输入端子301A-0至301A-N分别与芯片选择信号输出端子301B-0至301B-N配对，并且它们内部互连。单个芯片200-n的芯片选择信号输出端子301B-0至301B-N分别连接到紧接在下游的芯片200-(n+1)的芯片选择信号输入端子301A-0至301A-N。

每个芯片200都具有与控制信号输出端子302B配对的控制信号输入端子302A。单个芯片200-n的控制信号输出端子302B连接到紧接在下游的芯片200-(n+1)的控制信号输入端子302A。

每个芯片200还具有与地址输出端子303B配对的地址输入端子303A。在芯片200内，地址输入端子303A与地址输出端子303B互连。单个芯片200-n的地址输出端子303B连接到紧接在下游的芯片200-(n+1)的地址输入端子303A。以该配置，在第一级(first stage)输入到第0芯片200-0的地址信号ADR被并行地提供到第0芯片200-0至第N芯片200-N。

每个芯片200还具有与命令输出端子304B配对的命令输入端子304A。在芯片200内，命令输入端子304A也与命令输出端子304B互连。单个芯片200-n的命令输出端子304B连接到紧接在下游的芯片200-(n+1)的命令输入端子304A。以该配置，在第一级输入到第0芯片200-0的命令信号CMD被并行地提供到第0芯片200-0至第N芯片200-N。

每个芯片200还具有与时钟输出端子305B配对的时钟输入端子305A。在芯片200内，时钟输入端子305A也与时钟输出端子305B互连。单个芯片200-n的时钟输出端子305B连接到紧接在下游的芯片200-(n+1)的时钟输入端子305A。以该配置，在第一级输入到第0芯片200-0的时钟信号CLK被并行地提供到第0芯片200-0至第N芯片200-N。

此外，每个芯片200并入控制信号输出部件210、芯片标识符保持部件250、信号选择部件260以及内部电路290。在测试时间一旦从外部通过控制信号输入端子302A输入外部控制信号TRGI，控制信号输出部件210就生成下游芯片控制信号TRGO，然后通过控制信号输出端子302B输出生成的信号TRGO。例如，下游芯片控制信号TRGO可以与时钟CLK同步输出。下游芯片控制信号TRGO通过它的控制信号输入端子302A输入到紧接在下游的芯片200作为外部控制信号TRGI。外部控制信号TRGI起用于在芯片200上指定要设置的芯片标识符的信号的作用。控制信号输出部件210还控制芯片标识符保持部件250保持的定时，然后使用例如芯片标识符保持控制信号REGEN以及上述下游芯片控制信号TRGO输出芯片标识符。顺便提到，控制信号输出部件210是所附权利要求所述的控制部件的示例。

当测试集成半导体器件时，测试器件通常输入地址信号ADR到地址输入端子303A。芯片标识符保持部件250保持由指定要设置的芯片标识符的值的输入地址信号ADR指示的芯片标识符的值。芯片标识符保持部件250保持芯片标识符值，然后输出值作为设置芯片标识符HLDID。顺便提到，芯片标识符保持部件250是所附权利要求所述的半导体标识符保持部件的示例。

作为地址ADR输入的芯片标识符是分配给从第0芯片200-0到第N芯片200-N的(N+1)个芯片的任意一个芯片标识符。作为具体示例，假设分配给由第0芯片200-0至第N芯片200-N组成的(N+1)个芯片的芯片标识符(ID)范围从“0”至“N”。在这种情况下，输入芯片标识符“0”至“N”之一作为地址ADR。保持芯片标识符的操作定时由时钟CLK以及由控制信号输出部件210生成的下游芯片控制信号TRGO来设置。

以该实施例，分别与芯片标识符“0”至“N”相对应地提供芯片选择信号输入端子301A-0至301A-N。芯片选择信号CS-0至CS-N分别输入到芯片选择信号输入端子301A-0至301A-N。信号选择部件260选择通过芯片选择信号输入端子301A-0至301A-N输入的芯片选择信号CS-0至CS-N中的一个。信号选择部件260输入由芯片标识符保持部件250输出的设置芯片标识符HLDID作为选择控制信号。也就是说，信号选择部件260用于从与设置芯片标识符HLDID指示的芯片标识符的值相对应的芯片选择信号输入端子301A中选择芯片选择信号CS-n。

内部电路290是当芯片200处于正常操作时操作的电路的集合(aggregate)。在测试时间，内部电路290是测试的目标。例如，如果芯片200是如上所述的DRAM，则内部电路290由存储器阵列及其外围电路组成。在这种情况下，根据从命令输入端子304A输入的诸如读或者写命令之类的命令CMD存取内部电路290中的存储器阵列。存取操作根据时钟CLK定时。还有，当使能的芯片选择信号CS正在从信号选择部件260输入时，内部电路290响应输入命令CMD而进入活动状态，并变成可操作。例如，当没有输入芯片选择信号CS时，内部电路290处于非活动状态，并拒绝任意命令CMD的输入。信号选择部件260是所附权利要求所述的信号选择部件的示例。

例如在内部电路290构成DRAM时，实际上提供适当的输入/输出端子，以处理多个信号，诸如时钟使能信号、行地址选通信号、列地址选通信号以及写入使能信号。以该实施例，为了简单化以及说明的目的，以上仅示出命令输入端子304A以及命令输出端子304B来表示实际配置的信号端子。虽然在实践中提供多个输入/输出端子以处理地址，但是以上仅示出地址输入端子303A以及地址输出端子303B来表示可以配置的实际端子。此外，实际的芯片200拥有数据输入/输出端子，但是其并没有示出。

[多层类型集成半导体器件的典型结构]

在实践中，作为本公开一个实施例的集成半导体器件可以由芯片200以多层堆叠而构成。图2示出多层类型集成半导体器件100的典型结构。在图2中，示出具有包括已经在图1中指示的控制信号输出部件210、芯片标识符保持部件250以及信号选择部件260的具体结构的第0芯片200-0。图2还示出用于正常操作的固定芯片标识符保持部件270。为了说明的目的，示出图2中的集成半导体器件100仅具有从第0芯片200-0到第三芯片200-3的四个芯片。没有示出内部电路290。

如图2所示，多层类型集成半导体器件100具有从下到上堆叠的第0芯片200-0、第一芯片200-1、第二芯片200-2以及第三芯片200-3。

在该结构中，每个芯片200具有在下侧配备(furnish)的芯片选择信号输入端子301A-0至301A-3、控制信号输入端子302A、地址输入端子303A、命令输入端子304A以及时钟输入端子305A。还有，每个芯片200具有在上侧配备的芯片选择信号输出端子301B-0至301B-3、控制信号输出端子302B、地址输出端子303B、命令输出端子304B以及时钟输出端子305B。在实践中，例如，这些端子可以作为微凸块(micro-bump)形成。

在上侧配备的给定端子(微凸块)与其在下侧的相对方配对的每个芯片200上，配对的端子在平面方向上位于相同的位置。以该配置，在彼此相邻的垂直堆叠的两块芯片200之间，在较下芯片的上侧配备的端子与较上芯片的下侧上它们配对的向对方接触连接。也就是说，较下芯片200的上侧上的芯片选择信号输出端子301B-0至301B-3分别与较上芯片200的下侧上的芯片选择信号输入端子301A-0至301A-3接触连接。较下芯片200的上侧上的控制信号输出端子302B与较上芯片200的下侧上的控制信号输入端子302A接触连接。较下芯片200的上侧上的地址输出端子303B与较上芯片200的下侧上的地址输入端子303A接触连接。较下芯片200的上侧上的命令输出端子304B与较上芯片200的下侧上的命令输入端子304A接触连接。较下芯片200的上侧上的时钟输出端子305B与较上芯片200的下侧上的时钟输入端子305A接触连接。

在芯片200内，连接芯片选择信号输入端子301A-0至301A-N与芯片选择信号输出端子301B-0至301B-N的信号线分别形成为通过电极(throughelectrode)，也已知为硅通道(through-silicon vias：TSV)。类似地，在芯片200内，连接地址输入端子303A与地址输出端子303B的信号线形成为通过电极。连接命令输入端子304A与命令输出端子304B的信号线以及连接时钟输入端子305A与时钟输出端子305B的信号线也形成为通过电极。

以下解释图2所示的控制信号输出部件210、芯片标识符保持部件250以及信号选择部件260的典型结构。第一实施例的控制信号输出部件210内部仅包括外部控制信号支持输出部件220。外部控制信号支持输出部件220包括控制信号输入电路221、同或(exclusive-NOR)门222、反相器223以及控制信号输出电路224。

控制信号输入电路221从控制信号输入端子302A输入外部控制信号TRGI以及在用于信号输出的时钟CLK的上升沿锁存输入信号。同或门222输出从控制信号输入电路221的输出以及从反相器223的输出的同或。同或门222的输出作为芯片标识符保持控制信号REGEN输入到芯片标识符保持部件250中的芯片标识符寄存器252的使能端子。

控制信号输出电路224输入由控制信号输入电路221输出的信号，以及在用于信号输出的时钟CLK的下降沿锁存输入信号。控制信号输出电路224的输出作为下游芯片控制信号TRGO从控制信号输出端子302B输出。控制信号输出电路224的输出还输入到反相器223。此外，控制信号输出电路224的输出作为选择器控制信号输入到芯片标识符保持部件250中的选择器253。

芯片标识符保持部件250由地址输入电路251、芯片标识符寄存器252以及选择器253组成。地址输入电路251输入从地址输入端子303A馈送的作为地址ADR的以及指定要设置的芯片标识符的信号，以及在用于信号输出的时钟CLK的上升沿锁存输入信号。

在实践中，地址信号ADR可以由例如预定位数组成。具体地，如果存在如图2的示例所示配置的四个芯片200，使得存在数字芯片标识符“0”至“3”，则最少需要两位。与寻址至少两位的预定数目相对应地，构造组成芯片标识符保持部件250的电路。

当输入到使能端子的芯片标识符保持控制信号REGEN是表示使能状态的高(High)时，芯片标识符寄存器252保持由地址输入电路251输出的芯片标识符的值。

选择器253根据由控制信号输出电路224输出的选择控制信号选择由芯片标识符寄存器252输出的或者从固定芯片标识符保持部件270输出的寄存器值REG，并且将所选择的寄存器值REG作为设置芯片标识符HLDID输出。当选择控制信号是高时，选择器253选择寄存器值REG；当选择控制信号是低(Low)时，选择器253选择由固定芯片标识符保持部件270输出的固定标识符值的值。

固定芯片标识符保持部件270保持预先固定地分配给所述芯片的芯片标识符(即，固定芯片标识符)。例如，固定芯片标识符可以用于在正常操作时的芯片选择。这里假定将固定芯片标识符分配给第0芯片200-0至第三芯片200-3如下：固定芯片标识符值“0”分配给第0芯片200-0；以及固定芯片标识符值“1”、“2”以及“3”类似地分别分配给第一芯片200-1、第二芯片200-2以及第三芯片200-3。顺便提到，固定芯片标识符保持部件270是所附权利要求所述的固定半导体标识符保持部件的示例。

信号选择部件260由如图所示的单个选择器260a组成。例如，图2中的选择器260a拥有四个输入端子，分别连接到四根信号线，该四根信号线又连接到芯片选择信号输入端子301A-0至301A-3。当作为选择控制信号输入的设置芯片标识符HLDID是“0”时，选择器260a选择连接到芯片选择信号输入端子301A-0的信号线。类似地，当设置芯片标识符HLDID指示值“1”至“3”中的一个时，选择器260a选择连接到芯片选择信号输入端子301A-0至301A-3的相应的一条信号线。选择器260a继续输出所选的信号线上输出的芯片选择信号CS到内部电路290(图2中未示出)。其余第一芯片200-1至第三芯片200-3也具有与图2所示的第0芯片200-0相同的结构。

[集成半导体器件的典型测试环境]

图3示出作为本公开第一实施例的集成半导体器件100的典型测试环境。在图3的示例中，如在图2中，示出集成半导体器件100以堆叠成多层的四个半导体芯片(第0芯片200-0至第三芯片200-3)构造。在当前上下文中，测试指的是在其制造阶段检查以及测量集成半导体器件100的质量、性能等。

如图3所示，集成半导体器件100的测试环境通过首先在集成半导体器件100的最低级将芯片作为逻辑400以分层方式附加到第0芯片200-0的下侧形成。逻辑400控制正常操作时集成半导体器件100的芯片200，以及由内部电路420控制。分组衬底500附加到逻辑400的下侧。作为典型产品，半导体集成半导体器件100、逻辑400以及分组衬底500可以集成在单个单元中。在分组衬底500的下侧，与从测试设备600引出的信号线相对应，提供六个端子501至506。

在逻辑400的上侧，提供各自与布置在第0芯片200-0的下侧的端子相对应的多个端子401。也就是说，提供各自与芯片选择信号输入端子301A-0至301A-N相对应的端子401。还提供各自与控制信号输入端子302A、地址输入端子303A、命令输入端子304A以及时钟输入端子305A相对应的端子401。在端子401的外围中在逻辑400的上侧，提供例如六个焊盘402至407。这六个焊盘用线接合连接到从分组衬底500上的端子501至506引出的信号线。

测试设备600用于测试集成半导体器件100。对于单个集成半导体器件100，支持本公开第一实施例的测试设备600输出测试控制信号TST、芯片选择信号CS-0、外部控制信号TRGI-0、地址ADR、命令CMD以及时钟CLK。在测试设备600上，提供分别输出测试控制信号TST、芯片选择信号CS-0、外部控制信号TRGI-0、地址ADR、命令CMD以及时钟CLK的端子601至606。在实践中，这些信号组可以通过未示出的其它端子输出到多个集成半导体器件100。

测试控制信号TST从端子501经由焊盘402输入到逻辑400中的内部电路420。芯片选择信号CS-0从端子502经由焊盘403输入到逻辑400中的选择器411的输入端子之一。外部控制信号TRGI-0从端子503经由焊盘404以及经由逻辑400上侧上的端子401连接到第0芯片200-0的控制信号输入端子302A。地址ADR从端子504经由焊盘405输入到逻辑400中的选择器412的输入端子之一。命令CMD从端子505经由焊盘406输入到选择器413的输入端子之一。时钟CLK从端子506经由焊盘407输入到逻辑400中的选择器414的输入端子之一。

在正常操作时，逻辑400的内部电路420任意地输出芯片选择信号CS-0至CS-3中的一个。在正常操作时，为了选择多个芯片，内部电路420可以输出芯片选择信号CS-0至CS-3中的两个或更多。由内部电路420输出的芯片选择信号CS-0连接到选择器411的另一输入端子。选择器411的输出经由与芯片选择信号CS-0对应的端子401馈送到第0芯片200-0的芯片选择信号输入端子301A-0。还有，由内部电路420输出的芯片选择信号CS-1至CS-3分别经由相对应的端子401提供到第一芯片200-0的芯片选择信号输入端子301A-0至301A-3。

在正常操作时，在需要时，内部电路420输出各种地址ADR以及命令CMD。内部电路420还生成以及输出时钟CLK。由内部电路420输出的地址ADR、命令CMD以及时钟CLK中的每个分别输入到每个选择器412至414的另一输入端子。选择器412的输出经由相对应的端子401馈送到第0芯片200-0的地址输入端子303A。选择器413的输出经由相对应的端子401发送到第0芯片200-0的地址输入端子304A。选择器414的输出经由相对应的端子401提供到第0芯片200-0的地址输入端子305A。

如果测试控制信号TST通常为高以指示测试模式有效，则内部电路420设置选择器411至414为选择性地输出从测试设备600输入的信号的状态。该设置提供来自测试设备的芯片选择信号CS-0、外部控制信号TRGI-0、地址ADR、命令CMD以及时钟CLK没有改变地输入到第0芯片200-0的状态。也就是说，提供适当的信号路径以支持测试环境。

在正常操作时，另一方面，例如，没有输入测试控制信号TST，以使得信号TST可以维持低。作为响应，内部电路420设置选择器411至414为选择性地输出由内部电路420输出的信号的状态。该设置使内部电路420与正常操作相对应地控制芯片200成为可能。

[测试模式下集成半导体器件的工作概述]

在测试作为本公开一个实施例的集成半导体器件100时存在以下限制：在图2所示的每个芯片200上，与以层堆叠的四个芯片200相对应地提供四个芯片选择信号输入端子301A-0至301A-3。然而，测试器件仅允许使用与一个集成半导体器件100的芯片选择信号输入端子连接的一个端子。因为需要一个测试设备同时测试尽可能多的集成半导体器件100，所以该限制一般是有效的。

因此如图3所示，测试设备600只具有一个端子602，作为通过其馈送芯片选择信号到一个集成半导体器件100的端子。在该设置中，只有芯片选择信号CS-0从测试设备600经由与芯片选择信号输入端子301A-0相对应的信号路径输入到构成集成半导体器件100的每个芯片200。芯片选择信号CS-0与具有值“0”的芯片标识符相对应。

在这种情况下，例如，如果存储在固定芯片标识符保持部件270中的固定芯片标识符以与正常操作时相同的方式使用，则只有第0芯片200-0可以选择芯片选择信号CS-0以及将其馈送到内部电路290。也就是说，仅仅测试第0芯片200-0，而没有测试其余第一芯片200-1至第三芯片200-3。

以本发明的该实施例，在芯片200内提供以上关于图2所述的控制信号输出部件210以及芯片标识符保持部件250。这些部件使设置期望的芯片标识符给每个配置的芯片200成为可能，如以下将解释的。例如，具有值“0”的芯片标识符可以设置给第0芯片200-0至第三芯片200-3中的任意一个；可以给每个其余芯片分配具有除了“0”以外的值的芯片标识符。也就是说，虽然条件是只有芯片选择信号CS-0从一个芯片选择信号输入端子301A-0输出，但是有可能测试第0芯片200-0至第三芯片200-3。

[芯片标识符设置操作的示例]

图4中的定时图示出在图3指示的测试环境中，由其结构在图2中示出的集成半导体器件100执行的与芯片标识符的设置相对应的操作示例。

其中以使用中的本公开第一实施例设置芯片标识符，以防止有效信号由测试器件600输出的方式，设置芯片选择信号CS-0以及地址ADR。这里假定芯片选择信号CS-0以及地址ADR是低活动信号。于是其中将设置芯片标识符，当输出时芯片选择信号CS-0以及地址ADR保持高。但是，当在设置芯片标识符之后进行测试时实际执行检查以及测量时，连续输出芯片选择信号CS-0，以及当需要时还输出地址ADR。

在图4中的时间t1之前，测试器件600输出表示禁能状态的“低”外部控制信号TRGI-0。在该条件下，第0芯片200-0中的控制信号输出部件210的控制信号输出电路224输出与禁能状态相对应的“低”下游芯片控制信号TRGO-0。还有在该状态下，输入到芯片标识符保持部件250中的芯片标识符寄存器252的使能端子的芯片标识符保持控制信号REGEN是反映禁能状态的低。因此芯片标识符寄存器252的寄存器值处于不保持有效芯片标识符值的初始状态。还有在该状态里，随着控制信号输出电路224的输出是“低”，设置芯片标识符保持部件250的选择器253以选择固定芯片标识符保持部件270侧。应该注意，因为芯片选择信号CS-0是非活动的，所以信号选择部件260不输出有效芯片选择信号CS-0。

在上述状态下，由第0芯片200-0输出的外部控制信号TRGI-0作为外部控制信号TRGI-1输入到位置紧接在之上的第一芯片200-1。为此，第一芯片200-1处于与第0芯片200-0相同的状态。也就是说，控制信号输出电路224输出与禁能状态相对应的“低”下游芯片控制信号TRGO-1，以及芯片标识符寄存器252的寄存器值REG处于初始状态。还有，下游芯片控制信号TRGO-1输入到第二芯片200-2，以使得下游芯片控制信号TRGO-2相应地输入到第三芯片200-3。相对应地，芯片标识符寄存器252的寄存器值REG在第二芯片200-2以及第三芯片200-3两者中都处于初始状态。以本公开的第一实施例，如上所述，当测试设备600输出为低的外部控制信号TRGI-0时，有可能逐个地初始化组成集成半导体器件100的芯片。

在时间t1，为了设置芯片标识符，测试设备600将外部控制信号TRGI-0反相为与使能状态相对应的高，然后输出反相的外部控制信号TRGI-0。同时，测试设备600输出表示芯片标识符“0”(ID＝0)的地址ADR。顺便提到，时间t1是时钟CLK下降的时间点。表示芯片标识符“0”的地址ADR的输出从时间t1继续直到从时间t1开始一个完整的时钟周期之后时钟CLK再次下降时的时间t3时为止。

在时间t2时钟CLK的上升沿时，第0芯片200-0中的控制信号输出部件210的控制信号输入电路221锁存在时间t1反相为高的外部控制信号TRGI-0。外部控制信号TRGI-0的输入用于指示第0芯片200-0保持它的芯片标识符。在时间t2，控制信号输出电路224维持“低”输出。因此，同或门222的输出，即输入到芯片标识符寄存器252的使能端子的芯片标识符保持控制信号REGEN从低反相为高。

同时，在芯片标识符保持部件250中，在时钟CLK上升的时间t2，地址输入电路251锁存在时间t1输出的芯片标识符值“0”，以及输出锁存的芯片标识符值到芯片标识符寄存器252。在同一时间t2，芯片标识符寄存器252保持在使能端子的输入信号从低反相为高时输入的芯片标识符值“0”作为寄存器值REG-0。保持芯片标识符值作为寄存器值REG-0的操作继续直到外部控制信号TRGI-0随后反相为低(禁能)时为止，其将在稍后论述。

在时钟CLK下降的时间t3，控制信号输出部件210(外部控制信号支持输出部件220)的控制信号输出电路224锁存在时间t2反相为高的控制信号输入电路221的输出。这使得下游芯片控制信号TRGO-0在时间t3从低反相为高，以及反相的下游芯片控制信号作为外部控制信号TRGI-1输入到位置紧接在之上的第一芯片200-1。

下游芯片控制信号TRGO-0还输入到反相器223。这使得在时间t2从低反相到高的同或门222的输出在时间t3再次反相为低。其后，同或门222的输出保持低。也就是说，芯片标识符保持控制信号REGEN在时间t3从高反相到低，且其后仍是低。这使得芯片标识符寄存器252连续地保持在紧接在时间t3之前保持的寄存器值REG-0，直到至使能端子的输入信号随后反相为高时为止。

因为下游芯片控制信号TRGO-0用作选择器253的选择控制信号，所以从时间t3开始，设置选择器253选择寄存器值REG-0并且输出所选的寄存器值作为设置芯片标识符HLDID。以这样的方式，在时间t2与时间t3之间，保持作为地址ADR输入的芯片标识符的值作为寄存器值REG-0，以及输出这样保持的值作为设置芯片标识符HLDID。这是如何在第0芯片200-0上设置芯片标识符。

在时间t3，反相为高的外部控制信号TRGI-1输入到第一芯片200-1，如上所述。在时间t3，测试设备600还将表示芯片标识符的地址ADR的信号改变为“1”，以及输出改变的信号直到时钟CLK的一个完整时钟周期之后的时间t5时为止。如上所述，在时间t1与时间t3之间，位置紧接在之上的第一芯片200-1的工作变得与第0芯片200-0的工作相同。也就是说，在时间t4在寄存器值REG处保持值“1”，即，设置芯片标识符“1”。在时间t5，输出下游芯片控制信号TRGO-1。

上述下游芯片控制信号TRGO-1被作为外部控制信号TRGI-2输入到第二芯片200-2。在时间t5与时间t7之间，假设，测试设备600将由地址ADR表示的芯片标识符的值改变为“2”，以及输出改变的芯片标识符。以这样的方式，在时间t6，第二芯片200-2保持芯片标识符“2”。在时间t7，输出下游芯片控制信号TRGO-2。

下游芯片控制信号TRGO-2还作为外部控制信号TRGI-3输入到第三芯片200-3。在时间t7与时间t9之间，保持芯片标识符“3”。在时间t9，输出下游芯片控制信号TRGO-3。应该注意，在堆叠中第三芯片200-3位于最上面，以使得下游芯片控制信号TRGO-3将不会输入到任何其他芯片。

以本公开的第一实施例，如上所述，测试设备600首先输入使能状态的外部控制信号TRGI-0到位于堆叠中最下面的第0芯片200-0(在第一级)。然后可以逐个地将第一级芯片至最后级芯片设置为使能状态，其中例如能够利用时钟CLK的一个完整时钟周期时间差来连续地输入芯片标识符。在这种情况下，测试设备600以与时钟CLK的一个完整时钟周期相对应的时间段的间隔输出表示适当的芯片标识符值的地址ADR。这使得为构成集成半导体器件100的每个芯片200设置适当的芯片标识符成为可能。

具体地，在图4的示例中，分别在时间t1与时间t3之间的时间段、时间t3与时间t5之间的时间段、时间t5与时间t7之间的时间段以及时间t7与时间t9的时间段期间，测试设备600依次连续地输出芯片标识符“0”、“1”、“2”以及“3”。结果，分别为第一芯片200-0至第三芯片200-3设置芯片标识符“0”、“1”、“2”以及“3”。在每个上述周期中，可以如期望的在测试设备600侧设置作为地址ADR输出的芯片标识符的值。因此，如果在每个以上时间段期间依次输出地址ADR作为芯片标识符“3”、“0”、“1”以及“2”，则分别给第0芯片200-0至第三芯片200-3分配芯片标识符“3”、“0”、“1”以及“2”。类似地，如果在每个以上时间段期间依次输出地址ADR作为芯片标识符“2”、“3”、“0”以及“1”，则分别给第0芯片200-0至第三芯片200-3分配芯片标识符“2”、“3”、“0”以及“1”。以这样的方式，应该理解在每个上述时间段期间，通过使用由测试设备600输出的作为地址ADR的芯片标识符的适当的值，可以给每个芯片分配适当的芯片标识符。

在实际测试时间，假设例如分别给第0芯片200-0至第三芯片200-3芯片设置标识符“0”、“1”、“2”以及“3”，如图4所示。其后，测试设备600从端子602输出芯片选择信号CS-0。芯片选择信号CS-0通常经由第0芯片200-0的芯片选择信号输入端子301A-0并行输入到第0芯片200-0至第三芯片200-3的信号选择部件260(选择器260a)。此时，通过选择输入芯片选择信号CS-0，仅保持芯片标识符“0”的第0芯片200-0可以使能内部电路290的操作。也就是说，在这种情况下，第0芯片200-0是测试的目标。

当输出例如时钟CLK时，为了检查以及测量，以操作第0芯片200-0的内部电路290的适当定时的方式，测试设备600可以输出命令CMD、地址ADR等。当正在进行测试时，从时间t1开始，外部控制信号TRGI-0仍是与使能状态相对应的高。这使得正在给配置的芯片200分配他们各自的芯片标识符的状态一直持续。

在完成第0芯片200-0的测试之后，测试设备600执行控制以复位给第0芯片200-0至第三芯片200-3设置的芯片标识符，从而产生初始状态，如将关于图5稍后论述的。

通过以上关于图4论述的控制，然后测试设备600给还要测试的第一芯片200-1至第三芯片200-3中的任意一个设置芯片标识符“0”。同时，测试设备600给其余三个芯片200设置除了“0”之外的芯片标识符“1”、“2”或者“3”。然后以和以上论述一样的方法，测试设备600从端子602输出芯片选择信号CS-0以测试正在设置芯片标识符“0”的芯片200。以这样的方式，为了单独地测试每个芯片，测试设备600给组成集成半导体器件100的每个芯片200连续地设置芯片标识符“0”。

作为具体示例，该实施例可以用以下步骤给第0芯片200-0至第三芯片200-3中的每个设置芯片标识符：首先，分别给第0芯片200-0至第三芯片200-3设置芯片标识符“0”、“1”、“2”以及“3”，以便如上所述测试第0芯片200-0。接下来，分别给第0芯片200-0至第三芯片200-3设置芯片标识符“3”、“0”、“1”以及“2”，以测试第一芯片200-1。然后，分别给第0芯片200-0至第三芯片200-3设置芯片标识符“2”、“3”、“0”以及“1”，以测试第二芯片200-2。最后，分别给第0芯片200-0至第三芯片200-3设置芯片标识符“1”、“2”、“3”以及“0”，以测试第三芯片200-3。

然而，如从前述解释中将理解，以本公开的实施例，只需要将芯片标识符“0”设置给作为测试目标的芯片200即可。可以给不是测试目标的每个其他芯片200分配除了“0”之外的任何芯片标识符值。另外，给不是测试目标的其他芯片设置的芯片标识符可以相互重叠，而不会有问题。所以，例如，芯片标识符“0”只可以设置给测试目标的芯片200，而芯片标识符“1”可以设置给所有其他芯片200。在任何情况下，本公开的该实施例都允许将期望的芯片标识符设置给配置的每个芯片200。

[芯片标识符复位操作的示例]

图5中的定时图示出当复位(即初始化)通常通过图4指示的操作在配置的芯片200上设置的芯片标识符时，由结构为图2所示的集成半导体器件100执行的操作的示例。当在还要测试的芯片200上设置芯片标识符“0”时，为了复位由芯片200保持的芯片标识符，通常进行该操作。

作为执行复位芯片标识符的操作的前提条件，测试设备600不输出芯片选择信号CS-0以及命令CMD。该前提条件与图4所示的设置芯片标识符的相同。另外，当芯片标识符将要复位时，不输出地址ADR。也就是说，不输出信号以指定要设置的芯片标识符。

例如，在图5中，在时间t10之前的时间段表示在图4中的时间t9之后第0芯片200-0至第三芯片200-3保持它们各自的芯片标识符“0”、“1”、“2”以及“3”的状态。为了复位保持的芯片标识符，测试设备600将外部控制信号TRGI-0从高(使能)反相为低，以及其后维持该状态。在图5中，示出在时钟CLK下降的时间t10外部控制信号TRGI-0从高反相到低。

当反相为低的外部控制信号TRGI-0在时间t10输入到第0芯片200-0时，图2中的控制信号输出部件210(外部控制信号支持输出部件220)的控制信号输入电路221操作如下：在时间t10之后时钟CLK上升半个时钟周期的时间t11，控制信号输入电路221锁存上述为低的外部控制信号TRGI-0并且输出锁存信号。这样在时间t11将控制信号输入电路221的输出从高反相到低。接着，在时间t11之后时钟CLK下降半个时钟周期的时间t12，控制信号输出电路224锁存控制信号输入电路221的“低”的输出并且输出锁存信号。结果，在从外部控制信号TRGI-0反相为低的时间t11之后的一个完整的时钟周期的时间t12，下游芯片控制信号TRGO-0(外部控制信号TRGI-1)从高反相为低。

与以上操作一致，在时间t11与时间t12之间的每个时间段期间，到同或门222的输入为低，以使得芯片标识符保持控制信号REGEN为高。这使得芯片标识符保持部件250的芯片标识符寄存器252处于使能状态。如上所述，在复位时间，没有输入有效地址ADR。因此在时间t11与时间t12之间，没有输入有效的芯片标识符值给芯片标识符寄存器252。这指的是从时间t11开始，寄存器值REG仍是与初始状态相对应的值。如上所述，在时间t12，下游芯片控制信号TRGO-0为低。接着，设置芯片标识符保持部件250的选择器253从固定芯片标识符保持部件270中选择固定芯片标识符，以使得输出所选的标识符作为设置芯片标识符HLDID。以这样的方式，在时间t11与时间t12之间，芯片标识符保持部件250中的寄存器值REG-0设置为初始状态，以及初始状态的寄存器值REG-0不作为设置芯片标识符HLDID输出。也就是说，产生复位较早通过芯片标识符设置操作设置的芯片标识符的状态。

接下来，在时间t12反相为低的下游芯片控制信号TRGO-0由第0芯片200-0输出以及作为外部控制信号TRGI-1输入到第一芯片200-1。这使得第一芯片200-1执行与以上论述的相同的操作，从而在时间t13初始化作为芯片标识符寄存器252的输出的寄存器值REG，以及在时间t14输出反相为低的下游芯片控制信号TRGO-1。一旦输入作为外部控制信号TRGI-2的下游芯片控制信号TRGO-1，第二芯片200-2就在时间t15初始化作为芯片标识符寄存器252的输出的寄存器值REG。在时间t16，第二芯片200-2输出反相为低的下游芯片控制信号TRGO-2。还有，一旦输入作为外部控制信号TRGI-3的下游芯片控制信号TRGO-2，第三芯片300-3在时间t17初始化作为芯片标识符寄存器252的输出的寄存器值REG。在时间t18，第三芯片200-3输出反相为低的下游芯片控制信号TRGO-3。

在复位时间，正如以上的论述，由测试设备600输出的外部控制信号TRGI-0从高反相为低。这允许组成集成半导体器件100的芯片200从最下面的芯片(最下游的芯片)开始到最上面的芯片(最下游的芯片)结束，以时钟CLK的一个完整的时钟周期的间隔逐个地复位它们的芯片标识符。

图2所示的外部控制信号支持输出部件220中配备的同或门222可以用例如与门代替。在这种情况下，在复位芯片标识符时，使能信号不是从同或门222输入，以使得从时间t10开始，芯片标识符寄存器252连续地保持寄存器值REG有效。也就是说，在芯片标识符寄存器252本身中不初始化芯片标识符。然而，例如在第0芯片200-0的情况下，在时间t12下游芯片控制信号TRGO为低，以使得也设置选择器253以选择固定芯片标识符保持部件270的固定标识符。在时间t12，在固定标识符因此由选择器253选择时，不输出作为设置芯片标识符HLDID的寄存器值REG，以使得初始状态实际有效。因此，即使从时间t10之前开始芯片标识符寄存器252连续地保持寄存器值REG，操作也几乎没有问题。该操作也适用于本公开的第二实施例，解释如下。

根据本公开的第一实施例，如上所述，在第一级，测试设备600首先输出外部控制信号TRGI-0到第0芯片200-0。接着，以时钟CLK的一个完整的时钟周期的间隔，依次逐个地分配可以设置芯片标识符的时间段给第0芯片200-0(第一级)至第N芯片200-N(最后级)。与可以设置芯片标识符的每个时间段一致，测试设备600输出表示要设置的芯片标识符的地址ADR的信号。结果，以时钟CLK的一个完整的时钟周期的间隔，依次设置芯片标识符给第0芯片200-0(第一级)至第N芯片200-N(最后级)中的每个。以这样的方式，即使测试设备600处于只输出一个芯片选择信号的状态，也可以按期望改变要在每个芯片上设置的标识符，以使得可以测试构成集成半导体器件100的所有芯片。相应地，减少由测试器件600分配给一个集成半导体器件100的端子的数目。例如，这样有可能同时测试比之前更多的集成半导体器件100，从而有助于集成半导体器件100的更高效的批量生产。

<2.第二实施例>

[集成半导体器件的典型结构]

图6示出作为本公开第二实施例的集成半导体器件100的典型结构。在图6的附图标记中，图1中已经使用的附图标记指定相同或者相应的部分，且以下将省略其描述。例如，图6所示的每个芯片200具有与图1中指示的相同的端子。除这些端子之外，每个芯片200提供有与复位信号输入端子306B配对的复位信号输出端子306A。通过复位信号输入端子306B输入的输入复位信号RSTI输入到控制信号输出部件210。控制信号输出部件210将输出复位信号RSTO输出到复位信号输出端子306A。

还有，第二实施例的控制信号输出部件210输入从地址输入端子304A馈送的命令CMD。

[多层类型集成半导体器件的典型结构]

图7示出图6指示的第二实施例的多层类型集成半导体器件100的典型结构。在多层类型的情况下，上述复位信号输出端子306A以及复位信号输入端子306B通常可以形成为微凸块，以及分别位于芯片200的下侧和上侧。复位信号输出端子306A与复位信号输入端子306B在芯片200的平面方向上位于相同的位置。以该配置，就象其它端子一样，较下芯片的上侧上的复位信号输入端子306B与较上芯片200的下侧上的复位信号输出端子306A接触连接。

如图7中的第0芯片200-0所示，除图1中包括的外部控制信号支持输出部件220之外，第二实施例的控制信号输出部件210还配备有命令支持输出部件240。还有，将选择器230添加到外部控制信号支持输出部件220。

命令支持输出部件240生成信号TRGCM，从该信号响应用于指定要设置的芯片标识符的命令(芯片标识符设置命令)ID_SET(命令CMD之一)的输入，产生下游芯片控制信号TRGO。命令支持输出部件240包括命令解码器241、或门242、命令脉冲锁存电路243、反相器244、与门245、反相器246以及控制信号寄存器247。

命令解码器241响应于上述芯片标识符设置命令ID_SET的输入而输出脉冲信号(命令脉冲)。在实践中，命令解码器241被包括在内部电路290中，未示出。最初，提供命令解码器241来解释各种命令CMD，从而控制构成内部电路290的各部分。为此，命令解码器241设计成只有当正在输入芯片选择信号CS时才操作。

或门242输出从复位信号输入端子306B输入的输入复位信号RSTI与由命令解码器241输出的命令脉冲的或。或门242的输出端子连接到命令脉冲锁存电路243的输入端子以及与门245的一个输入端子。或门242的输出端子还连接到复位信号输出端子306A。

命令脉冲锁存电路243在时钟CLK的上升沿锁存输入命令脉冲。与门245输出来自命令脉冲锁存电路243的输出与来自由反相器244反相的命令脉冲锁存电路243的输出的与。

取决于使能信号的状态，控制信号寄存器247锁存并且保持由反相器246反相的下游芯片控制信号TRGO。控制信号寄存器247的使能信号从与门245输出。控制信号寄存器247的输出用作命令支持控制信号TRGCM。

当从控制信号寄存器247中获得与使能状态相对应的“高”的命令支持控制信号TRGCM时，选择器230从控制信号寄存器247中选择并且输出信号TRGCM。如果从控制信号输入电路221输出的锁存是与使能状态相对应的高，则选择器230选择性地输出从控制信号输入电路221输出的锁存。来自控制信号寄存器247的命令支持控制信号TRGCM以及从控制信号输入电路221输出的锁存不同时输出。但是，即使同时输出两个信号，操作也几乎没有问题。为此，选择器230可以由如图所示的单个或门230a组成。应该注意，选择器230的输出被馈送到同或门222的一个输入端子以及控制信号输出电路224的输入端子。

如从随后的解释中将理解，在测试时间设置芯片标识符时，命令支持输出部件240只在第一级的第0芯片200-0中有效地操作。从第二级向前，第一芯片200-1至第三芯片200-3中的每个都具有如在第一实施例的情况下通过外部控制信号支持输出部件220的操作设置的其芯片标识符。然而，因为所有芯片200用相同的工艺制造，所以如同图7所示的第0芯片200-0一样，第二实施例的第一芯片200-1至第三芯片200-3拥有包括命令支持输出部件240的电路结构。

[用于集成半导体器件的典型测试环境]

图8示出作为本公开第二实施例的集成半导体器件100的典型测试环境。在图8的附图标记中，与第一实施例相对应的图3中已经使用的附图标记指定相同或相对应的部分，且以下将省略其描述。

在图8的测试环境中，没有在图3的测试设备600上配备的端子603，该端子用于输出外部控制信号TRGI-0。也就是说，对于第二实施例，测试设备600不输出作为给芯片200设置芯片标识符的触发器的外部控制信号TRGI-0。因此，第二实施例的测试设备600比第一实施例少一个分配给一个集成半导体器件100的端子。相对应地，没有信号线连接到逻辑400的焊盘404。还有，没有连接与逻辑400的上侧上的第0芯片200-0的控制信号输入端子302A相对应的端子401，因此保留为开放的。

复位信号RSTI(RSTO)在组成集成半导体器件100的芯片200侧单独使用，不需要输入到逻辑400。为此，与逻辑400的复位信号输出端子306A相对应的端子401不连接到任何信号线，因此保留为开放的。在实践中，然而，可以连接一些信号线到端子401。

[芯片标识符设置操作的示例]

图9中的定时图示出在图8指示的测试环境中，由其结构在图7中示出的集成半导体器件100执行的、与芯片标识符的设置相对应的操作示例。在由以上关于图3解释的第一实施例执行的芯片标识符设置操作期间，不输出芯片选择信号CS-0以及命令CMD。相比之下，对于如图9所示操作的第二实施例，使用以下解释的定时输出芯片选择信号CS-0以及命令CMD(芯片标识符设置命令ID_SET)。使用与图4所示的第一实施例相同的定时，以芯片标识符“0”、“1”、“2”以及“3”的次序输出地址ADR。

在图9中的时间t1之前，每个芯片200的芯片标识符寄存器252处于不保持有效芯片标识符的初始状态。在初始状态下，控制信号输出部件210的控制信号输出电路224以及控制信号寄存器247给出与禁能状态相对应的“低”输出。此时，每个芯片200的选择器253选择在固定芯片标识符保持部件270中保持的固定芯片标识符，并且输出所选的标识符作为信号选择部件260(选择器260a)的选择控制信号。这里假定分别将固定芯片标识符“0”、“1”、“2”以及“3”分配给第0芯片200-0至第三芯片200-3。

为了以第二实施例设置芯片标识符，与命令CMD相对应，测试设备600从端子605输出芯片标识符设置命令ID_SET。如图9所示，这里输出定时是时钟CLK下降的时间t1与时钟CLK再次下降的时间t3之间的一个完整的时钟周期。在时间t1与时间t3之间的相同时期期间，测试设备600从端子602输出芯片选择信号CS-0。在时间t1与时间t3之间，测试设备600还从端子604输出表示芯片标识符“0”的地址信号ADR。由测试设备600输出的设置芯片标识符的芯片标识符设置命令ID_SET是所附权利要求所述的保持命令的示例。

最初在时间t1与时间t3之间的时期期间，将芯片选择信号CS-0输入到第0芯片200-0至第三芯片200-3。此时，芯片选择信号CS-0与芯片标识符“0”相对应。在这种情况下，在第0芯片200-0至第三芯片200-3当中，只有在第一级的第0芯片200-0中，信号选择部件260可以选择芯片选择信号CS-0并且将所选的信号馈送到内部电路290。因此，在时间t1与时间t3之间的时间段期间，在第0芯片200-0至第三芯片200-3当中，只有在第0芯片200-0中，命令解码器241才可以响应命令CMD而操作。

正如所描述的，在时间t1与时间t3之间，只有第0芯片200-0的命令解码器241才响应在t1与时间t3之间的相同时间段期间输入的芯片标识符设置命令ID_SET而工作，以输出“高”命令脉冲。

在第0芯片200-0的命令支持输出部件240中，上述“高”命令脉冲经由或门242输入到与门245。因为在时间t1，命令脉冲锁存电路243的输出仍然是低，所以反相器244维持“高”输出。因此当在时间t1输入“高”命令脉冲时，与门245的输出从低反相为高。在时钟CLK上升的时间t2，命令脉冲锁存电路243锁存“高”命令脉冲。接着，在时间t2与门245给出“低”输出。也就是说，在时间t1与时间t2之间与门245为高。

在时间t1与时间t2的时间段期间输入“高”使能信号给控制信号寄存器247。由控制信号输出电路224输出的外部控制信号TRGI-1维持“低”状态直到时间t3为止，正如稍后将论述的。相应地，在时间t1与时间t2之间，控制信号输出电路224锁存馈送到输入端子并且反相为高的外部控制信号TRGI-1。从时间t2开始，当使能信号为低时，控制信号输出电路224连续地输出锁存的“高”信号。也就是说，如图9所示，从时间t1向前输出“高”命令支持控制信号TRGCM。

上述“高”命令支持控制信号TRGCM通过选择器230的或门230a输出。接着，外部控制信号支持输出部件220的控制信号输出电路224在时钟CLK下降的时间t3锁存“高”命令支持控制信号TRGCM。这允许从时间t3开始输出“高”下游芯片控制信号TRGO-0。

还有从时间t1开始，当“高”命令支持控制信号TRGCM输入到或门230a时，“高”命令支持控制信号TRGCM的输入将芯片标识符保持控制信号REGEN置于使能状态。在该状态，芯片标识符寄存器252输入以及保持由地址输入电路251在时间t2锁存的以及表示芯片标识符“0”的信号。然后从时间ts开始，芯片标识符寄存器252连续输出通常表示芯片标识符“0”的寄存器值REG。在时间t3，对于反相为高的下游芯片控制信号TRGO-0，芯片标识符保持部件250中的选择器253输出芯片标识符寄存器252的寄存器值REG作为设置芯片标识符HLDID。因此在直到时间t3的时间线中，给第0芯片200-0设置芯片标识符“0”。

还有，由第0芯片200-0在时间t3输出的“高”下游芯片控制信号TRGO-0作为外部控制信号TRGI-1输入给位置紧接在之上的第一芯片200-1。接着，第一芯片200-1以与第一实施例相同的方式操作。结果，如图9所示，从时间t3之后时钟CLK的半个时钟周期的时间t4开始，第一芯片200-1保持指示芯片标识符“1”的寄存器值REG。从时间t3之后时钟CLK的一个完整的时钟周期的时间t5开始，第一芯片200-1输出下游芯片控制信号TRGO-1(TRGI-2)。从时间t6向前，第二芯片200-2保持指示芯片标识符“2”的寄存器值REG。从时间t7开始，第二芯片200-2输出下游芯片控制信号TRGO-2(TRGI-3)。从时间t8向前，第三芯片200-3保持指示芯片标识符“3”的寄存器值REG。从时间t9开始，第三芯片200-3输出下游芯片控制信号TRGO-3。

[芯片标识符复位操作的示例]

图10中的定时图示出当将要复位(即初始化)芯片标识符时，由结构为图7所示的集成半导体器件100执行的操作的示例。在图10中，在时间t10之前，每个第0芯片200-0至第三芯片200-3具有给其设置的其芯片标识符的状态。

为了以第二实施例复位芯片标识符，如图10所示，在时间t10与时间t12之间，测试设备600输出芯片选择信号CS-0以及芯片标识符设置命令ID_SET。在已经设置了任意芯片标识符时，芯片标识符设置命令ID_SET用于指定要复位的芯片标识符。由测试器件600输出的、复位芯片标识符的芯片标识符设置命令ID_SET是所附权利要求所述的初始化命令的示例。

此时，第0芯片200-0至第三芯片200-3中的一个具有给其设置的芯片标识符“0”。例如这里假定芯片标识符“0”设置给在最高级的第三芯片200-3。在这种情况下，只有第三芯片200-3的命令解码器241才响应芯片标识符设置命令ID_SET而输出命令脉冲。命令脉冲经由或门242馈送到复位信号输出端子306A作为输出复位信号RSTO-3。第三芯片200-3的复位信号输出端子306A连接到第二芯片200-2的复位信号输入端子306B。这允许输出复位信号RSTO-3作为输入复位信号RSTI-2而输入到第二芯片200-2。还有，输出输入复位信号RSTI-2作为复位信号RSTO-2，该复位信号RSTO-2作为输入复位信号RSTI-1输入到第一芯片200-1。此外，输入复位信号RSTI-1由第一芯片200-1作为输出复位信号RSTO-1输出，该输出复位信号RSTO-1作为输入复位信号RSTI-0输入到第0芯片200-0。

如上所述，从最上面位置的芯片开始到最下面位置的芯片结束，复位信号通过分层芯片200从一个连续地转发到另一个。因此在时间t10与时间t12之间“高”复位信号输入到第0芯片200-0。‘’“

在时间t10，第0芯片200-0中的命令支持输出部件240的控制信号寄存器247处于输出高的命令支持控制信号TRGCM的状态。在该状态，在时间t10与时间t12之间，到命令脉冲锁存电路243的“高”复位信号的输入使得与门245为高。因为在时间t10与t12之间，下游芯片控制信号TRGO-0为高，所以控制信号寄存器247锁存低。

在上述操作期间，到外部控制信号支持输出部件220的同或门222的两个输入都是低，以使得在时间t10与时间t12之间，芯片标识符保持控制信号REGEN为与使能状态相对应的高。在时钟CLK上升的时间t11(在时间t10与时间12之间)，芯片标识符保持部件250输入由地址输入电路251锁存的地址ADR。然而，因为在复位时间没有输入有效地址ADR，所以从时间t11开始初始化芯片标识符寄存器252的寄存器值REG。

从时间t10开始输出的“低”命令支持控制信号TRGCM由外部控制信号支持输出部件220的控制信号输出电路224在时钟CLK下降的时间t12锁存。因此从时间t12开始，当输出时下游芯片控制信号TRGO-0为低。相对应地，从时间t12向前，设置选择器253以从固定芯片标识符保持部件270中选择固定芯片标识符并且输出所选的标识符作为设置芯片标识符HLDID。以这样的方式，直到时间t12为止的操作产生迄今为止复位已经设置给第0芯片200-0的芯片标识符的状态。

从时间12开始，对于如上所述输出的“低”下游芯片控制信号TRGO-0，由剩余第一芯片200-1至第三芯片200-3进行与关于图5较早论述的相同的操作。也就是说，当连续地输入到第一芯片200-1至第三芯片200-3中的每个的外部控制信号TRGI为低时，初始化可应用的芯片中的芯片标识符寄存器252的寄存器值REG。在输出反相信号TRGO到位置紧接在之上的芯片200之前，每个芯片200将下游芯片控制信号TRGO反相为低。以这样的方式，对于第二实施例，芯片标识符设置命令ID_SET的输入用作连续地初始化第0芯片200-0至第三芯片200-3上设置的每个芯片标识符的触发器。

对于使用的本公开的第二实施例，如上所述，使测试设备600输出指定要设置或者复位(即，初始化)的芯片标识符的芯片标识符设置命令ID_SET作为命令CMD。响应正在输入的芯片标识符设置命令ID_SET，从最下面位置的芯片开始到最上面位置的芯片结束，构成集成半导体器件100的每块芯片200令它的芯片标识符以时钟CLK的一个完整的时钟周期的间隔连续地设置或者复位。因此第二实施例使测试设备600减少它的端子数目成为可能，该端子用于输出外部控制信号TRGI到集成半导体器件100。

在本公开的上述实施例中，图2以及图7中具体说明的控制信号输出部件210、芯片标识符保持部件250等的逻辑电路结构仅仅是示例。只要由此确保类似于以上论述的工作，就可以采用其它的适当结构代替。

示出在测试时间和上述实施例结合的芯片标识符的设置。替代地，在正常操作时，通常在逻辑控制之下，也同样可以执行芯片标识符设置操作。

如上所述的实施例以及它们的变型仅仅是可以实施本公开的示例。由上所述很明显，在优选实施例的描述中，实施例以及它们的变型的特点基本上与所附权利要求中所要求的发明内容相对应。同样，在所附权利要求中列举的发明内容基本上与优选实施例的描述中的相同名称相对应。但是，本公开的这些实施例以及它们的变型以及其他示例并不局限于此，且本领域技术人员应该理解在所附权利要求或者其等价物的范围内，可以取决于设计要求及其他因素而进行多种修改、组合、部分组合以及变更。

本发明包含与于2010年6月8日在日本专利局提交的日本优先权专利申请JP 2010-131346中公开的主题有关的主题，在此通过引用并入其全部内容。

Claims (9)

1.一种半导体器件，包括：

半导体标识符保持部件，配置为保持用于标识半导体器件的半导体标识符；以及

控制部件，配置以使得一旦在接收到保持所述半导体标识符的外部输入指令之后经过预定时间段，所述控制部件就发布指令给紧接在所述半导体器件下游的半导体器件以保持紧接在下游的半导体器件的半导体标识符，并且使得在接收所述外部输入指令的时间点与发布所述指令给所述紧接在下游的半导体器件以保持其半导体标识符的时间点之间的时间段期间，所述控制部件使得所述半导体标识符保持部件保持所述外部输入标识符。

2.根据权利要求1所述的半导体器件，还包括

信号选择部件，配置以使得在用于选择性地控制半导体器件的、与半导体标识符相对应地输入的多个半导体器件选择信号中，使能与所述半导体器件标识符保持部件中保持的半导体标识符相对应的半导体器件选择信号，所述信号选择部件使能与正在保持的半导体标识符相对应的半导体器件的内部电路。

3.根据权利要求1所述的半导体器件，其中，一旦在停止保持半导体标识符的所述外部输入指令之后经过预定时间段，所述控制部件就停止发布给所述紧接在下游的半导体器件以保持其半导体标识符的指令；以及

在停止保持半导体标识符的所述外部输入指令的时间点与停止将保持其半导体标识符的所述指令发布给所述紧接在下游的半导体器件的时间点之间的时间段期间，所述控制部件使得所述半导体标识符保持部件复位正在保持的半导体标识符。

4.根据权利要求1所述的半导体器件，其中，一旦输入指令保持半导体标识符的保持命令，所述控制部件就在输入所述保持命令之后经过预定时间段时，立即指令所述紧接在下游的半导体器件保持其半导体标识符；以及

在输入所述保持命令的时间点与指令所述紧接在下游的半导体器件保持其半导体标识符的时间点之间的时间段期间，所述控制部件使得所述半导体标识符保持部件保持所述半导体标识符。

5.根据权利要求4所述的半导体器件，还包括

固定半导体标识符保持部分，配置为保持与所述半导体器件相对应的固定半导体标识符；

其中，在用于选择性地控制半导体器件的、与半导体标识符相对应地输入的多个半导体器件选择信号中，使能与所述固定半导体标识符相对应的半导体器件选择信号，所述控制部件指令所述紧接在下游的半导体器件保持其半导体标识符以及使得所述半导体标识符保持部分保持所述半导体标识符。

6.根据权利要求4所述的半导体器件，其中，一旦输入指令要复位所述半导体标识符的复位命令，所述控制部件就指令紧接在所述半导体器件前面的半导体器件复位紧接在前面的半导体器件的半导体标识符。

7.根据权利要求6所述的半导体器件，其中，给出来自所述紧接在下游的半导体器件以复位半导体标识符的指令，所述控制部件指令所述紧接在前面的半导体器件复位其半导体标识符。

8.根据权利要求7所述的半导体器件，其中，一旦在响应所述保持命令的输入而正在指令所述紧接在下游的半导体器件保持其半导体标识符的同时接收到复位半导体标识符的指令，所述控制部件就在接收到复位所述半导体标识符的所述指令之后经过预定时间段时，立即停止给所述紧接在下游的半导体器件的保持其半导体标识符的指令；以及

在接收复位所述半导体标识符的所述指令的时间点与停止给所述紧接在下游的半导体器件的保持其半导体标识符的所述指令的时间点之间的时间段期间，所述控制部件复位所述半导体标识符保持部件中正在保持的半导体标识符。

9.一种集成半导体器件，包括

多个半导体器件，每个所述半导体器件包括：

半导体标识符保持部件，配置为保持用于标识半导体器件的半导体标识符；以及

控制部件，配置以使得一旦在接收到保持半导体标识符的外部输入指令之后经过预定时间段，所述控制部件就发布指令给紧接在所述半导体器件下游的半导体器件以保持紧接在下游的半导体器件的半导体标识符，并且使得在接收到所述外部输入指令的时间点与发布所述指令给所述紧接在下游的半导体器件以保持其半导体标识符的时间点之间的时间段期间，所述控制部件使得所述半导体标识符保持部分保持并行地发布给所述多个半导体器件中所有半导体器件的外部输入标识符。

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