JP6087742B2 - 半導体装置、および、チップ識別子の設定方法 - Google Patents

半導体装置、および、チップ識別子の設定方法 Download PDF

Info

Publication number
JP6087742B2
JP6087742B2 JP2013126128A JP2013126128A JP6087742B2 JP 6087742 B2 JP6087742 B2 JP 6087742B2 JP 2013126128 A JP2013126128 A JP 2013126128A JP 2013126128 A JP2013126128 A JP 2013126128A JP 6087742 B2 JP6087742 B2 JP 6087742B2
Authority
JP
Japan
Prior art keywords
chip
identifier
semiconductor
setting
chip identifier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2013126128A
Other languages
English (en)
Other versions
JP2015001994A (ja
JP2015001994A5 (ja
Inventor
康宏 加藤
康宏 加藤
渉 落合
渉 落合
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Inc
Original Assignee
Canon Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Canon Inc filed Critical Canon Inc
Priority to JP2013126128A priority Critical patent/JP6087742B2/ja
Priority to US14/297,126 priority patent/US9536121B2/en
Publication of JP2015001994A publication Critical patent/JP2015001994A/ja
Publication of JP2015001994A5 publication Critical patent/JP2015001994A5/ja
Application granted granted Critical
Publication of JP6087742B2 publication Critical patent/JP6087742B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K7/00—Methods or arrangements for sensing record carriers, e.g. for reading patterns
    • G06K7/10—Methods or arrangements for sensing record carriers, e.g. for reading patterns by electromagnetic radiation, e.g. optical sensing; by corpuscular radiation
    • G06K7/10009—Methods or arrangements for sensing record carriers, e.g. for reading patterns by electromagnetic radiation, e.g. optical sensing; by corpuscular radiation sensing by radiation using wavelengths larger than 0.1 mm, e.g. radio-waves or microwaves
    • G06K7/10366—Methods or arrangements for sensing record carriers, e.g. for reading patterns by electromagnetic radiation, e.g. optical sensing; by corpuscular radiation sensing by radiation using wavelengths larger than 0.1 mm, e.g. radio-waves or microwaves the interrogation device being adapted for miscellaneous applications
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • General Health & Medical Sciences (AREA)
  • Computer Vision & Pattern Recognition (AREA)
  • Artificial Intelligence (AREA)
  • Theoretical Computer Science (AREA)
  • Electromagnetism (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)

Description

本発明は、複数の半導体チップを搭載した半導体装置に関する。
近年、トランジスタの発熱に伴うリーク電流の増大や、配線における信号遅延などが課題になり、半導体露光プロセスのさらなる微細化に限界が見えてきた。平面での微細化の限界を打破する技術として、半導体チップを積層し、貫通電極によって半導体チップを貫通して半導体チップを相互接続する三次元実装技術が注目されている。また、貫通電極の技術が施されたシリコンインターポーザ上に複数の半導体チップを並列に配置し、貫通電極を介して半導体チップ間を相互接続する2.5次元実装技術も同様に注目されている。
三次元実装技術によって複数の半導体チップを積層した場合、各半導体チップは半導体チップを貫通する貫通電極を介して電気的に接続される。つまり、貫通電極を介して、半導体チップを共通バスに接続する、あるいは、隣接する半導体チップ同士をバス接続することによって相互接続する構成をとる。
相互接続された半導体チップの間で特定の半導体チップにデータを転送する場合、選択的な転送を行う仕組みが必要になる。選択的な転送を行う一方法として、積層された半導体チップに固有のチップ識別子を与える方法がある。転送するデータに送信元、送信先のチップ識別子を付加することで、半導体チップは、自チップあてのデータか否かを判断することができる。半導体チップは、自チップあてのデータの場合は当該データを処理し、そうでない場合は当該データを処理しないか、当該データを次の半導体チップへ転送する。
チップ識別子を半導体チップに割り当てる技術として、半導体チップを積層する前に、半導体チップ内のメモリにチップ識別子を格納する技術が知られている。この技術によれば、半導体チップに任意のチップ識別子を割り当てることができる反面、積層時、半導体チップの識別が必要になり、非効率的かつコスト高になる。つまり、積層後、半導体チップにチップ識別子を割り当てることが望ましい。
積層後、半導体チップにチップ識別子を割り当てる技術として、特許文献1に開示された技術がある。この技術によれば、半導体チップの専用信号線によって当該チップのチップ識別子を入力する。チップ識別子が入力された半導体チップは、入力値をインクリメントまたはデクリメントした値を次の半導体チップのチップ識別子として、次の半導体チップの専用信号線に出力する。特許文献1の技術によれば、電源投入時、各半導体チップに固有のチップ識別子を割り当てることができる。
また、特許文献2に開示された技術によれば、通常のデータ転送で使用される信号値をチップ識別子として取り込む命令を各半導体チップが遅延しながら伝播する。各半導体チップにおいて当該命令が有効になるタイミングにおいて、通常のデータ転送で使用される信号値を制御して、各半導体チップに任意のチップ識別子を割り当てる。
しかし、特許文献1の技術によれば、チップ識別子を割り当てるための専用信号線が必要になり配線数が増加する。また、特許文献2の技術によれば、半導体チップにチップ識別子を割り当てるために、信号値をチップ識別子として取り込む命令の遅延量を把握する必要がある。
特許4799157号公報 特開2011-258266号公報
本発明は、半導体装置に搭載された複数の半導体チップにチップ識別子を設定することを目的とする。
本発明は、前記の目的を達成する一手段として、以下の構成を備える。
本発明にかかる半導体装置は、複数の半導体チップが搭載された半導体装置であって、前記複数の半導体チップのうちチップ識別子が未設定の半導体チップは、
上流および下流の一方に接続された第一の半導体チップに、チップ識別子の設定状態の通知を要求する要求信号を送信する第一の送信手段と、
前記送信した要求信号に対する応答として、前記第一の半導体チップのチップ識別子の設定状態と前記チップ識別子の値を示す応答信号を受信する第一の受信手段と、
前記受信した応答信号に基づき、前記チップ識別子が未設定の半導体チップのチップ識別子の設定処理を行う設定手段と、
前記上流および下流の他方に接続された第二の半導体チップから、前記要求信号を受信する第二の受信手段と、
前記受信した要求信号に対する応答として、前記設定手段でチップ識別子を設定した半導体チップのチップ識別子の設定状態と前記チップ識別子の値を示す応答信号を送信する第二の送信手段とを有する。
本発明によれば、半導体装置に搭載された複数の半導体チップにチップ識別子を設定することができる。
実施例の複数の半導体チップが搭載された半導体装置の構成例を示す図。 半導体チップの構成例を示す図。 識別子確認要求と識別子確認応答のタイミングチャートを示す図。 リードアクセスに使用する信号群、識別子確認要求、識別子確認応答の関係を説明する図。 識別子設定部の構成例を示すブロック図。 識別子設定部のタイミングチャートを示す図。
以下、本発明にかかる実施例の半導体装置を図面を参照して詳細に説明する。
［半導体装置の構成］
図1により実施例の複数の半導体チップが搭載された半導体装置の構成例を示す。
図1に示す半導体装置は、最下層にインターポーザ基板500を有し、基板500の上に四個の半導体チップが積層されている。最下層の半導体チップ100は基板500に接続され、半導体チップ100の上に半導体チップ200、300、400の順に積層されている。半導体チップの上面と下面には電極としてのマイクロバンプ600があり、マイクロバンプ600同士の結合により隣接する半導体チップが電気的に結合する。半導体チップは、マイクロバンプ600を介して互いに信号の送受信を行う。
なお、図1に示す半導体装置において、最下層の半導体チップ100が最も下流に位置し、最上層の半導体チップ400が最も上流に位置し、下層と下流、上層と上流はそれぞれ等価の意味である。また、実施例の半導体装置の構成は図1に限らず、複数の半導体チップの搭載方法は三次元でも二次元（平面）でもよく、本発明は、複数の半導体チップをデータ線によって接続した半導体装置に広く適用することができる。
以下では、説明の簡単化と、同一半導体チップのみによる構成でもチップ識別子を設定することが可能なことを示すために、半導体チップ100-400はすべて同一の機能と構成を有し、半導体チップの間の差異はないとして説明を行う。しかし、積層される半導体チップがすべて同一の機能と構成を有する場合に限らず、少なくともチップ識別子の設定に関する機能と、半導体チップの間の通常のデータ転送に関するインタフェイスが同一の構成を有していれば本発明を適用することができる。
［半導体チップの構成］
図2により半導体チップ100-400の構成例を示す。
半導体チップ100の上層に半導体チップ200、300、400の順に積層され、半導体チップ100の下層にインターポーザ基板500が存在し、基板500を介して固定値が半導体チップ100に入力されている。半導体チップ100、200、300、400はすべて同じ構成を備えているので、図2には、代表として半導体チップ100の内部構成を示す。
半導体チップ100は、チップ識別子の設定処理を行う識別子設定部101、並びに、要求信号または応答信号の送信または受信を行う確認要求送信部102、確認応答受信部103、確認要求受信部104、確認応答送信部105を備える。また、通常データ転送を行う通常転送要求送信部106、通常転送応答受信部107、通常転送要求受信部108、通常転送応答送信部109を備える。
チップ識別子を設定する機能および通常データ転送を行う機能の要求信号と応答信号それぞれの転送は、マルチプレクサ(MUX)110、113およびデマルチプレクサ(DEMUX)111、112によって、同一の信号線を共有して行われる。
なお、通常データ転送とは例えばリードアクセス、ライトアクセスを示し、半導体チップの間に形成された要求バス501と応答バス502を介して通常データ転送が行われる。要求バス501には、例えば、リードリクエストのアドレスや転送形態を示す制御情報信号、ライトリクエストのアドレスや制御情報信号、ライトデータなどの信号群が備わる。応答バス502には、例えば、リードレスポンスのリードデータや制御情報信号、ライトレスポンスの制御情報信号などの信号群が備わる。
要求バス501の信号は、半導体チップの上面に入力され、当該半導体チップの下面から外部に出力される。図2において、半導体チップ400から出力された要求バス501の信号は半導体チップ300に入力され、半導体チップ300から出力された要求バス501の信号は隣接する半導体チップ200に入力される。このようにして、インターポーザ基板600に至るまで要求バス501が形成されている。
一方、応答バス502の信号は、半導体チップの下面に入力され、当該半導体チップの上面から外部に出力される。図2において、インターポーザ基板600から出力された応答バス502の信号は半導体チップ100に入力され、半導体チップ100から出力された応答バス502の信号は隣接する半導体チップ200に入力される。このようにして、半導体チップ400に至るまで応答バス502が形成されている。
半導体チップの上面と下面において対をなすマイクロバンプ600は平面方向の同位置に配置され、積層時、隣接する半導体チップの間でマイクロバンプ600同士が接触し電気的に結合して、要求バス501、応答バス502が形成される。さらに、半導体チップ内の通常データ転送にかかる信号線は、貫通電極により形成され、半導体チップの外でマイクロバンプ600と結合して、半導体チップの内外におけるデータ転送が可能になる。半導体チップの間のデータ転送の形状は、シリアル転送のようなパケット方式でもよいし、複数の信号線を用いるバス方式でもよい。以下では、複数の信号線を用いるバス方式として説明する。
●チップ識別子の設定
リセット解除後、半導体チップ100の確認要求送信部102は、下層に向けて識別子確認要求を送信する。識別子確認要求は、MUX 110と要求バス501を介して、半導体チップ100の外へ送信される。ただし、半導体チップ100の下層はインターポーザ基板500であり、半導体チップは存在せず、要求バス501は開放されている。
識別子確認要求は、通常データ転送要求のリードリクエストと同じ構成をとる。つまり、要求バス501のリードリクエスト用の信号群の一部を用いて、特定アドレスに対してリードリクエストすることで識別子確認要求が実行される。これに対して、識別子確認応答は、通常データ転送応答のリードレスポンスと同じ構成をとる。つまり、応答バス502のリードレスポンス用の信号群の一部を用いて、受信したリードリクエストに対してリードデータを含むリードレスポンスを返すことで識別子確認応答が実行される。
半導体チップ100には下層方向から応答バス502が接続されている。ただし、半導体チップ100に接続される応答バス502は一定電圧（例えば電源電圧Vcc）に固定されている。このため、下層方向から常に応答が存在する状態に信号線が固定され、かつ、チップ識別子の設定完了を示す値とチップ識別子の値が入力されている。なお、識別子確認応答であるリードレスポンス中のリードデータの所定ビットをアサートすることでチップ識別子の設定完了を示し、同リードデータの所定ビット列でチップ識別子の値を示す。
応答バス502の転送応答は、半導体チップ100のDEMUX 111によって振り分けられる。DEMUX 111は、自チップのチップ識別子の設定が完了するまで、すべての応答転送を確認応答受信部103へ振り分け、チップ識別子の設定完了後、すべての応答転送を通常転送応答受信部107へ振り分ける。従って、自チップのチップ識別子の設定が完了するまで、識別子確認応答は、DEMUX 111によって確認応答受信部103へ振り分けられる。
確認要求送信部102が識別子確認要求を送信すると、確認応答受信部103は識別子確認応答を待つ状態になる。待機状態において、確認応答受信部103は識別子確認応答のみを処理する。そして、受信した識別子確認応答がチップ識別子の設定完了を示すことを確認すると、チップ識別子の設定状態を完了にする設定指示を識別子設定部101に出し、同時に、識別子確認応答中のチップ識別子の値を識別子設定部101に渡す。
設定指示を受信した識別子設定部101は、自チップのチップ識別子の設定状態を完了に設定し、確認応答受信部103から渡されたチップ識別子の値を基に自チップのチップ識別子を生成し保持する。識別子設定部101は、例えば、確認応答受信部103から渡されたチップ識別子の値をインクリメント（1を加算）した値を自チップのチップ識別子として生成する。例えば、下層からチップ識別子の値として「0」を受信した場合、半導体チップ100のチップ識別子は「1」になる。以上で、半導体チップ100のチップ識別子の設定が完了する。
なお、チップ識別子の生成方法は、インクリメントに限らず、各半導体チップに固有のチップ識別子が割り当てることができれば、任意の方法で構わない。
上記の半導体チップ100の動作と同時に、半導体チップ200の確認要求送信部102は、識別子確認要求を下層に向けて送信する。この識別子確認要求は、半導体チップ100に受信され、半導体チップ100のDEMUX 112により確認要求受信部104へ振り分けられる。なお、DEMUX 112は、特定アドレスに対するリードリクエストを受信すると、識別子確認要求を受信したと判断する。
半導体チップ100において、識別子確認要求を受信した確認要求受信部104は、識別子確認応答の送信指示を確認応答送信部105に出す。送信指示を受信した確認応答送信部105は、識別子確認応答を生成する。その際、確認応答送信部105は、識別子設定部101の設定状態とチップ識別子を確認する。チップ識別子の設定状態が未了の場合は、リードレスポンス中のリードデータの所定ビットをデアサートした識別子確認応答が応答バス502に送信される。また、チップ識別子の設定状態が完了の場合は、リードデータの所定ビットをアサートし、識別子設定部101に設定されているチップ識別子を同リードデータの所定ビット列で表した識別子確認応答が応答バス502に送信される。
半導体チップ200の識別子設定部101は、確認応答受信部103が受信した識別子確認応答がチップ識別子の設定未了を示す場合、自チップのチップ識別子の設定状態を未了のままにして、確認要求送信部102に識別子確認要求の再送指示を出す。再送指示を受信した確認要求送信部102は、再び、識別子確認要求を送信する。また、確認応答受信部103が受信した識別子確認応答がチップ識別子の設定完了を示す場合、識別子設定部101は、自チップのチップ識別子の設定状態を完了に設定する。そして、確認応答受信部103から渡されたチップ識別子の値を基に自チップのチップ識別子を生成し保持する。以上で、半導体チップ200のチップ識別子の設定が完了する。
上記の動作を半導体チップ100、200、300、400がほぼ同時に行い、下層の半導体チップから順にチップ識別子として例えば「1」「2」「3」「4」が設定される。
チップ識別子の設定完了後、各半導体チップは、通常データ転送を行う構成と自チップのチップ識別子を用いて通常データ転送を行う。なお、通常データ転送を行う構成とは、通常転送要求送信部106、通常転送応答受信部107、通常転送要求受信部108、通常転送応答送信部109である。また、通常データ転送は、要求バス501と応答バス502を介して行われる。
なお、半導体チップ100のDEMUX 111は、下層のインターポーザ基板500から固定値が入力され続けるため、自チップのチップ識別子の設定完了後も疑似的なリードレスポンスを感知してしまう。DEMUX 111は、自チップのチップ識別子の設定完了後は、すべてのリクエストを通常転送応答受信部107に渡す。通常転送応答受信部107は、自チップが下層に向けて発行していないリードリクエストに対するリードレスポンスを受信した場合、それを処理せずに破棄する。従って、疑似的なリードレスポンスが処理されることはない。
図2には、最下層（最下流）の半導体チップ100の下層にはインターポーザ基板500が配置され、基板500から半導体チップ100のDEMUX 111に固定値として電源電圧Vccが入力されている例を示す。しかし、これに限るものではなく、例えば、プルアップ抵抗やプルダウン抵抗によって入力値を固定してもよい。
また、上記では、半導体チップが下層に向けて識別子確認要求を送信する例を説明したが、上層に向けて識別子確認要求を送信してもよい。その場合、図2に示す半導体チップの内部構成は上下反転した構成になる。最上層（最上流）の半導体チップ400の上層から入力される応答バス502は信号値が、常に上層からチップ識別子の設定状態の完了を示す値と、チップ識別子の値を示すように、プルアップ抵抗とプルダウン抵抗によって固定する。
言い替えれば、半導体チップは、上流と下流の一方に識別子確認要求を送信し、当該一方から識別子確認応答を受信し、上流と下流の他方から識別子確認要求を受信し、当該他方に識別子確認応答を送信すればよい。
●タイミングチャート
図3により識別子確認要求と識別子確認応答のタイミングチャートを示す。リセット解除後、全半導体チップは、識別子確認要求を下層に向けて送信する。図3の例では、時刻t2において、識別子確認要求が送信される。
識別子確認要求の送信後、時刻t4において、半導体チップ100が識別子確認応答を受信する。上述したように、半導体チップ100には、応答バス502から常にチップ識別子として所定値、例えば「0」が入力されている。半導体チップ100は、チップ識別子をインクリメントした値を自チップのチップ識別子に設定し保持する。従って、時刻t4において、半導体チップ100にチップ識別子「1」が設定される。
半導体チップ200は、時刻t2に半導体チップ100に識別子確認要求を送信するが、半導体チップ100のチップ識別子は設定未了であり、時刻t3にチップ識別子の設定未了を示す識別子確認応答を受信する。
半導体チップ200は、時刻t5に半導体チップ100に識別子確認要求を再送信する。識別子確認要求を受信した半導体チップ100は、自チップのチップ識別子の設定が完了していることを確認し、時刻t6に、半導体チップ200にチップ識別子の設定完了、および、自チップのチップ識別子「1」を示す識別子確認応答を返信する。
半導体チップ200は、時刻t6に識別子確認応答を受信し、半導体チップ100のチップ識別子の設定完了を確認すると、自チップのチップ識別子の設定を完了に設定する。そして、識別子確認応答が示すチップ識別子「1」をインクリメントして、チップ識別子「2」を設定する。
同様に、半導体チップ300、半導体400は、下層の半導体チップからチップ識別子の設定完了を示す識別子確認応答を受信するまで、識別子確認要求を再送信し、下層の半導体チップから順にチップ識別子が設定される。
図4によりリードアクセスに使用する信号群、識別子確認要求、識別子確認応答の関係を説明する。
信号Read Requestはリクエストの発行を示し、信号Read Addressはリードリクエストのアドレスを示し、信号Read Responseはリードレスポンスの発行を示す。また、信号Read Data[0]は、リードデータの第0ビットであり、チップ識別子の設定状態を示す。つまり、信号Read Data[0]をアサートすると設定完了が通知される。信号Read Data[3:1]は、リードデータの第1ビットから第3ビットであり、チップ識別子の値を示す。
時刻t2に、半導体チップは、下層に向けて所定のアドレスaddr0を示すリードリクエストを発行する。下層の半導体チップは、リードリクエストを受け、1サイクルで識別子確認要求の受信から識別子確認応答の送信までを処理できるとすると、1サイクル後の時刻t3においてレスポンスを返す。時刻t3において、下層の半導体チップのチップ識別子の設定は未了とする。従って、信号Read Responseはアサートされて、識別子確認応答が上層の半導体チップに送信されるが、信号Read Data[0]はアサートされず、チップ識別子の設定未了を示す。
時刻t5に、上層の半導体チップは識別子確認要求であるリードリクエストを再送信する。時刻t6において、下層の半導体チップのチップ識別子の設定は完了とする。従って、信号Read ResponseとRead Data[0]がアサートされ、チップ識別子ID0を示すRead Data[3:1]が上層の半導体チップに送信される。このように、通常データ転送のリードアクセスに使用する信号群によって識別子確認要求と識別子確認応答が可能である。
●識別子設定部
図5のブロック図により識別子設定部101の構成例を示す。
識別子設定部101は、加算器1010、識別子レジスタ1011、識別子設定状態レジスタ1012を備える。識別子設定状態レジスタ1012の初期値は設定未了を示す‘0’である。
信号id_inとstatus_inは、識別子確認応答受信部103から識別子設定部101に入力される信号である。信号id_inは、下層の半導体チップのチップ識別子を表し、信号status_inは下層の半導体チップのチップ識別子の設定状態を示す。つまり、識別子確認応答受信部103は、下層の半導体チップから受信した識別子確認応答のチップ識別子の設定状態を信号status_inとし、チップ識別子を信号id_inとして識別子設定部101に送信する。
加算器1010は、信号status_inがアサートされると信号id_inに1を加算した信号id_addを出力する。識別子レジスタ1011は、イネーブル付レジスタであり、信号status_inがアサートされるタイミングで信号id_addをラッチし、以降、その値を信号id_outとして保持する。
識別子設定状態レジスタ1012もイネーブル付レジスタであり、信号status_inがアサートされるタイミングで‘1’を保持する。識別子設定状態レジスタ1012が信号status_outとして‘1’を保持するとき、チップ識別子の設定完了が示される。
識別子レジスタ1011が保持する信号id_outと、識別子設定状態レジスタ1012が保持する信号status_outを用いて、識別子確認要求、識別子確認応答、通常データ転送が行われる。
図6により識別子設定部101のタイミングチャートを示す。
時刻t3に、信号status_inがアサートされ、信号id_inとして「0」が入力される。加算器1010によって信号id_inに1が加算されたid_add=1が出力される。時刻t4に、識別子設定状態レジスタ1012の出力信号status_outがアサートされ、識別子レジスタ1011の出力信号id_outが「1」になる。
積層された半導体チップのすべてにチップ識別子が設定された後、要求バス501と応答バス502を用いて通常データ転送が可能になる。図2には、通常データ転送にかかる経路として、上層の半導体チップから下層の半導体チップに要求を送信する経路だけを示した。実際には、下層の半導体チップから上層の半導体チップに通常データ転送要求を送信する経路が存在し、両方向に通常データ転送が可能である。
通常データ転送において、データ転送先の半導体チップのチップ識別子を指定する必要がある。最下層の半導体チップにはチップ識別子「1」が設定され、上層に向かうに従い1を加算した値がチップ識別子として設定される。例えば、半導体チップ200は、自チップのチップ識別子「2」から自チップが最下層から二番目に位置することを認識し、下層に半導体チップが一つ、四つ半導体チップの積層が予め記憶されていれば、上層に半導体チップが二つ存在することを認識する。従って、半導体チップ200は、二つ上層の半導体チップ400に通常データ転送を行う場合、自身のチップ識別子に階層数「2」を加えた値を送信先のチップ識別子に指定すればよい。
上記では、半導体チップを積層した半導体装置を説明したが、本発明は、シリコンインターポーザ基板上に複数の半導体チップを並置し、シリコンインターポーザ基板を介して各半導体チップを接続する構成にも適用することができる。この場合、識別子確認要求である要求信号が流れる向きが下流方向（下層方向に同じ）であり、識別子確認応答である応答信号が流れる向きが上流方向（上層方向に同じ）である。
このように、複数の半導体チップが積層された半導体装置において、リセット解除後、各半導体チップに固有のチップ識別子を割り当てることができる。従って、半導体チップの製造過程において半導体チップにチップ識別子を割り当てる必要がなく、半導体チップの積層時にチップ識別子による選別を行う必要がなく、複数の半導体チップを積層した半導体装置を低コストで実現することができる。
また、チップ識別子を設定するために特別な信号線を必要とせず、通常データ転送を行う信号線だけでチップ識別子の設定が可能である。さらに、チップ識別子を割り当てるために特定の半導体チップを必要とせず、すべて同じ半導体チップで半導体装置を構成することが可能である。

Claims (15)

  1. 複数の半導体チップが搭載された半導体装置であって、前記複数の半導体チップのうちチップ識別子が未設定の半導体チップは、
    上流および下流の一方に接続された第一の半導体チップに、チップ識別子の設定状態の通知を要求する要求信号を送信する第一の送信手段と、
    前記送信した要求信号に対する応答として、前記第一の半導体チップのチップ識別子の設定状態と前記チップ識別子の値を示す応答信号を受信する第一の受信手段と、
    前記受信した応答信号に基づき、前記チップ識別子が未設定の半導体チップのチップ識別子の設定処理を行う設定手段と、
    前記上流および下流の他方に接続された第二の半導体チップから、前記要求信号を受信する第二の受信手段と、
    前記受信した要求信号に対する応答として、前記設定手段でチップ識別子を設定した半導体チップのチップ識別子の設定状態と前記チップ識別子の値を示す応答信号を送信する第二の送信手段とを有する半導体装置。
  2. 前記設定手段は、前記受信した応答信号がチップ識別子の設定未了を示す場合は、前記第一の送信手段に前記要求信号を再送信させる請求項1に記載された半導体装置。
  3. 前記設定手段は、前記受信した応答信号がチップ識別子の設定完了を示す場合は、前記応答信号が示すチップ識別子の値に基づきチップ識別子を設定する請求項1または請求項2に記載された半導体装置。
  4. 前記設定手段は、前記応答信号が示すチップ識別子の値をインクリメントした値をチップ識別子として設定する請求項3に記載された半導体装置。
  5. 前記複数の半導体チップの間で通常データ転送要求を行う第一の信号線を有する請求項1から請求項4の何れか一項に記載された半導体装置。
  6. 前記第一の送信手段と前記第二の受信手段は、前記第一の信号線を介して前記要求信号の送受信を行う請求項5に記載された半導体装置。
  7. 前記複数の半導体チップの間で通常データ転送応答を行う第二の信号線を有する請求項1から請求項6の何れか一項に記載された半導体装置。
  8. 前記第一の受信手段と前記第二の送信手段は、前記第二の信号線を介して前記応答信号の送受信を行う請求項7に記載された半導体装置。
  9. 前記複数の半導体チップのうち最下流または最上流の半導体チップの前記第一の受信手段には、前記応答信号として固定値が入力される請求項1から請求項8の何れか一項に記載された半導体装置。
  10. 前記固定値は、チップ識別子の設定完了およびチップ識別子として所定値を示す請求項9に記載された半導体装置。
  11. 前記複数の半導体チップはインターポーザに搭載されている請求項1から請求項10の何れか一項に記載された半導体装置。
  12. 前記複数の半導体チップは、前記インターポーザ上に積層されている請求項11に記載された半導体装置。
  13. 前記複数の半導体チップは貫通電極によって電気的に接続されている請求項12に記載された半導体装置。
  14. 前記複数の半導体チップは、前記インターポーザ上に並置されている請求項11に記載された半導体装置。
  15. 半導体装置に搭載された複数の半導体チップのチップ識別子を設定する方法であって、前記複数の半導体チップのうちチップ識別子が未設定の半導体チップにて、
    上流および下流の一方に接続された第一の半導体チップに、チップ識別子の設定状態の通知を要求する要求信号を送信し、
    前記送信した要求信号に対する応答として、前記第一の半導体チップのチップ識別子の設定状態と前記チップ識別子の値を示す応答信号を受信し、
    前記受信した応答信号に基づき、前記チップ識別子が未設定の半導体チップのチップ識別子の設定処理を行い、
    前記上流および下流の他方に接続された第二の半導体チップから、前記要求信号を受信し、
    前記受信した要求信号に対する応答として、前記設定処理でチップ識別子を設定した半導体チップのチップ識別子の設定状態と前記チップ識別子の値を示す応答信号を送信する設定方法。
JP2013126128A 2013-06-14 2013-06-14 半導体装置、および、チップ識別子の設定方法 Active JP6087742B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2013126128A JP6087742B2 (ja) 2013-06-14 2013-06-14 半導体装置、および、チップ識別子の設定方法
US14/297,126 US9536121B2 (en) 2013-06-14 2014-06-05 Semiconductor device and chip identifier setting method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013126128A JP6087742B2 (ja) 2013-06-14 2013-06-14 半導体装置、および、チップ識別子の設定方法

Publications (3)

Publication Number Publication Date
JP2015001994A JP2015001994A (ja) 2015-01-05
JP2015001994A5 JP2015001994A5 (ja) 2016-07-07
JP6087742B2 true JP6087742B2 (ja) 2017-03-01

Family

ID=52018744

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013126128A Active JP6087742B2 (ja) 2013-06-14 2013-06-14 半導体装置、および、チップ識別子の設定方法

Country Status (2)

Country Link
US (1) US9536121B2 (ja)
JP (1) JP6087742B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170006976A (ko) * 2015-07-10 2017-01-18 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
KR102283330B1 (ko) * 2017-03-27 2021-08-02 삼성전자주식회사 반도체 소자
JP2022128226A (ja) 2021-02-22 2022-09-01 キヤノン株式会社 メモリ制御回路およびその制御方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001084172A (ja) * 1999-09-10 2001-03-30 Nec Home Electronics Ltd 半導体記憶装置
JP4799157B2 (ja) * 2005-12-06 2011-10-26 エルピーダメモリ株式会社 積層型半導体装置
JP4887844B2 (ja) * 2006-03-13 2012-02-29 オムロン株式会社 監視システム、その端末装置、主制御装置、端末装置の登録方法およびプログラム
WO2007150045A2 (en) * 2006-06-22 2007-12-27 Sirit Technologies Inc. Interrogating radio frequency tags
US20090315686A1 (en) * 2007-10-16 2009-12-24 Rcd Technology, Inc. Rfid tag using encrypted value
US8130527B2 (en) * 2008-09-11 2012-03-06 Micron Technology, Inc. Stacked device identification assignment
JP5160396B2 (ja) * 2008-12-18 2013-03-13 株式会社日立製作所 半導体装置
WO2010134201A1 (ja) * 2009-05-22 2010-11-25 株式会社日立製作所 半導体装置
JP5150591B2 (ja) * 2009-09-24 2013-02-20 株式会社東芝 半導体装置及びホスト機器
JP2011081730A (ja) * 2009-10-09 2011-04-21 Elpida Memory Inc 半導体装置及びこれを備える情報処理システム
JP2011258266A (ja) 2010-06-08 2011-12-22 Sony Corp 半導体装置および集積型半導体装置
US8621131B2 (en) * 2011-08-30 2013-12-31 Advanced Micro Devices, Inc. Uniform multi-chip identification and routing system

Also Published As

Publication number Publication date
JP2015001994A (ja) 2015-01-05
US9536121B2 (en) 2017-01-03
US20140368319A1 (en) 2014-12-18

Similar Documents

Publication Publication Date Title
US11755504B2 (en) Multiprocessor system with improved secondary interconnection network
TWI543188B (zh) 半導體裝置
US7882324B2 (en) Method and apparatus for synchronizing memory enabled systems with master-slave architecture
US11955165B2 (en) Memories and memory components with interconnected and redundant data interfaces
KR102192546B1 (ko) 반도체 메모리 장치
EP3654337A1 (en) Load reduced memory module
TW201022946A (en) Multi-serial interface stacked-die memory architecture
JP2009531746A (ja) 不揮発性メモリのデイジーチェイン配置
TW201926612A (zh) 具有一控制器及一記憶體堆疊之彈性記憶體系統
CN110033798B (zh) 集成电路芯片
JP6087742B2 (ja) 半導体装置、および、チップ識別子の設定方法
US7405949B2 (en) Memory system having point-to-point (PTP) and point-to-two-point (PTTP) links between devices
TW201705133A (zh) 減少負載的記憶體模組
JP4920036B2 (ja) メモリチャネル上の応答のスケジューリング
US11416425B2 (en) Memory
KR100885915B1 (ko) 내부 통신이 가능한 멀티 메모리 칩 및 이를 구비하는시스템
US8913527B2 (en) Multiple die communication system
US11074947B2 (en) Semiconductor memory apparatus and data processing system
JP2019106228A (ja) 半導体記憶装置
CN110364195B (zh) 存储器件以及包括其的存储系统
KR20150063758A (ko) 반도체 장치
JP2015198231A (ja) 半導体装置
TWI735391B (zh) 具有通信介面的半導體器件及半導體器件的介面管理方法
US7920433B2 (en) Method and apparatus for storage device with a logic unit and method for manufacturing same
US11687472B2 (en) Interface for semiconductor device and interfacing method thereof

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160519

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160519

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20161221

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170105

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170202

R151 Written notification of patent or utility model registration

Ref document number: 6087742

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151