JP2005055258A

JP2005055258A - 半導体装置

Info

Publication number: JP2005055258A
Application number: JP2003285323A
Authority: JP
Inventors: Takeshi Tanido; 丈志谷戸
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2003-08-01
Filing date: 2003-08-01
Publication date: 2005-03-03

Abstract

【課題】複数の半導体チップを１つのパッケージに混載した半導体装置において、混載された各半導体チップの機能検査を共通の検査装置にて実施できるようにし、検査工程の削減を図る。
【解決手段】１つのパッケージに混載された第１の半導体チップ１０に、第２の半導体チップ２０の機能検査を行うためのテスト回路１０１を設け、該テスト回路１０１を、第２の半導体チップ２０を動作させる入力信号Ｓ５０を発生させる各種入出力信号発生回路５０と、第２の半導体チップ２０の検査項目を選択する検査項目選択回路３０と、検査項目選択回路３０の選択結果をもとに、各種入出力信号発生回路５０による入力信号Ｓ５０を制御する入力信号制御回路４０と、第２の半導体チップ２０からの出力データＳ２０を外部へ出力する出力データ出力回路６０と、を備えたものとした。
【選択図】図２

Description

本発明は半導体装置に関する。より詳しくは、複数の半導体チップをパッケージングした半導体パッケージやベアチップ等のパッケージングを施していない半導体チップ等を同一の基板に搭載して、一つのパッケージに混載してマルチチップ化を行った半導体装置の機能検査に関するものである。

近年では、機器の小型化が進み、機器に実装する半導体装置の小型化が求められている。そこで、図４のような、複数の半導体チップを一つのパッケージに混載した（以下、マルチチップ化と称する）ＭＣＭ（Multi Chip Module）やＳＩＰ（System In Package）と呼ばれるパッケージが開発されている。図４は、第１の半導体チップ１０と、第２の半導体チップ２０とを、一つのパッケージに混載した例であり、２つの半導体チップが横に並べて配置されている横並び型のＭＣＭパッケージ構成（ａ）、および２つの半導体チップが積み上げて配置されている積み上げ型のＭＣＭパッケージ構成（ｂ）を示している。

混載された各半導体チップの機能検査を行う場合は、それぞれの特徴に応じた検査装置（ロジック検査専用テスタやメモリ検査専用テスタなど）を用いて、各半導体チップを分離して、個別に機能検査を行う必要がある。図４のＭＣＭの機能検査を行う場合、図５に示すように、まず第１の半導体チップ１０と第２の半導体チップ２０とを分離し、第１の半導体チップ１０を、該第１の半導体チップ１０の特徴に応じた検査装置にて機能検査する。そして、第２の半導体チップ２０を、該第２の半導体チップ２０の特徴に応じた検査装置にて機能検査する。

また、混載する半導体チップの一方が、マルチチップ化後に切り離して機能検査を行うことが困難なものである場合は、特許文献１に記載されているように、別途検査専用の半導体チップを混載し、その半導体チップを利用して機能検査を行う。混載されたテスト専用チップ２０１を用いて、第２の半導体チップ２０の機能検査を行う例を、図６に示す。
特開２０００−３０７０５３号公報

しかしながら、半導体チップの機能検査を行う場合、混載された各半導体チップの種類や数によっては、複数の種類の検査装置が必要となる場合があり、図７のように検査工程が複数となってしまう。すなわち、ｎ個の半導体チップが混載されている場合には、第１の半導体チップ１０を検査装置Ａにて機能検査し、次に、第２の半導体チップ２０を検査装置Ｂにて機能検査し、順次第ｎの半導体チップまで、検査装置を交換しながら機能検査を行う。このように、ｎ個の半導体チップが混載されている場合、最大ｎもの検査工程が生じてしまう。

さらに、マルチチップ化した後の検査手法に対応したテスト回路を有さない半導体チップ、すなわち切り離して機能検査を行うことが困難な半導体チップを混載する場合は、新たに検査専用の半導体チップを混載する必要があり、混載工程が複雑となってしまううえ、製造コストも増加してしまうという問題もあった。

本発明は上記のような問題点を解決するためのものであり、１つのパッケージに混載されている複数の半導体チップのうちのいずれかの半導体チップに、他の半導体チップの機能検査を行うためのテスト回路を設けることにより、機能検査の検査工程を削減することのできる半導体装置を提供することを目的とする。

上記課題を解決するために、本発明の請求項１にかかる半導体装置は、１つのパッケージあるいはモジュールに混載されている複数の半導体チップのうちのいずれかの半導体チップに、他の半導体チップの機能検査を行うためのテスト回路を設けた半導体装置であって、上記テスト回路は、上記他の半導体チップの機能検査に必要な信号を発生させる各種入力信号発生手段と、上記他の半導体チップの検査項目を、外部からの制御信号に基づき選択する選択手段と、上記選択手段の選択結果をもとに上記各種入力信号発生手段を制御し、所望のテスト項目に必要な信号を選択し、上記他の半導体チップに印加する入力信号制御手段と、上記他の半導体チップからの出力信号を外部へ出力する出力手段と、を備えたことを特徴とする。

本発明の請求項２にかかる半導体装置は、請求項１に記載の半導体装置において、上記テスト回路に、上記他の半導体チップの出力データの正誤判定を行う判定手段を加えて設けた、ことを特徴とする。

本発明の請求項３にかかる半導体装置は、請求項１または請求項２に記載の半導体装置において、上記テスト回路が設けられている半導体チップに、上記他の半導体チップの機能検査時に、該テスト回路が設けられている半導体チップの機能検査を可能とする第２のテスト回路を備えた、ことを特徴とする。

本発明の請求項１にかかる半導体装置によれば、１つのパッケージあるいはモジュールに混載されている複数の半導体チップのうちのいずれかの半導体チップに、他の半導体チップの機能検査を行うためのテスト回路を設けた半導体装置であって、上記テスト回路は、上記他の半導体チップの機能検査に必要な信号を発生させる各種入力信号発生手段と、上記他の半導体チップの検査項目を、外部からの制御信号に基づき選択する選択手段と、上記選択手段の選択結果をもとに上記各種入力信号発生手段を制御し、所望のテスト項目に必要な信号を選択し、上記他の半導体チップに印加する入力信号制御手段と、上記他の半導体チップからの出力信号を外部へ出力する出力手段と、を備えたもの、としたので、上記テスト回路が設けられた半導体チップの機能検査を行う検査装置において、上記他の半導体チップの機能検査を行うことが可能となり、検査工程を削減することができる上、従来の半導体装置において混載されていた機能検査専用半導体チップが必要なくなる。

本発明の請求項２にかかる半導体装置によれば、請求項１に記載の半導体装置において、上記テスト回路に、上記他の半導体チップの出力データの正誤判定を行う判定手段を加えて設けたもの、としたので、上記他の半導体チップの機能検査の結果を出力するために必要な端子数を削減することができる。

本発明の請求項３にかかる半導体装置によれば、請求項１または請求項２に記載の半導体装置において、上記テスト回路が設けられている半導体チップに、上記他の半導体チップの機能検査時に、該テスト回路が設けられている半導体チップの機能検査を可能とする第２のテスト回路を備えたもの、としたので、上記テスト回路が設けられている半導体チップの機能検査時に、同時に、上記他の半導体チップの機能検査を行うことが可能となるため、機能検査に要する時間を短縮することができる。

本発明による半導体装置は、一つのパッケージに混載されている複数の半導体チップのうちの一つの半導体チップ内に、他の半導体チップの機能検査を行うための機能検査用テスト回路を設けたものであり、以下、図４に示したように、第１の半導体チップ１０と第２の半導体チップ２０との２つの半導体チップが混載されているものを例として、発明の実施の形態を説明する。

（実施の形態１）
本発明の実施の形態１に係る半導体装置について、図面を参照しながら説明する。図１は、本実施の形態１による半導体装置の構成を示す図、図２は、本実施の形態１による半導体装置の、要部の構成を示す図である。

図１において、１０は、第１の半導体チップ、２０は、第２の半導体チップ、１０１は、第１の半導体チップ１０内に設けられ、第２の半導体チップの機能検査を行うためのテスト回路である。

図２に示すように、第１の半導体チップ１０内に新たに設けられたテスト回路１０１は、第２の半導体チップ２０を動作させるための信号を発生させる各種入出力信号発生回路５０と、第２の半導体チップ２０の検査項目を外部よりの信号に基づき選択する検査項目選択回路３０と、検査項目選択回路３０の選択結果をもとに所望の検査項目に必要な信号を選択し、各種入出力信号発生回路５０からの入力信号Ｓ５０を制御し、第２の半導体チップへ入力する入力信号制御回路４０と、第２の半導体チップ２０からの出力データＳ２０を外部へ出力する出力データ出力回路６０と、を有するものである。

次に、上記のように構成される半導体装置の動作について説明する。

検査項目選択回路３０では、入力された検査項目設定信号Ｓ１より所望されている検査項目を選択し、検査項目決定信号Ｓ３０を出力する。入力信号制御回路４０は、検査項目決定信号Ｓ３０に応じた検査項目に対応した入力信号Ｓ５０を第２の半導体チップ２０へ入力するように、各種入出力信号発生回路５０を入力信号制御信号Ｓ４０で制御する。各種入出力信号発生回路５０は、入力信号制御信号Ｓ４０に基づいて第２の半導体チップ２０を動作させるための入力信号Ｓ５０を発生させる。第２の半導体チップ２０は、各種入出力信号発生回路５０より入力された入力信号Ｓ５０で動作を行い、その結果を出力データＳ２０として出力する。第２の半導体チップの出力データＳ２０は、第１の半導体チップ１０の出力データ出力回路６０を介して外部へ、外部出力信号Ｓ６０として出力される。

この外部出力信号Ｓ６０は、第１の半導体チップ１０の機能検査を行う検査装置に供給される。これにより、第１の半導体チップ１０の機能検査を行う検査装置において、第２の半導体チップ２０の機能検査が可能となる。

以上のように、本実施の形態１による半導体装置によれば、第２の半導体チップ２０の機能検査を行うためのテスト回路１０１を有する第１の半導体チップ１０と、第２の半導体チップ２０とがマルチチップ化された半導体装置において、テスト回路１０１に、第２の半導体チップ２０を動作させるための各種入力信号を発生させる各種入出力信号発生回路５０と、第２の半導体チップ２０の検査項目を外部よりの信号に基づき選択する検査項目選択回路３０と、検査項目選択回路３０の選択結果をもとに所望の検査項目に必要な信号を選択し、各種入出力信号発生回路５０からの入力信号Ｓ５０を制御し、第２の半導体チップへ入力する入力信号制御回路４０と、第２の半導体チップ２０からの出力データＳ２０を外部へ出力する出力データ出力回路６０と、を設けたので、第１の半導体チップ１０により第２の半導体チップ２０の機能検査に必要な信号を生成，印加し、該印加された信号に基づく第２の半導体チップ２０からの出力データＳ２０を、第１の半導体チップ１０の出力データ出力回路６０を介して外部に出力することができるため、第１の半導体チップ１０の機能検査を行う検査装置において、第２の半導体チップの機能検査が可能となり、検査工程を削減することができる。

さらに、従来の半導体装置に混載されていたような、第２の半導体チップ２０の機能検査専用の半導体チップが必要なくなるため、製造工程および製造コストをも削減することができる。

例えば、マルチチップ化するために混載した第１の半導体チップ１０がロジックチップ、第２の半導体チップ２０がＤＲＡＭチップである場合、ロジックチップに設けられ、ＤＲＡＭチップの動作に必要な書き込みデータ・クロック・書き込み許可信号・読み出し許可信号・書き込み／読み出しアドレスなどの入力信号を発生させる回路が、各種入出力信号発生回路に相当する。また、検査項目選択回路３０は、ＤＲＡＭの検査項目を外部よりの信号で選択する回路に、入力信号制御回路４０は、上記の検査項目選択回路３０の選択結果をもとに所望の検査項目に必要な信号を選択し、各種入出力信号発生回路５０からの出力を制御し、ＤＲＡＭチップへ入力する回路に、出力回路６０は、ＤＲＡＭチップからの読み出しデータを外部へ出力する回路に、それぞれ相当する。

このように、混載されている第１の半導体チップ１０がロジックチップ、第２の半導体チップ２０がＤＲＡＭチップである場合、ロジックチップの検査装置を用いたＤＲＡＭチップの機能検査が可能となる。

（実施の形態２）
本発明の実施の形態２による半導体装置について、図面を参照しながら説明する。
図３は、本実施の形態２による半導体装置の要部の構成を示すものであり、第１の半導体チップ１０に設けられ、第２の半導体チップ２０の機能検査を行うための機能検査用テスト回路１０２と、第２の半導体チップ２０と、を示している。なお、図３において、図２に示すものと同一または相当する部分には同一符号を付して、詳しい説明を省略する。

本実施の形態２による半導体装置は、テスト回路１０２に、検査項目選択回路３０、入力信号制御回路４０、および出力データ出力回路６０を備えた点で、実施の形態１によるものと共通している。このテスト回路１０２は、実施の形態１によるテスト回路１０１の各種入出力信号発生回路５０の代わりに、第２の半導体チップ２０を動作させるための入力信号Ｓ５０、および該入力信号Ｓ５０に基づき第２の半導体チップ２０が正常に動作した場合に得られる期待値データＳ５０１を発生させる各種入出力信号発生回路５０を設け、さらに、期待値データＳ５０１と第２の半導体チップ２０からの出力データＳ２０とに基づき正誤判定を実施する出力結果判定回路７０を設けた点で、実施の形態１によるものと異なる。

次に、上記のように構成される半導体装置の動作について説明する。
入出力信号発生回路５０は、第２の半導体チップ２０を動作させるための入力信号Ｓ５０を発生させる。さらに、該発生させた入力信号Ｓ５０に基づき第２の半導体チップ２０が正常に動作した場合に得られる期待値データＳ５０１を発生させる。第２の半導体チップ２０は、入出力信号発生回路５０より入力された入力信号Ｓ５０に基づき動作を行い、出力データＳ２０を出力する。

すると、出力結果判定回路７０は、上記入出力信号発生回路５０からの期待値データＳ５０１と、第２の半導体チップからの出力データＳ２０とを比較，判定し、その判定結果を判定結果信号Ｓ７０として出力する。出力された判定結果信号Ｓ７０は、出力データ出力回路６０を介して外部へ出力される。この外部出力信号Ｓ６０を、第１の半導体チップ１０の機能検査を行う検査装置に供給することにより、第１の半導体チップ１０の機能検査を行う検査装置において、第２の半導体チップ２０の機能検査が可能となる。

以上のように、本実施の形態２による半導体装置によれば、テスト回路１０２に、第２の半導体チップ２０を動作させるための入力信号Ｓ５０、および該入力信号Ｓ５０に基づき第２の半導体チップ２０が正常に動作した場合に第２の半導体チップ２０より出力される期待値データＳ５０１を発生させる各種入出力信号発生回路５０と、期待値データＳ５０１と第２の半導体チップ２０からの出力データＳ２０とに基づき正誤判定を実施する出力結果判定回路７０と、を設けたので、第１の半導体チップ１０の機能検査を行う検査装置において、第２の半導体チップの機能検査が可能となり、検査工程を削減することができる上、第２の半導体チップ２０の機能検査の結果を出力するために必要な端子数を削減することができる。

例えば、マルチチップ化するために混載した第１の半導体チップ１０がロジックチップ、第２の半導体チップ２０がＤＲＡＭチップである場合、ロジックチップに設けられ、ＤＲＡＭチップの動作に必要な書き込みデータ・クロック・書き込み許可信号・読み出し許可信号・書き込み／読み出しアドレスなどの入力信号を発生させる回路に、ＤＲＡＭチップの読み込みアドレスに対して書き込みを行った値を期待値データＳ５０１として出力する機能を加えた回路が、各種入出力信号発生回路５０に相当する。また、出力結果判定回路７０は、ＤＲＡＭチップからの読み出しデータと上記の期待値データＳ５０１とが一致しているか否かを判定する判定回路に相当する。

このように、混載されている第１の半導体チップ１０がロジックチップ、第２の半導体チップ２０がＤＲＡＭチップである場合、ロジックチップの検査装置を用いたＤＲＡＭチップの機能検査が可能となる上、ＤＲＡＭチップの機能検査結果を出力するために必要な端子数を削減することができる。

（実施の形態３）
本発明の実施の形態３による半導体装置について説明する。
本実施の形態３による半導体装置は、実施の形態１または実施の形態２による第１の半導体チップ１０に、第２の半導体チップ２０の機能検査と同時に第１の半導体チップ１０の機能検査を実施することが可能なテスト回路１０３（図示せず）を設けたものである。

第１の半導体チップ１０内に設けられ、第１の半導体チップ１０の機能検査を行うためのテスト回路１０３は、第２の半導体チップの機能検査を行うためのテスト回路１０１，１０２とは個別に制御可能なようにされている。

第１の半導体チップ１０内に設けられているテスト回路１０１，１０２と、第１の半導体チップ１０の機能検査を行うテスト回路１０３とを個別に制御することにより、第１の半導体チップ１０においてＳＣＡＮテストを行っている状態であっても、第１の半導体チップ１０の状態の影響を第２の半導体チップ２０に及ぼすことがないため、第１の半導体チップ１０と第２の半導体チップ２０とを同時に機能検査することが可能となる。

以上のように、本実施の形態３による半導体装置によれば、第１の半導体チップ１０に、第２の半導体チップ２０の機能検査と同時に第１の半導体チップ１０の機能検査を実施することが可能なテスト回路１０３を設けたので、第１の半導体チップ１０のＳＣＡＮテスト時に、同時に第２の半導体チップ２０の機能検査を行うことが可能となり、機能検査に要する時間の短縮を図ることができる。

なお、実施の形態１および実施の形態２においては、第２の半導体チップ２０がＤＲＡＭチップである場合を挙げて説明したが、本発明は、半導体装置に混載される第２の半導体チップ２０の種類を限定するものではなく、これはあらゆる種類の半導体チップであってもよい。例えば、ＦＬＡＳＨメモリやＳＲＡＭ等のメモリチップ、あるいはＡＤコンバータやＤＡコンバータ等のアナログチップであっても、上記実施の形態１および実施の形態２と同様に、検査工程の削減、あるいはテスト用端子の削減が可能となる。

また、本発明は、３つ以上の半導体チップを混載してマルチチップ化をはかる場合にも有効である。

本発明による、複数の半導体チップを混載した半導体装置は、テスト回路が設けられた半導体チップの機能検査時に、他の半導体チップの機能検査を行うことができるため、他の半導体チップの機能検査が困難である場合や、検査工程の削減を要する場合等に有用であり、例えば、ロジックチップとＤＲＡＭチップとを１つのパッケージに混載したものに適用できる。

本発明の実施の形態１による半導体装置の構成を示す図である。本発明の実施の形態１による半導体装置の、要部の構成を示す図である。本発明の実施の形態２による半導体装置の、要部の構成を示す図である。２つの半導体チップを横に並べてマルチチップ化した半導体装置の構成を示す図である。２つの半導体チップを積み上げてマルチチップ化した半導体装置の構成を示す図である。マルチチップ化された各半導体チップの機能検査の方法を示す図である。マルチチップ化された各半導体チップの機能検査の、別の方法を示す図である。従来の、マルチチップ化された半導体チップの機能検査フローを示す図である。

符号の説明

１０第１の半導体チップ
２０第２の半導体チップ
１０１、１０２テスト回路
３０検査項目選択回路
４０入力信号制御回路
５０各種入出力信号発生回路
６０出力データ出力回路
７０出力結果判定回路
Ｓ１検査項目設定信号
Ｓ２０出力データ
Ｓ３０検査項目決定信号
Ｓ４０入力信号制御信号
Ｓ５０入力信号
Ｓ６０外部出力信号
Ｓ５０１期待値データ
Ｓ７０判定結果信号

Claims

１つのパッケージあるいはモジュールに混載されている複数の半導体チップのうちのいずれかの半導体チップに、他の半導体チップの機能検査を行うためのテスト回路を設けた半導体装置であって、
上記テスト回路は、
上記他の半導体チップの機能検査に必要な信号を発生させる各種入力信号発生手段と、
上記他の半導体チップの検査項目を、外部からの制御信号に基づき選択する選択手段と、
上記選択手段の選択結果をもとに上記各種入力信号発生手段を制御し、所望のテスト項目に必要な信号を選択し、上記他の半導体チップに印加する入力信号制御手段と、
上記他の半導体チップからの出力信号を外部へ出力する出力手段と、
を備えた、ことを特徴とする半導体装置。
請求項１に記載の半導体装置において、
上記テスト回路に、上記他の半導体チップの出力データの正誤判定を行う判定手段を加えて設けた、
ことを特徴とする半導体装置。
請求項１または請求項２に記載の半導体装置において、
上記テスト回路が設けられている半導体チップに、上記他の半導体チップの機能検査時に、該テスト回路が設けられている半導体チップの機能検査を可能とする第２のテスト回路を備えた、
ことを特徴とする半導体装置。