JP2002008366A - 磁気ランダムアクセスメモリおよびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 単一のトランジスタに複数の磁性記憶素子を
積層して、素子数が少なくメモリ集積度を大幅に向上し
た磁気ランダムアクセスメモリ等を提供する。 【解決手段】 各々が磁気的に情報を記憶する複数の磁
性記憶素子と、複数の磁性記憶素子の各々に接続され、
各々が相互に電気的に接続されている複数のビット線
と、複数の磁性記憶素子の各々に磁界を印加して情報を
書き込むために、複数の磁性記憶素子の各々の近傍に対
応して配置され、各々が相互に電気的に接続されている
複数の書き込み用ワード線と、第１の端子と第２の端子
とを備え、第１の端子は、第２の端子に電流を流すか否
かを決定するために利用される単一の読み込み用ワード
線に接続され、第２の端子は、複数の磁性記憶素子の各
々に接続されたスイッチとを備えた、磁気ランダムアク
セスメモリ等を提供する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、磁性記憶素子を利
用して磁気的に情報を記憶する磁気ランダムアクセスメ
モリに関する。より具体的には、本発明は、磁気ランダ
ムアクセスメモリの構造および磁気ランダムアクセスメ
モリの製造方法に関する。

【０００２】

【従来の技術】近年、磁気ランダムアクセスメモリ（Ｍ
ＲＡＭ：Magnetic Random Access Memory）の研究が盛
んに進められている。磁気ランダムアクセスメモリと
は、磁性記憶素子の磁気を利用してデータを記録する不
揮発性メモリである。図１５の（ａ）は、磁気ランダム
アクセスメモリのメモリセル１５０の模式図を示す。メ
モリセル１５０は、１つの磁性記憶素子１５１と１つの
金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥ
Ｔ）１５２とから構成されている。磁性記憶素子１５１
の近傍には、磁性記憶素子１５１に情報を書き込むため
の書き込み用ワード線１５４が設けられる。トランジス
タ１５２の第１電極（第１端子）１５２−１は磁性記憶
素子１５１から情報を読み出すための読み込み用ワード
線１５５と接続され、第２電極（第２端子）１５２−２
は磁性記憶素子１５１と接続される。第３電極（第３端
子）１５２−３は接地されている。また、磁性記憶素子
１５１にはさらに、磁性記憶素子１５１に情報を書き込
み、および磁性記憶素子１５１から情報を読み出す際に
利用されるビット線１５３が接続される。以上の説明に
よれば、メモリセル１５０は１本の読み込み用ワード線
１５５および１つのトランジスタ１５２に対して、１つ
の磁性記憶素子１５１が存在するよう構成されていると
いえる。図１５の（ｂ）は、メモリセル１５０の断面図
を示す。図示されるように、磁性記憶素子１５１、ビッ
ト線１５３および書き込み用ワード線１５４は、読み込
み用ワード線１５５またはトランジスタ１５２の上に積
み上げられている。磁性記憶素子１５１はトランジスタ
１５２よりも小さいため、メモリセル１５０の大きさは
トランジスタ１５２の大きさによって決定される。

【０００３】１つの磁性記憶素子１５１のそれぞれに独
立した１ビットの情報を記憶すると、メモリの利用効率
は高い。しかし、１つの磁性記憶素子の出力は小さいた
め、読み出した情報の判別に必要なＳ／Ｎを確保できな
い場合がある。そこで従来の磁気ランダムアクセスメモ
リでは、１つのビット線に複数の磁性記憶素子を並列に
設けて同じ情報を記憶することにより、Ｓ／Ｎを大きく
することが多かった。図１６は、１つのビット線１６３
に２つの磁性記憶素子１６１−１、２が並列に設けられ
た磁気ランダムアクセスメモリのメモリセルユニット１
６０の例を示す。図示されるように、メモリセルユニッ
ト１６０は、それぞれ１つの磁性記憶素子とトランジス
タとを有する２つのメモリセル１６０−１、２から構成
される。

【０００４】

【発明が解決しようとする課題】２磁性記憶素子、２ト
ランジスタで１ビットを記憶するメモリセルユニット１
６０を利用すると、記憶した情報に対する信頼性は確保
できる。しかし、１磁性記憶素子、１トランジスタで１
ビットを記憶する場合と比較すると、トランジスタを２
つ用いるために１ビット分の面積が倍増することにな
る。これでは、ＤＲＡＭと同じ製造技術を使って、ＤＲ
ＡＭなみの高いメモリの集積度を実現することはできな
い。また、例えば図１５の（ｂ）に示されるように、ト
ランジスタは磁性記憶素子よりも大きいので、一定の面
積のチップに集積可能な磁性記憶素子の数はトランジス
タの数によって大きく制限される。これでは、小さい面
積で、かつ少ない素子数で、大容量のメモリを得ること
ができない。

【０００５】本発明の目的は、単一のトランジスタに複
数の磁性記憶素子を積層することにより、記憶された情
報に対する信頼性を保持したままメモリの集積度を大幅
に向上させ、かつ必要な構成素子数が少ない磁気ランダ
ムアクセスメモリを提供することである。さらに本発明
の目的は、そのような磁気ランダムアクセスメモリの製
造方法を提供することである。

【０００６】

【課題を解決するための手段】本発明の磁気ランダムア
クセスメモリは、各々が磁気的に情報を記憶する複数の
磁性記憶素子と、前記複数の磁性記憶素子の各々に接続
された複数のビット線であって、その各々が相互に電気
的に接続されている複数のビット線と、前記複数の磁性
記憶素子の各々に磁界を印加して前記情報を書き込むた
めに、前記複数の磁性記憶素子の各々の近傍に対応して
配置された複数の書き込み用ワード線であって、その各
々が相互に電気的に接続されている複数の書き込み用ワ
ード線と、第１の端子と第２の端子とを備えたスイッチ
であって、前記第１の端子は、前記第２の端子に電流を
流すか否かを決定するために利用される単一の読み込み
用ワード線に接続され、前記第２の端子は、前記複数の
磁性記憶素子の各々に接続されたスイッチとを備えてお
り、それにより上記目的が達成される。

【０００７】前記スイッチは、前記第１の端子および前
記第２の端子のいずれとも異なり、かつ所定の電圧が印
加された第３の端子をさらに備えており、前記第１の端
子に印加された電圧に基づいて、前記第３の端子を介し
て前記第２の端子に電流を流してもよい。

【０００８】前記複数の磁性記憶素子は、前記スイッチ
に垂直な方向に積層されていてもよい。

【０００９】前記複数の書き込み用ワード線の各々と前
記複数のビット線の各々とが直交し、かつその間に前記
磁性記憶素子が位置するように構成されていてもよい。

【００１０】本発明の磁気ランダムアクセスメモリの製
造方法は、（ａ）基板を提供するステップと、（ｂ）前
記基板の上に、第１の電極と、第２の電極と、第３の電
極とを備えた単一のトランジスタであって、前記第１の
電極に印加される電圧に応じて、前記第２の電極と第３
の電極とを導通させる単一のトランジスタを形成するス
テップと、（ｃ）前記単一のトランジスタと絶縁された
書き込み用ワード線を形成するステップと、（ｄ）前記
単一のトランジスタの第２の電極に接続され、前記書き
込み用ワード線の近傍に情報を記憶する磁性記憶素子を
形成するステップと、（ｅ）前記磁性記憶素子に接続さ
れ、かつ前記書き込み用ワード線と絶縁されたビット線
を形成するステップと、（ｆ）前記（ｃ）〜（ｅ）のス
テップを繰り返すステップであって、形成された複数の
前記書き込み用ワード線を相互に電気的に接続し、形成
された複数の前記ビット線を相互に電気的に接続するス
テップと、からなり、それにより上記目的が達成され
る。

【００１１】前記（ｃ）〜（ｆ）のステップは、前記書
き込み用ワード線と、前記磁性記憶素子と、前記ビット
線とを、前記基板上に形成された前記単一のトランジス
タに垂直な方向に積層するステップであってもよい。

【００１２】前記（ｄ）のステップは、単一の読み込み
用ワードラインを形成して前記第１の電極に接続するス
テップをさらに含んでもよい。

【００１３】前記（ｃ）〜（ｅ）のステップは、前記書
き込み用ワード線と前記ビット線とが直交し、かつ前記
書き込み用ワード線と前記ビット線との間に前記磁性記
憶素子が位置するように、前記書き込み用ワード線と、
前記磁性記憶素子と、前記ビット線とを形成するステッ
プであってもよい。

【００１４】前記（ｂ）のステップは、前記第３の電極
に所定の電圧を与えるステップをさらに含んでもよい。

【００１５】

【発明の実施の形態】以下、添付の図面を参照して本発
明の実施の形態を説明する。図面において、同じ符号は
同一または同等の構成要素を示す。

【００１６】図１は、本発明による磁気ランダムアクセ
スメモリ１０を示す。磁気ランダムアクセスメモリ１０
は、メモリアレイ１１と、その駆動回路１２とを含む。
磁気ランダムアクセスメモリ１０は、例えばコンピュー
タの中央処理装置（図示せず）等から受信した情報をメ
モリアレイ１１に格納し、または磁気ランダムアクセス
メモリ１１から読み出した情報を中央処理装置（図示せ
ず）等に送信するよう機能する。メモリアレイ１１は、
複数のメモリセルユニット（図示せず）から構成され
る。駆動回路１２は、複数の駆動線のそれぞれを選択的
に駆動できるよう構成されている。すなわち駆動回路１
２は、ビット線を駆動するためのビット線駆動回路１
３、書き込み用ワード線を駆動するための書き込み用ワ
ード線駆動回路１４および読み込み用ワード線を駆動す
る読み込み用ワード線駆動回路１５を備えている。これ
らの回路により、メモリアレイ１１の中の所望のメモリ
セルユニットを特定し、さらにそのメモリセルユニット
中のどの磁気記憶素子にどのような情報を記憶するか、
または記憶された情報を読み出すかを制御できる。

【００１７】図２の（ａ）は、本発明による磁気メモリ
セルユニット２０の模式図を示す。図２に示す磁気メモ
リセルユニット２０では、２つの磁性記憶素子を利用し
て１ビットを記憶する。２つの磁性記憶素子を利用する
理由は、ビット誤り率を低下し、信頼性を向上させるた
めである。現在、磁性体（記憶素子）の抵抗は期待でき
るほど低くなく、そのため磁化反転（図３を参照して後
述する。）に大きな磁界が必要である。抵抗値のばらつ
き（＝磁化反転に必要な磁界のばらつき）も大きい。さ
らに記憶素子膜自身の不良から、高密度化による記憶素
子面積の縮小も磁化反転に必要な磁界のばらつきの一因
である。記憶素子の抵抗値のみであれば、記憶素子の面
積を大きくすることで小さくできるが、それだけでは不
十分である。本発明によれば、記憶素子膜、ビットライ
ンおよび他回路による雑音耐性（高いＳ／Ｎ（信号対雑
音比））を得ることができる。具体的には、２つの磁性
記憶素子を並列に利用して１ビットを記憶することによ
り、ビット誤り率１×１０ ^-4を１×１０^-8にすることが
できる。読み出した情報の判別に必要なＳ／Ｎを確保で
きる原理は、２つの磁性記憶素子を並列に利用すること
で、ビットラインの電圧変化を十分確保して読み出した
情報の判別に必要な信号を強くできることにある。これ
により、ビットラインの寸法のばらつき等に起因する雑
音に耐性を持たせることができる。

【００１８】以下、磁気メモリセルユニット２０の構成
を説明する。磁気メモリセルユニット２０は、２つの磁
性記憶素子２１−１、２１−２と、１つの金属酸化膜半
導体電界効果トランジスタ（ＭＯＳＦＥＴ）２２とから
構成されている。以下では、金属酸化膜半導体電界効果
トランジスタを単に「トランジスタ」と呼ぶ。２つの磁
性記憶素子２１−１、２１−２は、それぞれが１ビット
の情報を記憶する素子である。磁性記憶素子の数は２つ
に限られず、図１４に示すような４つ等、複数を集積さ
せることができる。一方トランジスタ２２は、情報の読
み出しの際に、特定の磁気メモリセルユニット２０を選
択するためのスイッチとして利用される。以上のような
構成により、必要な構成素子数を減少でき、メモリの信
頼性を保持したままで磁気メモリの集積度を劇的に向上
できる。具体的には、従来と同じ面積で２倍の情報を記
憶できる。また磁性記憶素子の数を増加することで、そ
れほど大きくないＭＲ比の磁性記憶素子を利用すること
ができ、よって技術的により容易に磁気メモリを製造で
きる。磁性記憶素子のＭＲ比とは、磁性記憶素子に外部
磁界を印加したときの抵抗変化率をいい、その値が大き
いほど抵抗の変化が大きいことを表す。

【００１９】以下、磁気メモリセルユニット２０を説明
する。それぞれの磁性記憶素子２１−１、２１−２の近
傍には、磁性記憶素子２１−１、２１−２に情報を書き
込むための書き込み用ワード線２４−１、２４−２が設
けられる。書き込み用ワード線２４−１、２４−２は、
磁気メモリセルユニット２０内または周辺回路（図示せ
ず）内で電気的に接続されており、書き込み用ワード線
２４から分岐する。換言すれば、書き込み用ワード線２
４−１、２４−２は、相互に電気的に接続されている。
トランジスタ２２の第１電極２２−１には磁性記憶素子
２１−１、２１−２から情報を読み出すか否かを選択す
るための読み込み用ワード線２５が接続され、第２電極
２２−２には磁性記憶素子２１−１、２１−２の両方が
接続される。トランジスタ２２の第３電極２２−３は接
地されており、基準電圧が与えられている。また、磁性
記憶素子２１−１、２１−２にはさらに、磁性記憶素子
２１−１、２１−２に情報を書き込み、かつ磁性記憶素
子２１−１、２１−２から情報を読み出す際に利用され
るビット線２３−１、２３−２が接続される。ビット線
２３−１、２３−２は、磁気メモリセルユニット２０内
または周辺回路（図示せず）内で電気的に接続されてお
り、ビット線２３から分岐する。換言すれば、ビット線
２３−１、２３−２は、相互に電気的に接続されてい
る。以上の説明によれば、本発明による磁気メモリセル
ユニット２０は、１つのトランジスタ２２または１本の
ビット線２３に対して２つの磁性記憶素子２１−１、２
１−２が存在するよう構成されている。

【００２０】続いて磁気メモリセルユニット２０の物理
的構造を説明する前に、図３を参照して、磁性記憶素子
への一般的な情報の読み込み／書き込み動作を説明す
る。図３は、磁性記憶素子３１に情報を記憶し、磁性記
憶素子３１から情報を読み出すための動作原理を示す。

【００２１】まず、磁性記憶素子３１に情報を記憶する
方法を説明する。情報の記憶は、磁性記憶素子３１に磁
界を印加して、強磁性層の磁化の向きを変化させること
により行われる。図３の（ａ）は、情報（状態）「０」
を記憶した磁性記憶素子３１を示す。磁性記憶素子３１
は、下側の強磁性層３２と、上側の強磁性層３３と、そ
れらの間に挟まれた非磁性層３４とから構成されてい
る。磁性記憶素子３１は、例えば、ＴＭＲ（Tunneling
Magnetoresistive）素子や、ＧＭＲ（Giant Magnetores
istive）素子であることが好ましい。磁性記憶素子３１
の近傍には、磁性記憶素子３１に情報を書き込むための
書き込み用ワード線３５が設けられている。一般に、磁
性記憶素子３１の下側の強磁性層３２の磁化の向きと上
側の強磁性層３３の磁化の向きとが同一の場合（この例
では、いずれもＸ軸の正方向を向いている場合）には、
磁性記憶素子３１は「０」を格納しているとされる。な
お、下側の強磁性層３２（書き込み用ワード線３５から
より遠くに位置する強磁性層３２）の磁化の向きはＸ軸
の正方向から変化しないよう設計される。磁性記憶素子
３１の下側の強磁性層３２の磁化の向きと上側の強磁性
層３３の磁化の向きとを同一にするためには、書き込み
用ワード線３５にＹ軸の負方向に電流を流せばよい。書
き込み用ワード線３５の周りには時計回りに磁界が発生
し、上側の強磁性層３３にＸ軸の正方向の磁界を印加で
きるからである。このようにして、磁性記憶素子３１に
情報「０」が記憶される。

【００２２】次に、図３の（ｂ）は、情報「１」を記憶
した磁性記憶素子３１を示す。一般に、磁性記憶素子３
１の下側の強磁性層３２の磁化の方向と上側の強磁性層
３３の磁化の方向とが逆向きの場合（下側の強磁性層３
２の磁化の方向がＸ軸方向、上側の強磁性層３３の磁化
の方向がＹ軸方向を向いている場合）には、磁性記憶素
子３１は「１」を格納しているとされる。それぞれの強
磁性層の磁化の方向をこのように設定するためには、書
き込み用ワード線３５にＹ軸の正方向に電流を流し、上
側の強磁性層３３にＸ軸の負方向の磁界を印加すればよ
い。なお下側の強磁性層３２の磁化の方向は、この磁界
により磁化の方向が変化しないように設計される（電流
の大きさが調整される）。このようにして、磁性記憶素
子３１に情報「１」が記憶される。

【００２３】続いて磁性記憶素子３１から情報を読み出
す方法を説明する。情報の読み込みは、磁性記憶素子３
１の積層面に垂直な方向に一定の電流Ｉを流し、磁性記
憶素子３１の両端の電圧を検出することにより行われ
る。図３の（ｃ）は、情報「０」が読み出される磁性記
憶素子３１を示す。まず、磁性記憶素子３１の積層面に
垂直な方向に設けられたビット線３６に、一定の電流Ｉ
が流される。電流Ｉは、磁性記憶素子３１内を流れる。
そして磁性記憶素子３１の両端の電圧Ｖ₀が検出され
る。磁性記憶素子３１の下側の強磁性層３２の磁化の方
向と上側の強磁性層３３の磁化の方向とが同一である場
合には、磁性記憶素子３１の抵抗が比較的小さいことが
知られている。したがって、検出された電圧Ｖ₀も小さ
くなる。これにより、その磁性記憶素子３１に記憶され
ている情報が「０」であることを判定できる。なお、流
した電流Ｉの大きさと検出した電圧Ｖ₀とに基づいて、
Ｒ₀＝Ｖ ₀／Ｉにより抵抗値Ｒ₀を求め、その抵抗値Ｒ₀が
比較的小さいと判断することにより、磁性記憶素子３１
に記憶されている情報が「０」であることを判定しても
よい。

【００２４】次に、図３の（ｄ）は、情報「１」が読み
出される磁性記憶素子３１を示す。この場合も同様に磁
性記憶素子３１の積層面に垂直な方向に設けられたビッ
ト線３６に、一定の電流Ｉが流される。そして磁性記憶
素子３１の両端の電圧Ｖ₁が検出される。磁性記憶素子
３１の下側の強磁性層３２の磁化の方向と上側の強磁性
層３３の磁化の方向とが逆向きである場合には、磁性記
憶素子３１の抵抗が比較的大きいことが知られている。
したがって、検出された磁性記憶素子３１の両端の電圧
Ｖ₁は大きくなる（Ｖ₁＞Ｖ₀）。これにより、その磁性
記憶素子３１に記憶されている情報が「１」であること
を判定できる。なお、流した電流Ｉの大きさと検出した
電圧Ｖ₁とに基づいて、Ｒ₁＝Ｖ₁／Ｉにより抵抗値Ｒ₁を
求め、その抵抗値Ｒ₁が比較的大きいと判断することに
より磁性記憶素子３１に記憶されている情報が「１」で
あることを判定してもよい。

【００２５】以上、磁性記憶素子に情報を記憶させ、ま
た磁性記憶素子から情報を読み出す方法を説明した。続
いて図２の（ｂ）を参照して、本発明による磁気メモリ
セルユニット２０の構造を説明する。図２の（ｂ）は、
（ａ）の磁気メモリセルユニット２０の断面図を示す。
磁気メモリセルユニット２０は、基板上に形成されたト
ランジスタ２２に垂直な方向に、順に読み込み用ワード
線２５、第１セル２７−１、第２セル２７−２とが積層
されて構成されている。トランジスタ２２の第１電極２
２−１は読み込み用ワード線２５と接続され、トランジ
スタ２２の第３電極２２−３は接地されており、基準電
圧（０Ｖ）が与えられている。トランジスタ２２の第２
電極２２−２は、第１セル２７−１および第２セル２７
−２の各々と接続されている。

【００２６】第１セル２７−１では、書き込み用ワード
線２４−１、下部電極２６−１、磁性記憶素子２１−
１、ビット線２３−１が基板側から順に基板に垂直な方
向に積層されている。図２の（ａ）でも説明したよう
に、書き込み用ワード線２４−１以外の構成要素は、ト
ランジスタ２２の第２電極２２−２と接続されている。
同様に、第２セル２７−２には、書き込み用ワード線２
４−２、下部電極２６−２、磁性記憶素子２１−２、ビ
ット線２３−２が基板側から順に基板に垂直な方向に積
層されている。書き込み用ワード線２４−２以外の構成
要素は、下部電極２６−１を介してトランジスタ２２の
第２電極２２−２と接続されている。書き込み用ワード
線２４−１および２４−２は、コンタクトプラグ等から
構成される電気的な配線２８により相互に接続されてい
る。なお配線２８は、磁気メモリセルユニット２０内ま
たは周辺回路（図示せず）内に存在する。さらに、ビッ
ト線２３−１および２３−２もまた、相互に電気的に接
続されている。上述した構成要素が存在する領域の周囲
の領域には、絶縁層が形成されている。

【００２７】続いて第１セル２７−１の構造をより詳し
く説明する。第１セル２７−１では、書き込み用ワード
線２４−１は紙面に垂直な方向に延びるように設けら
れ、磁性記憶素子２１−１の近傍に設けられている。書
き込み用ワード線２４−１は、流れる電流に基づく磁界
を磁性記憶素子２１−１に印加する。磁性記憶素子２１
−１は、下部電極２６−１およびビット線２３−１との
間に設けられる。このビット線２３−１は、磁性記憶素
子２１−１に情報を書き込む際にも利用され、書き込み
用ワード線２４−１と平行でなく、例えば直交するよう
に配置される。よって、磁性記憶素子２１−１は、ビッ
ト線２３−１および書き込み用ワード線２４−１との間
に設けられるといえる。またビット線２３−１には、第
２セル２７−２のビット線２３−２と相互に電気的に接
続するための配線（導体）が、基板に垂直に、上方向へ
ビット線２３−２に向かって延びる。また下部電極２６
−１にも、第２セル２７−２のビット線２６−２と電気
的に接続するための配線（導体）が、基板に垂直に、上
方向へ下部電極２６−２に向かって延びる。なお、第２
セル２７−２の構造は第１セル２７−１の構造と同様な
ので、その詳しい説明は省略する。

【００２８】ビット線２３−１が書き込み用ワード線２
４−１と平行にならないように配置される理由は以下の
とおりである。図３の（ａ）および（ｂ）を参照して説
明したように、１本の書き込み用ワード線３５があれ
ば、「０」または「１」の情報を磁性記憶素子３１に書
き込むことができる。しかし、現在研究開発されている
磁気ランダムアクセスメモリでは、多数の磁性記憶素子
を集積化した場合を考慮して、２本の電流線、すなわち
書き込み用ワード線およびビット線を利用して情報の書
き込みが行われる。書き込み用ワード線およびビット線
のいずれか１本の線に流れる電流のみでは磁化の反転に
必要な磁界が生じないように、印加される電圧、換言す
れば流れる電流の大きさが調整される。一方、書き込み
用ワード線およびビット線のいずれにも電流が流れてい
る位置では、各電流により磁界が生じ、２つの磁界の和
（合成磁界）が磁性記憶素子に印加される。この合成磁
界の大きさが磁化の反転に十分な大きさになるようにす
ることで、書き込み用ワード線およびビット線の交点に
位置する磁性記憶素子にのみ情報を書き込むことができ
る。換言すれば、所望の磁性記憶素子の上および下に存
在する書き込み用ワード線およびビット線を選択して電
流を流すことにより、その所望の磁性記憶素子に合成磁
界を印加し、その磁性記憶素子にのみ情報を書き込むこ
とができる。したがって、書き込み用ワード線およびビ
ット線が平行に配置されないことが必要となる。なお、
どの書き込み用ワード線およびビット線を選択するか
は、書き込み用ワード線駆動回路１４（図１）およびビ
ット線駆動回路１３（図１）により制御される。

【００２９】続いて、図４〜図１３を参照して、磁気メ
モリセルユニット２０（図２の（ｂ））の製造過程を説
明する。各図は磁気メモリセルユニット２０（図２の
（ｂ））の製造過程を順を追って示す。この製造過程で
は、磁気メモリセルユニット２０内のコンタクトプラグ
により、書き込み用ワード線２４−１および２４−２
（図２の（ｂ））を接続する配線２８（図２の（ｂ））
が形成されるとする。なお、以下のようにして製造され
る磁気メモリセルユニット２０（図２の（ｂ））を駆動
回路１２（図１）とあわせて集積することにより、容易
に磁気ランダムアクセスメモリ１０（図１）を得ること
ができる。駆動回路１２（図１）は、さらに以下に説明
するように動作するものであれば周知の駆動回路を利用
できる。したがって、駆動回路１２（図１）および磁気
ランダムアクセスメモリ１０（図１）の製造過程は特に
説明しない。以下では、参照符号は各図の説明に必要な
ものにのみ付し、すでに説明した構成要素には付さない
が、各図間で対応する個所は同じ構成要素を表す。

【００３０】図４は、トランジスタ２２および読み込み
用ワード線２５が形成された基板４０を示す。形成過程
は以下のとおりである。まずＳｉ基板４０に複数のトラ
ンジスタが形成される。ここでは、複数のトランジスタ
のうちトランジスタ２２（Ｎチャネル型ＭＯＳＦＥＴ）
のみを示す。Ｎチャネル型ＭＯＳＦＥＴは、Ｐ型シリコ
ン基板４０に不純物濃度の高い２つのｎ型領域（電極）
２２−２、２２−３を互いに近接して埋め込み、両電極
２２−２、２２−３の上に薄い酸化膜（ＳｉＯ ₂）２２
−４を堆積し、最後にその上にＡｌ、Ａｕ等を蒸着して
ゲート電極（第１電極）２２−１を形成することにより
作製できる。また、複数のトランジスタ相互を電気的に
絶縁するために、例えば、ＴＥＯＳ（Tetra Etyle Orth
o Silicate）等を用いて素子分離領域４１−１および４
１−２も同時に形成される。このように形成されたトラ
ンジスタ２２の第１電極２２−１上に、読み込み用ワー
ド線２５が形成される。

【００３１】図５は、孤立プラグ５４とグランド接続配
線５６とがさらに形成された基板４０を示す。グランド
接続配線５６は接地されている。孤立プラグ５４とグラ
ンド接続配線５６の周囲の領域には、層間絶縁膜５２が
存在する。

【００３２】このような基板４０の形成過程は以下のと
おりである。

【００３３】（５−１）まず基板４０上に、例えばＣＶ
Ｄ（Chemical Vapor Deposition）を利用して、ＳｉＯ₂
からなる層間絶縁膜５２が成膜される。

【００３４】（５−２）その基板４０にはフォトレジス
トが塗布され、フォトマスクを介して紫外線を照射する
ことにより、所望のレジストパターンが得られる。この
工程はリソグラフィと呼ばれる。フォトマスクは、孤立
プラグ５４およびグランド接続配線５６のコンタクトホ
ールを設ける位置および形状に基づいて用意される。

【００３５】（５−３）レジストパターン部分のＳｉＯ
₂がエッチングにより除去され、塗布されたフォトレジ
ストが除去される。このようにして、孤立プラグ５４お
よびグランド接続配線５６のコンタクトホールが設けら
れる。

【００３６】（５−４）そのコンタクトホールに金属が
蒸着される。ただし、通常の蒸着プロセスによれば、コ
ンタクトホールに加え、層間絶縁膜５２の表面にも金属
が蒸着される。したがって、孤立プラグ５４およびグラ
ンド接続配線５６を所望の形状に成形するために、すな
わち蒸着された金属のうち不要な金属を除去するため
に、再びリソグラフィおよびエッチングが行われる。最
後にグランド接続配線５６が、接地される。

【００３７】以上のように、層間絶縁膜５２、孤立プラ
グ５４およびグランド接続配線５６が形成される。な
お、リソグラフィ、エッチングおよび蒸着は周知の技術
であるので、本明細書においてその具体的な説明は省略
する。

【００３８】図６は、書き込み用ワード線２４−１と孤
立プラグ６４とがさらに形成された基板４０を示す。孤
立プラグ６４の周囲の領域には、層間絶縁膜６２が存在
する。その過程は、図５を参照して説明したのと全く同
様である。すなわち、上記（５−１）で説明したよう
に、層間絶縁膜５２（図５）の上にさらに層間絶縁膜が
成膜され、層間絶縁膜６２が形成される。次に（５−
２）および（５−３）で示すように、孤立プラグ６４の
コンタクトホールが形成される。コンタクトホールは、
孤立プラグ６４が孤立プラグ５４と電気的に接続される
ように、孤立プラグ５４の上部にまで延びる。最後に
（５−４）で示すように、そのコンタクトホールおよび
層間絶縁膜６２の表面に金属が蒸着され、書き込み用ワ
ード線２４−１と孤立プラグ６４が所望の形状になるよ
うに、蒸着された金属のうち不要な金属をリソグラフィ
およびエッチングで除去する。以上のようにして書き込
み用ワード線２４−１と孤立プラグ６４とが形成され
る。なお図７およびそれに続く図８〜図１３では、書き
込み用ワード線２４−１は、素子分離領域４１−１から
隣のトランジスタが存在する領域の上方まで延びてい
る。これは図示のための便宜的な記載であって、実際は
隣接する領域の上方にまでは至らないことが好ましい。

【００３９】図７は、第１下部電極７４と孤立プラグ７
６とがさらに形成された基板４０を示す。第１下部電極
７４は、孤立プラグ６４に電気的に接続され、孤立プラ
グ７６は書き込み用ワード線２４−１に電気的に接続さ
れる。第１下部電極７４の周囲の領域には、層間絶縁膜
７２が存在する。層間絶縁膜７２の成膜および第１下部
電極７４の形成は、図５および６を参照してした上記
（５−１）〜（５−４）の説明と全く同様であるので、
その説明は省略する。

【００４０】図８は、磁性記憶素子２１−１がさらに形
成された基板４０を示す。磁性記憶素子２１−１は、第
１下部電極７４に電気的に接続されている。すでに説明
したように、磁性記憶素子２１−１は、基板４０および
書き込み用ワード線に近い側から順に、強磁性層３３
（図３）、非磁性層３４（図３）および強磁性層３２
（図３）が積層されたＴＭＲ素子またはＧＭＲ素子であ
る。まず、第１下部電極７４の形に合わせてＴＭＲ素子
またはＧＭＲ素子が形成される。そして、磁性記憶素子
２１−１として必要な大きさおよび形状を得るために、
これまでの説明と同様フォトレジストおよびエッチング
（例えば、イオン・エッチング）が行われる。以上のよ
うに磁性記憶素子２１−１が形成される。なお、層間絶
縁膜８２は第１下部電極７４の上面とほぼ同じレベルま
で成膜されている。層間絶縁膜８２を成膜する手順はこ
れまでの説明と全く同じであるので、その説明は省略す
る。

【００４１】図９は、ビット線２３−１と孤立プラグ９
４、９６とがさらに形成された基板４０を示す。ビット
線２３−１は、磁性記憶素子２１−１と電気的に接続さ
れている。一方、孤立プラグ９４、９６は、それぞれ第
１下部電極７４および孤立プラグ７６と電気的に接続さ
れている。周囲の領域には、層間絶縁膜９２が存在す
る。ビット線２３−１、孤立プラグ９４、９６の形成お
よび層間絶縁膜９２の成膜は、図５および６を参照して
した上記（５−１）〜（５−４）の説明と全く同様であ
るので、その説明は省略する。

【００４２】ここまでが、第１セル２７−１（図２の
（ｂ））の形成過程である。本発明では、第１セル２７
−１（図２の（ｂ））の上にさらに第２セル２７−２
（図２の（ｂ））を積層させることにより集積度を向上
させる。

【００４３】図１０は、書き込み用ワード線２４−２と
孤立プラグ１０４、１０６、１０８とがさらに形成され
た基板４０を示す。孤立プラグ１０４、１０６、１０８
は、それぞれ孤立プラグ９４、ビット線２３−１、孤立
プラグ９６と電気的に接続されている。さらに書き込み
用ワード線２４−２と孤立プラグ１０８とは、紙面の奥
方向または手前方向を経由する配線１０９により電気的
に接続されている。なお、書き込み用ワード線２４−２
および孤立プラグ１０８は、孤立プラグ１０６とは接続
されていない。よって書き込み用ワード線２４−１およ
び書き込み用ワード線２４−２とは、孤立プラグ７６、
９６、１０８および配線１０９を介して相互に電気的に
接続されることになる。これらの周囲の領域には、層間
絶縁膜１０２が存在する。書き込み用ワード線２４−２
と孤立プラグ１０４、１０６、１０８の形成過程は、図
６を参照して説明した書き込み用ワード線２４−１およ
び孤立プラグ６４の形成過程と完全に対応するので、そ
の説明は省略する。また、配線１０９の形成過程も書き
込み用ワード線孤立プラグと全く同様なのでその説明は
省略する。

【００４４】図１１は、第２下部電極１１４と孤立プラ
グ１１６とがさらに形成された基板４０を示す。第２下
部電極１１４は、孤立プラグ１０４と電気的に接続さ
れ、孤立プラグ１１６は孤立プラグ１０６と電気的に接
続されている。周囲の領域には、層間絶縁膜１１２が存
在する。この形成過程は、図７を参照して説明した第１
下部電極７４の形成過程と完全に対応するので、その説
明は省略する。

【００４５】図１２は、磁性記憶素子２１−２がさらに
形成された基板４０を示す。磁性記憶素子２１−２は、
第２下部電極１１４に電気的に接続されている。層間絶
縁膜１２２は第２下部電極１１４の上面とほぼ同じレベ
ルまで成膜されている。磁性記憶素子２１−２の構造、
およびこの形成過程は、図８を参照して説明した磁性記
憶素子２１−１の構造および形成過程と完全に対応する
ので、その説明は省略する。

【００４６】図１３は、ビット線２３−２がさらに形成
された基板４０を示す。ビット線２３−２は、磁性記憶
素子２１−２および孤立プラグ１１６と電気的に接続さ
れている。したがって、ビット線２３−１、２３−２と
は、孤立プラグ１０６および１１６とを介して相互に電
気的に接続されることになる。周囲の領域には、層間絶
縁膜１３２が存在する。この形成過程は、図９を参照し
て説明したビット線２３−１および第３孤立プラグ９４
の形成過程と完全に対応するので、その説明は省略す
る。

【００４７】以上、磁気メモリセルユニット２０（図２
の（ｂ））の製造過程を説明した。図１３の説明に関し
て、本実施の形態では、２つのセル２７−１、２７−２
（図２の（ｂ））により磁気メモリセルユニット２０
（図２の（ｂ））を構成するとしているので、ビット線
２３−２が層間絶縁膜１３２の上面を覆うように構成し
てもよい。一方、３以上のセルを含む磁気メモリセルユ
ニット２０（図２の（ｂ））を形成する場合には、図１
０〜図１３を参照して説明した工程を繰り返し、セルを
トランジスタ２２（図４）に垂直な方向に積層させて磁
気メモリセルユニット２０（図２の（ｂ））を形成すれ
ばよい。図１４は、４つのセルを積層させた場合の磁気
メモリセルユニット１４０の模式図を示す。形成された
書き込み用ワード線は相互に電気的に接続され、形成さ
れた複数のビット線も相互に電気的に接続される。

【００４８】再び図２の（ｂ）を参照して、磁気メモリ
セルユニット２０へのアクセス方法を具体的に説明す
る。「アクセス」とは、磁気メモリセルユニット２０へ
情報を書き込み、および磁気メモリセルユニット２０か
ら情報を読み出すことをいう。磁気メモリセルユニット
２０へのアクセスは、駆動回路１２（図１）により制御
される。以下説明される「ビット線を選択する」、「情
報を書き込む／読み出す」、「電圧を印加する」、「電
流を流す」等の動作は、すべて駆動回路１２（図１）の
制御の下で行われる。これらの動作は、ビット線駆動回
路１３（図１）、書き込み用ワード線駆動回路１４（図
１）および読み込み用ワード線駆動回路１５（図１）が
必要な配線を選択することにより行われる。

【００４９】まず、各磁性記憶素子２１−１、２１−２
に情報を書き込む際の磁気メモリセルユニット２０の動
作を説明する。磁性記憶素子２１−１、２１−２に情報
を書き込む場合は、まず書き込み用ワード線駆動回路１
４（図１）およびビット線駆動回路１３（図１）が書き
込み用ワード線２４（図２の（ｂ））およびビット線２
３（図２の（ｂ））を選択してそれぞれワード線書き込
み電流およびビット線書き込み電流を流す。書き込み用
ワード線２４（図２の（ｂ））に流れるワード線書き込
み電流は、書き込み用ワード線２４−１、２４−２に分
流する。ビット線書き込み電流は、ビット線２３−１、
２３−２に流れる。なお、ビット線２３−１および書き
込み用ワード線２４−１に流れる電流により発生した磁
界を合成すると、磁性記憶素子２１−１の磁化の向きを
反転させるのに十分な大きさを持つ合成磁界が得られ
る。同様に、ビット線２３−２および書き込み用ワード
線２４−２に流れる電流により発生した磁界を合成する
と、磁性記憶素子２１−１の磁化の向きを反転させるの
に十分な大きさを持つ合成磁界が得られる。このような
電流を流すことができるのであれば、ビット線２３−
１、２３−２のそれぞれに流れる電流の大きさ、および
書き込み用ワード線２４−１、２４−２のそれぞれに流
れる電流の大きさは、等しくなくてもよく、多少の差が
あってもよい。磁気メモリセルユニット２０への情報の
書き込みは上述のようにして実現される。

【００５０】続いて、各磁性記憶素子２１−１、２１−
２から情報を読み出す動作に関しては、駆動回路１２
（図１）は、図３の（ｃ）および（ｄ）を参照して説明
したように動作する。すなわち、読み込み用ワード線駆
動回路１５（図１）は、まず読み込み用ワード線２５を
選択して読み込み用ワード線電圧を印加し、トランジス
タ２２を導通させる。トランジスタ２２の第３電極２２
−３は接地されているので、磁性記憶素子２１−１、２
１−２の一方の端子電圧は０Ｖ（基準電圧）になる。続
いてビット線駆動回路１３（図１）はビット線２３を選
択し、ビット線２３−１、２３−２から磁性記憶素子２
１−１、２１−２に一定の電圧を印加し、ビット線読み
込み電流を流す。ビット線駆動回路１３（図１）は磁性
記憶素子２１−１、２１−２の端子間電圧を検出し、磁
性記憶素子２１−１、２１−２の抵抗値を得る。駆動回
路１２（図１）は、磁性記憶素子２１−１、２１−２の
抵抗値が比較的低い所定の値であれば、磁性記憶素子２
１−１、２１−２に保持された情報は「０」であると判
断し、磁性記憶素子２１−１、２１−２の抵抗値が比較
的高い所定の値であれば、磁性記憶素子２１−１、２１
−２に保持された情報は「１」であると判断する。な
お、この判断は抵抗値に限らず、検出された電圧値をそ
のまま利用して行ってもよい。

【００５１】

【発明の効果】本発明の磁気ランダムアクセスメモリに
よれば、複数の磁性記憶素子に同じ情報を格納する磁気
ランダムアクセスメモリにおいて、単一のトランジスタ
に複数の磁性記憶素子が接続されているので、読み出し
に対する信頼性を高く保持したまま、構成素子数が少な
い、集積度の高いメモリを得ることができる。より特定
的には、複数の磁性記憶素子はトランジスタに垂直な上
方向に積層されているので、集積度を劇的に向上でき
る。

【００５２】本発明の磁気ランダムアクセスメモリによ
れば、所定の電圧が印加された第３の端子をさらに備
え、第１の端子に印加された電圧に基づいて、第３の端
子を介して第２の端子に電流が流れるので、情報の読み
出しのための電圧検出が可能になる。

【００５３】本発明の磁気ランダムアクセスメモリによ
れば、書き込み用ワード線とビット線とが直交し、かつ
書き込み用ワード線とビット線との間に磁性記憶素子が
位置するように構成されるので、もっとも大きい合成磁
界が磁性記憶素子に印加され、確実に書き込みが可能に
なる。

【図面の簡単な説明】

【図１】 本発明による磁気ランダムアクセスメモリを
示す図である。

【図２】 本発明による磁気メモリセルユニットの模式
図および断面図である。

【図３】 磁性記憶素子に情報を記憶し、磁性記憶素子
から情報を読み出すための動作原理を示す図である。

【図４】 トランジスタおよび読み込み用ワード線が形
成された基板を示す図である図である。

【図５】 孤立プラグとグランド接続配線とが形成され
た基板を示す図である。

【図６】 書き込み用ワード線と孤立プラグとが形成さ
れた基板を示す図である。

【図７】 第１下部電極と孤立プラグとが形成された基
板を示す図である。

【図８】 磁性記憶素子が形成された基板を示す図であ
る。

【図９】 ビット線と孤立プラグとが形成された基板を
示す図である。

【図１０】 書き込み用ワード線と孤立プラグとが形成
された基板を示す図である。

【図１１】 第２下部電極と孤立プラグとが形成された
基板を示す図である。

【図１２】 磁性記憶素子が形成された基板を示す図で
ある。

【図１３】 ビット線が形成された基板を示す図であ
る。

【図１４】 ４個の磁性記憶素子を含む磁気メモリセル
ユニットを示す図である。

【図１５】 磁気ランダムアクセスメモリのメモリセル
の模式図および断面図である。

【図１６】 １つのビット線に２つの磁性記憶素子が並
列に設けられた磁気ランダムアクセスメモリのメモリセ
ルユニットの例を示す図である。

【符号の説明】

２０ 磁気メモリセルユニット、２２ トランジスタ、
２２−１ 第１電極、２２−２ 第２電極、２２−３
第３電極、２３−１ ビット線、２３−２ ビット線、
２４−１ 書き込み用ワード線、２４−２ 書き込み用
ワード線、２５読み込み用ワード線、２６−１ 下部電
極、２６−２ 下部電極、２７−１第１セル、２７−２
第２セル

Claims (9)

【特許請求の範囲】
1. 【請求項１】 各々が磁気的に情報を記憶する複数の磁
   性記憶素子と、 前記複数の磁性記憶素子の各々に接続された複数のビッ
   ト線であって、その各々が相互に電気的に接続されてい
   る複数のビット線と、 前記複数の磁性記憶素子の各々に磁界を印加して前記情
   報を書き込むために、前記複数の磁性記憶素子の各々の
   近傍に対応して配置された複数の書き込み用ワード線で
   あって、その各々が相互に電気的に接続されている複数
   の書き込み用ワード線と、 第１の端子と第２の端子とを備えたスイッチであって、
   前記第１の端子は、前記第２の端子に電流を流すか否か
   を決定するために利用される単一の読み込み用ワード線
   に接続され、前記第２の端子は、前記複数の磁性記憶素
   子の各々に接続されたスイッチとを備えた、磁気ランダ
   ムアクセスメモリ。
2. 【請求項２】 前記スイッチは、前記第１の端子および
   前記第２の端子のいずれとも異なり、かつ所定の電圧が
   印加された第３の端子をさらに備えており、前記第１の
   端子に印加された電圧に基づいて、前記第３の端子を介
   して前記第２の端子に電流を流す、請求項１に記載の磁
   気ランダムアクセスメモリ。
3. 【請求項３】 前記複数の磁性記憶素子は、前記スイッ
   チに垂直な方向に積層されている、請求項１に記載の磁
   気ランダムアクセスメモリ。
4. 【請求項４】 前記複数の書き込み用ワード線の各々と
   前記複数のビット線の各々とが直交し、かつその間に前
   記磁性記憶素子が位置するように構成される、請求項３
   に記載の磁気ランダムアクセスメモリ。
5. 【請求項５】 （ａ）基板を提供するステップと、 （ｂ）前記基板の上に、第１の電極と、第２の電極と、
   第３の電極とを備えた単一のトランジスタであって、前
   記第１の電極に印加される電圧に応じて、前記第２の電
   極と第３の電極とを導通させる単一のトランジスタを形
   成するステップと、 （ｃ）前記単一のトランジスタと絶縁された書き込み用
   ワード線を形成するステップと、 （ｄ）前記単一のトランジスタの第２の電極に接続さ
   れ、前記書き込み用ワード線の近傍に情報を記憶する磁
   性記憶素子を形成するステップと、 （ｅ）前記磁性記憶素子に接続され、かつ前記書き込み
   用ワード線と絶縁されたビット線を形成するステップ
   と、 （ｆ）前記（ｃ）〜（ｅ）のステップを繰り返すステッ
   プであって、形成された複数の前記書き込み用ワード線
   を相互に電気的に接続し、形成された複数の前記ビット
   線を相互に電気的に接続するステップと、 からなる、磁気ランダムアクセスメモリの製造方法。
6. 【請求項６】 前記（ｃ）〜（ｆ）のステップは、前記
   書き込み用ワード線と、前記磁性記憶素子と、前記ビッ
   ト線とを、前記基板上に形成された前記単一のトランジ
   スタに垂直な方向に積層するステップである、請求項５
   に記載の磁気ランダムアクセスメモリの製造方法。
7. 【請求項７】 前記（ｄ）のステップは、単一の読み込
   み用ワードラインを形成して前記第１の電極に接続する
   ステップをさらに含む、請求項６に記載の磁気ランダム
   アクセスメモリの製造方法。
8. 【請求項８】 前記（ｃ）〜（ｅ）のステップは、前記
   書き込み用ワード線と前記ビット線とが直交し、かつ前
   記書き込み用ワード線と前記ビット線との間に前記磁性
   記憶素子が位置するように、前記書き込み用ワード線
   と、前記磁性記憶素子と、前記ビット線とを形成するス
   テップである、請求項７に記載の磁気ランダムアクセス
   メモリの製造方法。
9. 【請求項９】 前記（ｂ）のステップは、前記第３の電
   極に所定の電圧を与えるステップをさらに含む、請求項
   ８に記載の磁気ランダムアクセスメモリの製造方法。