JP3850702B2

JP3850702B2 - 磁気抵抗メモリ装置及びその製造方法

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Publication number: JP3850702B2
Application number: JP2001283780A
Authority: JP
Inventors: 茂樹高橋; 達也岸; 好昭斉藤; 実天野; 勝哉西山; 知正上田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-09-18
Filing date: 2001-09-18
Publication date: 2006-11-29
Anticipated expiration: 2021-09-18
Also published as: JP2003092390A

Description

【０００１】
【発明の属する技術分野】
この発明は、磁気抵抗効果素子を記憶素子として用いた磁気抵抗メモリ装置とその製造方法に関する。
【０００２】
【従来の技術】
不揮発性、高速性、長期信頼性等の特徴を持つ記憶装置として、トンネル磁気抵抗効果（ＴＭＲ：Tunneling Magneto Resistance）を利用した磁気的ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）が提案されている（例えば、S. Tehrani et al.,"Recent Developments in Magnetic Tunnel Junction MRAM," IEEE Trans. Magn., vol. 36, p.2752, 2000参照）。
【０００３】
ＴＭＲを得るための主要部である磁気的トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）は、トンネル絶縁膜を挟んで２つの強磁性体膜が対向する構造を有する。２つの強磁性体膜は、スピンの向きが互いに平行である場合と互いに反平行である場合の２通りの安定状態であるような構造に作られる。スピンの向きが上下の強磁性体で互いに平行になった場合、トンネル電流は最も大きく、つまりトンネル抵抗としては最も小さくなる。スピンの向きが上下の磁性体で互いに反平行になった場合、逆にトンネル電流は小さくなってトンネル抵抗としては最も大きくなる。これらのトンネル抵抗の大小によりデータ“１”，“０”を記憶させることが出来る。通常、二つの強磁性体膜の一方をスピン固定、他方をスピン可変として、電流磁界によりその可変のスピンを回転させることにより、データ書き換えを可能とする。
【０００４】
ＴＭＲのメモリセルは通常、図１０に示すように、シリコン基板１００上に形成された選択トランジスタ１０１と、その上部に形成されたＭＴＪ１０２とにより構成される。ＭＴＪ１０２の下部には、これにデータ書き込み時に電流磁界を与えるためのディジット線（書き込みワード線）１０３が埋め込まれ、ＭＴＪ１０２の上に、その上面に接続されるビット線１０４が配設される。ＭＴＪ１０２の下面は、コンタクト配線１０８，１０５，１０９を介して選択トランジスタ１０１のドレインに接続される。選択トランジスタ１０１のゲート１０７は、読み出しワード線となる。
【０００５】
この様なＴＭＲセルにおいて、データを書き込む場合には、ビット線１０４及びディジット線１０３を選択し、これらの選択されたビット線１０４及びディジット線１０３の両方に電流を流して電流磁界を各々発生させる。これにより、ビット線１０４とディジット線１０３とのクロスポイント部に位置している選択セルのＭＴＪ１０２にかかる磁界のみが、スピンの反転閾値を超えることが出来て、目的とする情報がＭＴＪ１０２に書き込まれる。
【０００６】
ＭＴＪ１０２に書き込まれたデータを読み出す場合は、読み出し用のワード線１０７に電圧を印加して選択トランジスタ１０１をオン状態とした上で、ビット線１０４からＭＴＪ１０２を通してグランド線１１０に流れる電流値を検出して、異なるＭＴＪのトンネル抵抗の違いを読み取る。これにより、データ“１”，“０”の判定が行われる。
【０００７】
【発明が解決しようとする課題】
上述したＭＴＪと選択トランジスタによって１つのセルを構成するＭＲＡＭ構造には、高集積化のためには大きな問題点がある。それは図１０に示すように、このＭＲＡＭでは１つのメモリセルにＭＴＪと結晶Ｓｉ上に形成する必要のあるＭＯＳＦＥＴを配置しているために、構造が複雑であり、十分に単位セル面積を縮小することが出来ないことである。これに対し、ＭＴＪとスイッチング素子としてのアモルファスＳｉダイオードを直列に形成することにより、セル面積を減少させ、多層化を可能とする提案もなされているが、多層構造における高集積化への工夫はなされていなかった。
この発明は、高集積化に適した３次元のセル積層構造を持つ磁気抵抗メモリ装置とその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
この発明に係る磁気抵抗メモリ装置は、基板と、この基板上に形成された第１のビット線と、この第１のビット線上に形成され下面が第１のビット線に接続された第１の磁気抵抗効果素子と、この第１の磁気抵抗効果素子を覆う第１の絶縁膜上に前記第１のビット線と交差して配設された、前記第１の磁気抵抗効果素子に書き込みの電流磁界を与えるためのディジット線と、前記第１の絶縁膜上に前記ディジット線と並行して配設され、前記第１の絶縁膜に形成されたコンタクトを介して前記第１の磁気抵抗効果素子の上面に接続された第１のワード線と、前記第１の絶縁膜上に前記ディジット線と並行して且つディジット線の前記第１のワード線と反対側に配設された第２のワード線と、前記ディジット線、第１及び第２のワード線を覆う第２の絶縁膜上に前記ディジット線の電流磁界を受ける位置に形成され且つ、前記第２の絶縁膜に形成されたコンタクトを介して下面が前記第２のワード線に接続された第２の磁気抵抗効果素子と、この第２の磁気抵抗効果素子を覆う第３の絶縁膜上に前記第１のビット線と並行して配設され、前記絶縁膜に形成されたコンタクトを介して前記第２の磁気抵抗効果素子の上面に接続された第２のビット線と、を有することを特徴とする。
【０００９】
この発明に係る磁気抵抗メモリ装置はまた、基板と、この基板上に互いに並行して配設された第１のワード線及び第１のディジット線と、これら第１のワード線及び第１のディジット線を覆う第１の絶縁膜上の前記第１のディジット線の電流磁界を受ける位置に形成されて、下面が前記第１の絶縁膜に形成されたコンタクトを介して前記第１のワード線に接続された第１の磁気抵抗効果素子と、この第１の磁気抵抗効果素子上にその上面に接続されるように、前記第１のワード線及び第１のディジット線と交差して配設されたビット線と、このビット線上に形成され下面がビット線に接続された第２の磁気抵抗効果素子と、この第２の磁気抵抗効果素子を覆う第２の絶縁膜上に前記第１のワード線及び第１のディジット線と並行して配設され、前記第２の絶縁膜に形成されたコンタクトを介して前記第２の磁気抵抗効果素子の上面に接続された第２のワード線及び前記第２の磁気抵抗効果素子に電流磁界を与える第２のディジット線と、を有することを特徴とする。
【００１０】
この発明による磁気抵抗メモリ装置の製造方法は、基板上に第１のビット線を形成する工程と、前記第１のビット線上に下面が第１のビット線に接続された第１の磁気抵抗効果素子を形成する工程と、前記第１の磁気抵抗効果素子を覆う第１の絶縁膜上に、前記第１のビット線と交差するように前記第１の磁気抵抗効果素子に書き込みの電流磁界を与えるためのディジット線、このディジット線と並行して配設されて前記第１の絶縁膜に形成されたコンタクトを介して前記第１の磁気抵抗効果素子の上面に接続される第１のワード線、及び前記ディジット線を挟んで前記第１のワード線と反対側に配置される第２のワード線を形成する工程と、前記ディジット線、前記第１及び第２のワード線を覆う第２の絶縁膜上の前記ディジット線の電流磁界を受ける位置に前記第２の絶縁膜に形成されたコンタクトを介して下面が前記第２のワード線に接続されるように第２の磁気抵抗効果素子を形成する工程と、前記第２の磁気抵抗効果素子を覆う第３の絶縁膜上に前記第１のビット線と並行して、前記第３の絶縁膜に形成されたコンタクトを介して前記第２の磁気抵抗効果素子の上面に接続される第２のビット線を形成する工程と、を有することを特徴とする。
【００１１】
この発明による磁気抵抗メモリ装置の製造方法はまた、基板上に互いに並行する第１のワード線及び第１のディジット線を形成する工程と、前記第１のワード線及び第１のディジット線を覆う第１の絶縁膜上の前記第１のディジット線の電流磁界を受ける位置に、下面が前記第１の絶縁膜に形成されたコンタクトを介して前記第１のワード線に接続された第１の磁気抵抗効果素子を形成する工程と、前記第１の磁気抵抗効果素子の上面に接続されるように、前記第１のワード線及び第１のディジット線と交差するビット線を形成する工程と、前記ビット線上に下面がビット線に接続された第２の磁気抵抗効果素子を形成する工程と、前記第２の磁気抵抗効果素子を覆う第２の絶縁膜上に前記第１のワード線及び第１のディジット線と並行して、前記第２の絶縁膜に形成されたコンタクトを介して前記第２の磁気抵抗効果素子の上面に接続された第２のワード線及び前記第２の磁気抵抗効果素子に電流磁界を与える第２のディジット線を形成する工程と、を有することを特徴とする。
【００１２】
この発明によると、磁気抵抗効果（ＭＲ）素子を三次元的に配列する際に、電流磁界配線であるディジット線或いは、データ線であるビット線を上下のＭＲ素子で共有させることにより、積層構造や積層プロセスを簡単にして、高集積化メモリを得ることができる。
【００１３】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
［実施の形態１］
図１Ａは、実施の形態１のＭＲＡＭセルアレイの４セル分のレイアウトであり、図１ＢはそのＩ−Ｉ’断面図である。この実施の形態では、シリコン基板１上に、第１のＭＲ素子４ａが二次元的に配列され、更にこの上に第２のＭＲ素子４ｂが二次元的に配列される。上下のＭＲ素子４ａ，４ｂの間には、これらに電流磁界を与えるためのディジット線８が上下のＭＲ素子４ａ，４ｂで共有するように配設される。
【００１４】
具体的に説明すると、シリコン基板１上に絶縁膜２を介してデータ転送線である第１のビット線（ＢＬ１）３ａが複数本パターン形成される。この第１のビット線３ａに下面をコンタクトさせて第１のＭＲ素子４ａが二次元的に配列形成される。第１のＭＲ素子４ａは絶縁膜５で覆われ、この上に第１のＭＲ素子４ａの読み出しワード線となる第１のワード線（ＷＬ１）６ａ、第２のＭＲ素子４ｂの読み出しワード線（ＷＬ２）となる第２のワード線（ＷＬ２）６ｂ及び、第１，第２のＭＲ素子４ａ，４ｂで共有されるディジット線（ＤＬ）８が、ビット線と直交するように、互いに並行して複数本ずつ配設される。ディジット線８は、ＭＲ素子４ａの直上に配置され、ワード線６ａ，６ｂはこれを挟むように配置される。第１のワード線６ａは、絶縁膜５に埋め込まれたコンタクト配線１２を介して、ＭＲ素子４ａの上面に接続される。
【００１５】
ディジット線８及びワード線６ａ，６ｂを覆う絶縁膜９上に、第２のＭＲ素子４ｂが二次元的に配列形成される。第２のＭＲ素子４ｂの下面は、絶縁膜９に埋設されたコンタクト配線１３を介して第２のワード線６ｂに接続されている。そして、第２のＭＲ素子４ｂの上面にコンタクトするように、第２のビット線３ｂが、第１のビット線３ａと並行して複数本配設される。
【００１６】
この実施の形態の場合、第１のＭＲ素子４ａ、ディジット線８及び第２のＭＲ素子４ｂは、基板１の垂線上にほぼ一直線に並んで積層される。言い換えれば、第１のＭＲ素子４ａは、ディジット線８のほぼ直下に位置し、第２のＭＲ素子４ｂはディジット線８のほぼ直上に位置する。
【００１７】
この実施の形態のＭＲ素子４ａ，４ｂは、図７（ａ）に示すように、トンネル絶縁膜７２を挟んで対向する強磁性体膜７１，７３を持つＭＴＪである。強磁性体膜７１，７３は、この実施の形態の場合、ディジット線８の長手方向に磁化容易軸を持ち、一方がスピン固定で、他方がスピン可変とする。この実施の形態のセルアレイは、スイッチング素子を持たない単純マトリクス構造となる。データ読み出しは、下側のセルアレイについては、選択されたワード線（ＷＬ１）６ａとビット線（ＢＬ１）３ａとの間で電流の大小を検出することにより行われる。同様に上側のセルアレイについては、選択されたワード線（ＷＬ２）６ｂとビット線（ＢＬ２）３ｂとの間で電流の大小を検出することにより行われる。センスアンプには、参照セルとの電流比較を行う電流検出型センスアンプを用いればよい。
【００１８】
ディジット線８はＭＲ素子４ａ，４ｂに書き込み動作を行う電流磁界配線としてのみ働くが、この実施の形態では縦方向に積層した２つのＭＲ素子４ａ，４ｂの電流磁界配線として兼用されている。上側のＭＲ素子４ｂに書き込む場合には、上側のビット線３ｂとディジット線８の両方を選択する。これにより、上側の選択されたＭＲ素子４ａには、ディジット線８により磁化困難軸方向の電流磁界がかかり、ビット線３ｂによって磁化容易軸方向の電流磁界がかかって、スピンの反転しきい値を超える磁界を得られ、書き込みが可能となる。同様に、下側のＭＲ素子４ａの書き込みは、下側のビット線３ａとディジット線８の両方を選択することで、同様に可能である。ディジット線８のみ或いはビット線３ａ，３ｂのみの電流磁界ではＭＲ素子の反転しきい値を越えないようにすれば、ディジット線８とビット線３ａ，３ｂの交差部のみでの選択的な書き込みができる。
【００１９】
ＭＲ素子４ａ，４ｂは、図７（ｂ）に示すようなスイッチ素子一体化構造としてもよい。これは、ＭＴＪと、ｐ型アモルファスシリコン膜７４とｎ型アモルファスシリコン膜７５によるダイオードＤｉを一体に積層したものである。この様なＭＲ素子構造を用いれば、ビット線データの非選択ワード線への回り込みが防止される。
【００２０】
図２〜図６を参照して実施の形態のセルアレイの製造工程を説明する。図２に示すシリコン基板１には、既に周辺回路を形成するトランジスタ等が形成されているものとする。このシリコン基板１上に、ＳｉＯ２等の絶縁膜２を形成し、ＣＭＰ（Chemical Mechanical Polish）法により平坦化する。そして、この絶縁膜２に、ＲＩＥ（Reactive Ion Etching）法により、２００ｎｍ程度の配線溝を形成し、ビット線３ａを埋め込形成する。具体的には、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を用いて、Ｗを埋め込み、これをＣＭＰ法で平坦化して、ビット線３ａを形成する。このとき周辺回路とのコンタクトの領域では、下側のビット線３ａに対するコンタクトも同時に形成される。
【００２１】
次に図３に示すように、スパッタ法を用いて全面にＭＲ素子４ａの積層膜を形成する。ここで、ＭＲ素子４ａは前述のようにＭＴＪ素子であり、例えば１〜２ｎｍ程度のＡｌＯｘからなるトンネル絶縁膜を強磁性膜で挟んだ構造とする。ＭＲ素子４ａ上には、ＣＶＤ法を用いてマスク材としてＤＬＣ（Diamond Like Carbon）３１を形成し、これをレジストマスクを用いてイオンミリングによりパターニングし、更にＤＬＣ膜のマスクを用いてＭＴＪ層をパターニングする。
【００２２】
次に図４に示すように、パターニングされたＭＲ素子４ａを覆って、ＭＲ素子４ａの上面をワード線に接続するためのコンタクト配線１２を埋め込んだ絶縁膜５を形成する。具体的にいえば、全面に絶縁膜５１を堆積し、ＣＭＰ法によって平坦化を行う。次に、スパッタ法により導体膜を形成し、これをパターニングして、コンタクト配線１２を形成する。更に全面に絶縁膜５２を堆積した後、コンタクト形成のためのビアホールを形成し、そこに例えばＷ等のメタル４１を埋め込み、ＣＭＰ法により平坦化を行う。
【００２３】
次に図５に示すように、スパッタ法によりＡｌ−Ｃｕ膜を堆積し、これをレジストマスクを用いてＲＩＥによりパターニングして、ディジット線８とこれを挟んで並行するワード線６ａ，６ｂを形成する。ワード線６ａは、埋め込みコンタクト４１，１２を介してＭＲ素子４ａに接続されることになる。
【００２４】
次に図６に示すように、配線層を覆う絶縁膜９１を堆積して平坦化し、ワード線６ｂに対するＷコンタクト６１の埋め込みを行い、更にその上にコンタクト配線１３をパターン形成する。更にこのコンタクト配線１３上に、下側のＭＲ素子４ａと同様の工程で同様の構造のＭＲ素子４ｂを形成する。この後は、図１Ｂに示すように絶縁膜９２を堆積して平坦化し、ＭＲ素子４ｂに接続される上部ビット線３ｂを形成する。
【００２５】
以上のようにこの実施の形態によれば、上下のセルアレイでディジット線を共有して三次元的にＭＲ素子を配列することにより、単位セル面積が小さい、高集積化ＭＲＡＭを得ることができる。また、上下のセルアレイに用いられるワード線が、ディジット線と同じ導体層を用いて同時に形成されるから、セルアレイの積層構造としても簡単である。
【００２６】
［実施の形態２］
図８は、実施の形態２によるＭＲＡＭセルアレイの断面構造を、図１Ｂに対応させて示している。ＭＲＡＭセルアレイの積層構造は基本的に実施の形態１と同様であるが、下部セルアレイと上部セルアレイの配置が実施の形態１とは横方向にずれている点が異なる。即ち、第１のＭＲ素子４ａは、ディジット線８と、上部セルアレイ用のワード線６ｂとのスペース部の下に位置し、第２のＭＲ素子４ａは、ディジット線８と、下部セルアレイ用のワード線６ａとのスペース部の上に位置するように、配置されている。
【００２７】
この実施の形態では、上側のＭＲ素子４ｂにデータを書き込む場合に、ディジット線８と同時に、下側のセルアレイの読み出しに用いられるワード線６ａを駆動する。下側のＭＲ素子４ａに書き込む場合には、ディジット線８と上側のセルアレイの読み出しに用いられるワード線６ｂを同時に駆動する。つまり、上下に積層した２つのメモリセルの書き込み動作に、共有のディジット線と同時に、目的とするＭＲ素子に直接接続されていないワード線をも電流磁界配線として用いる。この様に書き込み動作に用いる電流磁界配線を２本にすることにより、より強い電流磁界が得られる。また、同じ電流磁界を得るためには配線１本あたりの電流密度を減少させることができるため、エレクトロマイグレーション等の配線にまつわる問題を減少させることが出来る。
【００２８】
［実施の形態３］
図９は、この発明の実施の形態３のセルアレイ断面図である。この実施の形態では、先の実施の形態１，２と異なり、上下のセルアレイを、ビット線３を共有して積層する。簡単に製造工程に従って説明すれば、シリコン基板１を覆う絶縁膜２上に、下側セルアレイ用のディジット線８ａとワード線６ａを、互いに並行するように形成する。この配線層を絶縁膜５１で平坦化し、ワード線６ａに接続されるコンタクト配線１２を形成する。
【００２９】
そして、コンタクト配線１２上に、ディジット線８ａの直上に位置するように第１のＭＲ素子４ａをマトリクス状に配列形成する。そして、絶縁膜５２により平坦化した後、この上にＭＲ素子４ａの上面に接続されるビット線３を、ディジット線８ａと直交するようにパターン形成する。更にビット線３上に、第２のＭＲ素子４ｂをマトリクス状に配列形成する。ＭＲ素子４ａ，４ｂは、先の実施の形態と同様に、図７（ａ），（ｂ）に示す構造を有するものとする。
【００３０】
そして、絶縁膜９１により平坦化した後、ＭＲ素子４ｂの上面に接続されるコンタクト配線１３を形成し、更に絶縁膜９２で覆う。この上に、コンタクト配線１３を介してＭＲ素子４ｂに接続されるワード線６ｂとディジット線８ｂとを、下側のディジット線８ａおよびワード線６ａと並行するように、パターン形成する。こうして、下側セルアレイのＭＲ素子４ａとこれに電流磁界を与えるためのディジット線８ａ、上側セルアレイのＭＲ素子４ａとこれに電流磁界を与えるためのディジット線８ｂが、基板１の垂線上に一直線に並んだ状態に積層された構造が得られる。
【００３１】
この実施の形態によるＭＲＡＭの読み出し、書き込み動作は、ビット線が上下のセルアレイで共有される点、及び書き込み時上下のセルアレイで別々のディジット線が用いられる点を除き、先の実施の形態１と変わらない。
【００３２】
この発明は上記実施の形態に限られない。例えば、上記各実施の形態では、ディジット線の電流磁界がＭＲ素子の磁化困難軸方向に、ビット線の電流磁界がＭＲ素子の磁化容易軸方向にかかるようにしたが、これらは逆にすることもできる。また、実施の形態１では、下側セルの読み出しに用いられるワード線（ＷＬ１）６ａ、ディジット線（ＤＬ）８、上側セルの読み出しに用いられるワード線（ＷＬ２）６ｂの範囲（ＷＬ１／ＤＬ／ＷＬ２）が、上下２セル分の単位面積となる。これに対して、ワード線を、ビット線方向に隣接する上下のセルで共用とすることもできる。この様にワード線を上下セルアレイで共有とすれは、セルアレイ面積を更に小さいものとすることができる。
【００３３】
更に実施の形態では、２層のセルアレイを説明したが、更に多層にセルアレイを積層することもできる。その場合、実施の形態１，２の積層構造と、実施の形態３の積層構造を交互にすることにより、無駄な厚みを使うことなく、多層構造を実現することができる。
また実施の形態では、ＭＲ素子としてＭＴＪを用いたが、例えば巨大磁気抵抗効果（ＧＭＲ）膜を積層して形成されるＧＭＲ素子、特に電流を積層膜に垂直に流すＣＰＰ型のＧＭＲ素子を用いることもできる。
【００３４】
【発明の効果】
以上述べたようにこの発明によれば、磁気抵抗効果（ＭＲ）素子を三次元的に配列する際に、電流磁界配線であるディジット線或いは、データ線であるビット線を上下のＭＲ素子で共有させることにより、積層構造や積層プロセスを簡単にして、高集積化メモリを得ることができる。
【図面の簡単な説明】
【図１Ａ】この発明の実施の形態によるＭＲＡＭセルアレイのレイアウトを示す図である。
【図１Ｂ】図１ＡのＩ−Ｉ’断面図である。
【図２】同実施の形態の第１のビット線の形成工程を示す断面図である。
【図３】同実施の形態の第１のＭＲ素子の形成工程を示す断面図である。
【図４】同実施の形態の埋め込みコンタクト配線の形成工程を示す断面図である。
【図５】同実施の形態のディジット線及びワード線の形成工程を示す断面図である。
【図６】同実施の形態の埋め込みコンタクト配線と第２のＭＲ素子の形成工程を示す断面図である。
【図７】同実施の形態のＭＲ素子の構造を示す断面図である。
【図８】他の実施の形態によるセルアレイの断面図である。
【図９】他の実施の形態によるセルアレイの断面図である。
【図１０】従来のＭＲＡＭセルの断面図である。
【符号の説明】
１…シリコン基板、２…絶縁膜、３ａ，３ｂ…ビット線、４ａ，４ｂ…ＭＲ素子、５…絶縁膜、６ａ，６ｂ…ワード線、８…ディジット線、９…絶縁膜、１２，１３…コンタクト配線。

Claims

基板と、
この基板上に形成された第１のビット線と、
この第１のビット線上に形成され下面が第１のビット線に接続された第１の磁気抵抗効果素子と、
この第１の磁気抵抗効果素子を覆う第１の絶縁膜上に前記第１のビット線と交差して配設された、前記第１の磁気抵抗効果素子に書き込みの電流磁界を与えるためのディジット線と、
前記第１の絶縁膜上に前記ディジット線と並行して配設され、前記第１の絶縁膜に形成されたコンタクトを介して前記第１の磁気抵抗効果素子の上面に接続された第１のワード線と、
前記第１の絶縁膜上に前記ディジット線と並行して且つディジット線の前記第１のワード線と反対側に配設された第２のワード線と、
前記ディジット線、第１及び第２のワード線を覆う第２の絶縁膜上に前記ディジット線の電流磁界を受ける位置に形成され且つ、前記第２の絶縁膜に形成されたコンタクトを介して下面が前記第２のワード線に接続された第２の磁気抵抗効果素子と、
この第２の磁気抵抗効果素子を覆う第３の絶縁膜上に前記第１のビット線と並行して配設され、前記第３の絶縁膜に形成されたコンタクトを介して前記第２の磁気抵抗効果素子の上面に接続された第２のビット線と、
を有することを特徴とする磁気抵抗メモリ装置。
前記第１及び第２の磁気抵抗効果素子は、前記ディジット線の直下及び直上に配置されている
ことを特徴とする請求項１記載の磁気抵抗メモリ装置。
前記第１の磁気抵抗効果素子は、前記ディジット線と前記第２のワード線とのスペースの下部に配置され、前記第２の磁気抵抗効果素子は、前記ディジット線と前記第１のワード線とのスペースの上部に配置され且つ、
前記第１の磁気抵抗効果素子のデータ書き込みには前記ディジット線と前記第２のワード線が駆動され、前記第２の磁気抵抗効果素子のデータ書き込みには前記ディジット線と前記第１のワード線が駆動される
ことを特徴とする請求項１記載の磁気抵抗メモリ装置。
基板と、
この基板上に互いに並行して配設された第１のワード線及び第１のディジット線と、
これら第１のワード線及び第１のディジット線を覆う第１の絶縁膜上の前記第１のディジット線の電流磁界を受ける位置に形成されて、下面が前記第１の絶縁膜に形成されたコンタクトを介して前記第１のワード線に接続された第１の磁気抵抗効果素子と、
この第１の磁気抵抗効果素子上にその上面に接続されるように、前記第１のワード線及び第１のディジット線と交差して配設されたビット線と、
このビット線上に形成され下面がビット線に接続された第２の磁気抵抗効果素子と、
この第２の磁気抵抗効果素子を覆う第２の絶縁膜上に前記第１のワード線及び第１のディジット線と並行して配設され、前記第２の絶縁膜に形成されたコンタクトを介して前記第２の磁気抵抗効果素子の上面に接続された第２のワード線及び前記第２の磁気抵抗効果素子に電流磁界を与える第２のディジット線と、
を有することを特徴とする磁気抵抗メモリ装置。
前記第１及び第２の磁気抵抗効果素子は、強磁性体膜／トンネル絶縁膜／強磁性体膜構造を有する
ことを特徴とする請求項１または４記載の磁気抵抗メモリ装置。
前記第１及び第２の磁気抵抗効果素子は、強磁性体膜／トンネル絶縁膜／強磁性体膜構造と、その一方の強磁性体膜に接するアモルファス半導体ダイオードとの積層構造を有する
ことを特徴とする請求項１または４記載の磁気抵抗メモリ装置。
基板上に第１のビット線を形成する工程と、
前記第１のビット線上に下面が第１のビット線に接続された第１の磁気抵抗効果素子を形成する工程と、
前記第１の磁気抵抗効果素子を覆う第１の絶縁膜上に、前記第１のビット線と交差するように前記第１の磁気抵抗効果素子に書き込みの電流磁界を与えるためのディジット線、このディジット線と並行して配設されて前記第１の絶縁膜に形成されたコンタクトを介して前記第１の磁気抵抗効果素子の上面に接続される第１のワード線、及び前記ディジット線を挟んで前記第１のワード線と反対側に配置される第２のワード線を形成する工程と、
前記ディジット線、前記第１及び第２のワード線を覆う第２の絶縁膜上の前記ディジット線の電流磁界を受ける位置に前記第２の絶縁膜に形成されたコンタクトを介して下面が前記第２のワード線に接続されるように第２の磁気抵抗効果素子を形成する工程と、
前記第２の磁気抵抗効果素子を覆う第３の絶縁膜上に前記第１のビット線と並行して、前記第３の絶縁膜に形成されたコンタクトを介して前記第２の磁気抵抗効果素子の上面に接続される第２のビット線を形成する工程と、
を有することを特徴とする磁気抵抗メモリ装置の製造方法。
基板上に互いに並行する第１のワード線及び第１のディジット線を形成する工程と、
前記第１のワード線及び第１のディジット線を覆う第１の絶縁膜上の前記第１のディジット線の電流磁界を受ける位置に、下面が前記第１の絶縁膜に形成されたコンタクトを介して前記第１のワード線に接続された第１の磁気抵抗効果素子を形成する工程と、
前記第１の磁気抵抗効果素子の上面に接続されるように、前記第１のワード線及び第１のディジット線と交差するビット線を形成する工程と、
前記ビット線上に下面が前記ビット線に接続された第２の磁気抵抗効果素子を形成する工程と、
前記第２の磁気抵抗効果素子を覆う第２の絶縁膜上に前記第１のワード線及び第１のディジット線と並行して、前記第２の絶縁膜に形成されたコンタクトを介して前記第２の磁気抵抗効果素子の上面に接続された第２のワード線及び前記第２の磁気抵抗効果素子に電流磁界を与える第２のディジット線を形成する工程と、
を有することを特徴とする磁気抵抗メモリ装置の製造方法。