JP3850702B2 - 磁気抵抗メモリ装置及びその製造方法 - Google Patents

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Description

【0001】
【発明の属する技術分野】
この発明は、磁気抵抗効果素子を記憶素子として用いた磁気抵抗メモリ装置とその製造方法に関する。
【0002】
【従来の技術】
不揮発性、高速性、長期信頼性等の特徴を持つ記憶装置として、トンネル磁気抵抗効果(TMR:Tunneling Magneto Resistance)を利用した磁気的ランダムアクセスメモリ(MRAM:Magnetic Random Access Memory)が提案されている(例えば、S. Tehrani et al.,"Recent Developments in Magnetic Tunnel Junction MRAM," IEEE Trans. Magn., vol. 36, p.2752, 2000参照)。
【0003】
TMRを得るための主要部である磁気的トンネル接合(MTJ:Magnetic Tunnel Junction)は、トンネル絶縁膜を挟んで2つの強磁性体膜が対向する構造を有する。2つの強磁性体膜は、スピンの向きが互いに平行である場合と互いに反平行である場合の2通りの安定状態であるような構造に作られる。スピンの向きが上下の強磁性体で互いに平行になった場合、トンネル電流は最も大きく、つまりトンネル抵抗としては最も小さくなる。スピンの向きが上下の磁性体で互いに反平行になった場合、逆にトンネル電流は小さくなってトンネル抵抗としては最も大きくなる。これらのトンネル抵抗の大小によりデータ“1”,“0”を記憶させることが出来る。通常、二つの強磁性体膜の一方をスピン固定、他方をスピン可変として、電流磁界によりその可変のスピンを回転させることにより、データ書き換えを可能とする。
【0004】
TMRのメモリセルは通常、図10に示すように、シリコン基板100上に形成された選択トランジスタ101と、その上部に形成されたMTJ102とにより構成される。MTJ102の下部には、これにデータ書き込み時に電流磁界を与えるためのディジット線(書き込みワード線)103が埋め込まれ、MTJ102の上に、その上面に接続されるビット線104が配設される。MTJ102の下面は、コンタクト配線108,105,109を介して選択トランジスタ101のドレインに接続される。選択トランジスタ101のゲート107は、読み出しワード線となる。
【0005】
この様なTMRセルにおいて、データを書き込む場合には、ビット線104及びディジット線103を選択し、これらの選択されたビット線104及びディジット線103の両方に電流を流して電流磁界を各々発生させる。これにより、ビット線104とディジット線103とのクロスポイント部に位置している選択セルのMTJ102にかかる磁界のみが、スピンの反転閾値を超えることが出来て、目的とする情報がMTJ102に書き込まれる。
【0006】
MTJ102に書き込まれたデータを読み出す場合は、読み出し用のワード線107に電圧を印加して選択トランジスタ101をオン状態とした上で、ビット線104からMTJ102を通してグランド線110に流れる電流値を検出して、異なるMTJのトンネル抵抗の違いを読み取る。これにより、データ“1”,“0”の判定が行われる。
【0007】
【発明が解決しようとする課題】
上述したMTJと選択トランジスタによって1つのセルを構成するMRAM構造には、高集積化のためには大きな問題点がある。それは図10に示すように、このMRAMでは1つのメモリセルにMTJと結晶Si上に形成する必要のあるMOSFETを配置しているために、構造が複雑であり、十分に単位セル面積を縮小することが出来ないことである。これに対し、MTJとスイッチング素子としてのアモルファスSiダイオードを直列に形成することにより、セル面積を減少させ、多層化を可能とする提案もなされているが、多層構造における高集積化への工夫はなされていなかった。
この発明は、高集積化に適した3次元のセル積層構造を持つ磁気抵抗メモリ装置とその製造方法を提供することを目的とする。
【0008】
【課題を解決するための手段】
この発明に係る磁気抵抗メモリ装置は、基板と、この基板上に形成された第1のビット線と、この第1のビット線上に形成され下面が第1のビット線に接続された第1の磁気抵抗効果素子と、この第1の磁気抵抗効果素子を覆う第1の絶縁膜上に前記第1のビット線と交差して配設された、前記第1の磁気抵抗効果素子に書き込みの電流磁界を与えるためのディジット線と、前記第1の絶縁膜上に前記ディジット線と並行して配設され、前記第1の絶縁膜に形成されたコンタクトを介して前記第1の磁気抵抗効果素子の上面に接続された第1のワード線と、前記第1の絶縁膜上に前記ディジット線と並行して且つディジット線の前記第1のワード線と反対側に配設された第2のワード線と、前記ディジット線、第1及び第2のワード線を覆う第2の絶縁膜上に前記ディジット線の電流磁界を受ける位置に形成され且つ、前記第2の絶縁膜に形成されたコンタクトを介して下面が前記第2のワード線に接続された第2の磁気抵抗効果素子と、この第2の磁気抵抗効果素子を覆う第3の絶縁膜上に前記第1のビット線と並行して配設され、前記絶縁膜に形成されたコンタクトを介して前記第2の磁気抵抗効果素子の上面に接続された第2のビット線と、を有することを特徴とする。
【0009】
この発明に係る磁気抵抗メモリ装置はまた、基板と、この基板上に互いに並行して配設された第1のワード線及び第1のディジット線と、これら第1のワード線及び第1のディジット線を覆う第1の絶縁膜上の前記第1のディジット線の電流磁界を受ける位置に形成されて、下面が前記第1の絶縁膜に形成されたコンタクトを介して前記第1のワード線に接続された第1の磁気抵抗効果素子と、この第1の磁気抵抗効果素子上にその上面に接続されるように、前記第1のワード線及び第1のディジット線と交差して配設されたビット線と、このビット線上に形成され下面がビット線に接続された第2の磁気抵抗効果素子と、この第2の磁気抵抗効果素子を覆う第2の絶縁膜上に前記第1のワード線及び第1のディジット線と並行して配設され、前記第2の絶縁膜に形成されたコンタクトを介して前記第2の磁気抵抗効果素子の上面に接続された第2のワード線及び前記第2の磁気抵抗効果素子に電流磁界を与える第2のディジット線と、を有することを特徴とする。
【0010】
この発明による磁気抵抗メモリ装置の製造方法は、基板上に第1のビット線を形成する工程と、前記第1のビット線上に下面が第1のビット線に接続された第1の磁気抵抗効果素子を形成する工程と、前記第1の磁気抵抗効果素子を覆う第1の絶縁膜上に、前記第1のビット線と交差するように前記第1の磁気抵抗効果素子に書き込みの電流磁界を与えるためのディジット線、このディジット線と並行して配設されて前記第1の絶縁膜に形成されたコンタクトを介して前記第1の磁気抵抗効果素子の上面に接続される第1のワード線、及び前記ディジット線を挟んで前記第1のワード線と反対側に配置される第2のワード線を形成する工程と、前記ディジット線、前記第1及び第2のワード線を覆う第2の絶縁膜上の前記ディジット線の電流磁界を受ける位置に前記第2の絶縁膜に形成されたコンタクトを介して下面が前記第2のワード線に接続されるように第2の磁気抵抗効果素子を形成する工程と、前記第2の磁気抵抗効果素子を覆う第3の絶縁膜上に前記第1のビット線と並行して、前記第3の絶縁膜に形成されたコンタクトを介して前記第2の磁気抵抗効果素子の上面に接続される第2のビット線を形成する工程と、を有することを特徴とする。
【0011】
この発明による磁気抵抗メモリ装置の製造方法はまた、基板上に互いに並行する第1のワード線及び第1のディジット線を形成する工程と、前記第1のワード線及び第1のディジット線を覆う第1の絶縁膜上の前記第1のディジット線の電流磁界を受ける位置に、下面が前記第1の絶縁膜に形成されたコンタクトを介して前記第1のワード線に接続された第1の磁気抵抗効果素子を形成する工程と、前記第1の磁気抵抗効果素子の上面に接続されるように、前記第1のワード線及び第1のディジット線と交差するビット線を形成する工程と、前記ビット線上に下面がビット線に接続された第2の磁気抵抗効果素子を形成する工程と、前記第2の磁気抵抗効果素子を覆う第2の絶縁膜上に前記第1のワード線及び第1のディジット線と並行して、前記第2の絶縁膜に形成されたコンタクトを介して前記第2の磁気抵抗効果素子の上面に接続された第2のワード線及び前記第2の磁気抵抗効果素子に電流磁界を与える第2のディジット線を形成する工程と、を有することを特徴とする。
【0012】
この発明によると、磁気抵抗効果(MR)素子を三次元的に配列する際に、電流磁界配線であるディジット線或いは、データ線であるビット線を上下のMR素子で共有させることにより、積層構造や積層プロセスを簡単にして、高集積化メモリを得ることができる。
【0013】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
[実施の形態1]
図1Aは、実施の形態1のMRAMセルアレイの4セル分のレイアウトであり、図1BはそのI−I’断面図である。この実施の形態では、シリコン基板1上に、第1のMR素子4aが二次元的に配列され、更にこの上に第2のMR素子4bが二次元的に配列される。上下のMR素子4a,4bの間には、これらに電流磁界を与えるためのディジット線8が上下のMR素子4a,4bで共有するように配設される。
【0014】
具体的に説明すると、シリコン基板1上に絶縁膜2を介してデータ転送線である第1のビット線(BL1)3aが複数本パターン形成される。この第1のビット線3aに下面をコンタクトさせて第1のMR素子4aが二次元的に配列形成される。第1のMR素子4aは絶縁膜5で覆われ、この上に第1のMR素子4aの読み出しワード線となる第1のワード線(WL1)6a、第2のMR素子4bの読み出しワード線(WL2)となる第2のワード線(WL2)6b及び、第1,第2のMR素子4a,4bで共有されるディジット線(DL)8が、ビット線と直交するように、互いに並行して複数本ずつ配設される。ディジット線8は、MR素子4aの直上に配置され、ワード線6a,6bはこれを挟むように配置される。第1のワード線6aは、絶縁膜5に埋め込まれたコンタクト配線12を介して、MR素子4aの上面に接続される。
【0015】
ディジット線8及びワード線6a,6bを覆う絶縁膜9上に、第2のMR素子4bが二次元的に配列形成される。第2のMR素子4bの下面は、絶縁膜9に埋設されたコンタクト配線13を介して第2のワード線6bに接続されている。そして、第2のMR素子4bの上面にコンタクトするように、第2のビット線3bが、第1のビット線3aと並行して複数本配設される。
【0016】
この実施の形態の場合、第1のMR素子4a、ディジット線8及び第2のMR素子4bは、基板1の垂線上にほぼ一直線に並んで積層される。言い換えれば、第1のMR素子4aは、ディジット線8のほぼ直下に位置し、第2のMR素子4bはディジット線8のほぼ直上に位置する。
【0017】
この実施の形態のMR素子4a,4bは、図7(a)に示すように、トンネル絶縁膜72を挟んで対向する強磁性体膜71,73を持つMTJである。強磁性体膜71,73は、この実施の形態の場合、ディジット線8の長手方向に磁化容易軸を持ち、一方がスピン固定で、他方がスピン可変とする。この実施の形態のセルアレイは、スイッチング素子を持たない単純マトリクス構造となる。データ読み出しは、下側のセルアレイについては、選択されたワード線(WL1)6aとビット線(BL1)3aとの間で電流の大小を検出することにより行われる。同様に上側のセルアレイについては、選択されたワード線(WL2)6bとビット線(BL2)3bとの間で電流の大小を検出することにより行われる。センスアンプには、参照セルとの電流比較を行う電流検出型センスアンプを用いればよい。
【0018】
ディジット線8はMR素子4a,4bに書き込み動作を行う電流磁界配線としてのみ働くが、この実施の形態では縦方向に積層した2つのMR素子4a,4bの電流磁界配線として兼用されている。上側のMR素子4bに書き込む場合には、上側のビット線3bとディジット線8の両方を選択する。これにより、上側の選択されたMR素子4aには、ディジット線8により磁化困難軸方向の電流磁界がかかり、ビット線3bによって磁化容易軸方向の電流磁界がかかって、スピンの反転しきい値を超える磁界を得られ、書き込みが可能となる。同様に、下側のMR素子4aの書き込みは、下側のビット線3aとディジット線8の両方を選択することで、同様に可能である。ディジット線8のみ或いはビット線3a,3bのみの電流磁界ではMR素子の反転しきい値を越えないようにすれば、ディジット線8とビット線3a,3bの交差部のみでの選択的な書き込みができる。
【0019】
MR素子4a,4bは、図7(b)に示すようなスイッチ素子一体化構造としてもよい。これは、MTJと、p型アモルファスシリコン膜74とn型アモルファスシリコン膜75によるダイオードDiを一体に積層したものである。この様なMR素子構造を用いれば、ビット線データの非選択ワード線への回り込みが防止される。
【0020】
図2〜図6を参照して実施の形態のセルアレイの製造工程を説明する。図2に示すシリコン基板1には、既に周辺回路を形成するトランジスタ等が形成されているものとする。このシリコン基板1上に、SiO2等の絶縁膜2を形成し、CMP(Chemical Mechanical Polish)法により平坦化する。そして、この絶縁膜2に、RIE(Reactive Ion Etching)法により、200nm程度の配線溝を形成し、ビット線3aを埋め込形成する。具体的には、MOCVD(Metal Organic Chemical Vapor Deposition)法を用いて、Wを埋め込み、これをCMP法で平坦化して、ビット線3aを形成する。このとき周辺回路とのコンタクトの領域では、下側のビット線3aに対するコンタクトも同時に形成される。
【0021】
次に図3に示すように、スパッタ法を用いて全面にMR素子4aの積層膜を形成する。ここで、MR素子4aは前述のようにMTJ素子であり、例えば1〜2nm程度のAlOxからなるトンネル絶縁膜を強磁性膜で挟んだ構造とする。MR素子4a上には、CVD法を用いてマスク材としてDLC(Diamond Like Carbon)31を形成し、これをレジストマスクを用いてイオンミリングによりパターニングし、更にDLC膜のマスクを用いてMTJ層をパターニングする。
【0022】
次に図4に示すように、パターニングされたMR素子4aを覆って、MR素子4aの上面をワード線に接続するためのコンタクト配線12を埋め込んだ絶縁膜5を形成する。具体的にいえば、全面に絶縁膜51を堆積し、CMP法によって平坦化を行う。次に、スパッタ法により導体膜を形成し、これをパターニングして、コンタクト配線12を形成する。更に全面に絶縁膜52を堆積した後、コンタクト形成のためのビアホールを形成し、そこに例えばW等のメタル41を埋め込み、CMP法により平坦化を行う。
【0023】
次に図5に示すように、スパッタ法によりAl−Cu膜を堆積し、これをレジストマスクを用いてRIEによりパターニングして、ディジット線8とこれを挟んで並行するワード線6a,6bを形成する。ワード線6aは、埋め込みコンタクト41,12を介してMR素子4aに接続されることになる。
【0024】
次に図6に示すように、配線層を覆う絶縁膜91を堆積して平坦化し、ワード線6bに対するWコンタクト61の埋め込みを行い、更にその上にコンタクト配線13をパターン形成する。更にこのコンタクト配線13上に、下側のMR素子4aと同様の工程で同様の構造のMR素子4bを形成する。この後は、図1Bに示すように絶縁膜92を堆積して平坦化し、MR素子4bに接続される上部ビット線3bを形成する。
【0025】
以上のようにこの実施の形態によれば、上下のセルアレイでディジット線を共有して三次元的にMR素子を配列することにより、単位セル面積が小さい、高集積化MRAMを得ることができる。また、上下のセルアレイに用いられるワード線が、ディジット線と同じ導体層を用いて同時に形成されるから、セルアレイの積層構造としても簡単である。
【0026】
[実施の形態2]
図8は、実施の形態2によるMRAMセルアレイの断面構造を、図1Bに対応させて示している。MRAMセルアレイの積層構造は基本的に実施の形態1と同様であるが、下部セルアレイと上部セルアレイの配置が実施の形態1とは横方向にずれている点が異なる。即ち、第1のMR素子4aは、ディジット線8と、上部セルアレイ用のワード線6bとのスペース部の下に位置し、第2のMR素子4aは、ディジット線8と、下部セルアレイ用のワード線6aとのスペース部の上に位置するように、配置されている。
【0027】
この実施の形態では、上側のMR素子4bにデータを書き込む場合に、ディジット線8と同時に、下側のセルアレイの読み出しに用いられるワード線6aを駆動する。下側のMR素子4aに書き込む場合には、ディジット線8と上側のセルアレイの読み出しに用いられるワード線6bを同時に駆動する。つまり、上下に積層した2つのメモリセルの書き込み動作に、共有のディジット線と同時に、目的とするMR素子に直接接続されていないワード線をも電流磁界配線として用いる。この様に書き込み動作に用いる電流磁界配線を2本にすることにより、より強い電流磁界が得られる。また、同じ電流磁界を得るためには配線1本あたりの電流密度を減少させることができるため、エレクトロマイグレーション等の配線にまつわる問題を減少させることが出来る。
【0028】
[実施の形態3]
図9は、この発明の実施の形態3のセルアレイ断面図である。この実施の形態では、先の実施の形態1,2と異なり、上下のセルアレイを、ビット線3を共有して積層する。簡単に製造工程に従って説明すれば、シリコン基板1を覆う絶縁膜2上に、下側セルアレイ用のディジット線8aとワード線6aを、互いに並行するように形成する。この配線層を絶縁膜51で平坦化し、ワード線6aに接続されるコンタクト配線12を形成する。
【0029】
そして、コンタクト配線12上に、ディジット線8aの直上に位置するように第1のMR素子4aをマトリクス状に配列形成する。そして、絶縁膜52により平坦化した後、この上にMR素子4aの上面に接続されるビット線3を、ディジット線8aと直交するようにパターン形成する。更にビット線3上に、第2のMR素子4bをマトリクス状に配列形成する。MR素子4a,4bは、先の実施の形態と同様に、図7(a),(b)に示す構造を有するものとする。
【0030】
そして、絶縁膜91により平坦化した後、MR素子4bの上面に接続されるコンタクト配線13を形成し、更に絶縁膜92で覆う。この上に、コンタクト配線13を介してMR素子4bに接続されるワード線6bとディジット線8bとを、下側のディジット線8aおよびワード線6aと並行するように、パターン形成する。こうして、下側セルアレイのMR素子4aとこれに電流磁界を与えるためのディジット線8a、上側セルアレイのMR素子4aとこれに電流磁界を与えるためのディジット線8bが、基板1の垂線上に一直線に並んだ状態に積層された構造が得られる。
【0031】
この実施の形態によるMRAMの読み出し、書き込み動作は、ビット線が上下のセルアレイで共有される点、及び書き込み時上下のセルアレイで別々のディジット線が用いられる点を除き、先の実施の形態1と変わらない。
【0032】
この発明は上記実施の形態に限られない。例えば、上記各実施の形態では、ディジット線の電流磁界がMR素子の磁化困難軸方向に、ビット線の電流磁界がMR素子の磁化容易軸方向にかかるようにしたが、これらは逆にすることもできる。また、実施の形態1では、下側セルの読み出しに用いられるワード線(WL1)6a、ディジット線(DL)8、上側セルの読み出しに用いられるワード線(WL2)6bの範囲(WL1/DL/WL2)が、上下2セル分の単位面積となる。これに対して、ワード線を、ビット線方向に隣接する上下のセルで共用とすることもできる。この様にワード線を上下セルアレイで共有とすれは、セルアレイ面積を更に小さいものとすることができる。
【0033】
更に実施の形態では、2層のセルアレイを説明したが、更に多層にセルアレイを積層することもできる。その場合、実施の形態1,2の積層構造と、実施の形態3の積層構造を交互にすることにより、無駄な厚みを使うことなく、多層構造を実現することができる。
また実施の形態では、MR素子としてMTJを用いたが、例えば巨大磁気抵抗効果(GMR)膜を積層して形成されるGMR素子、特に電流を積層膜に垂直に流すCPP型のGMR素子を用いることもできる。
【0034】
【発明の効果】
以上述べたようにこの発明によれば、磁気抵抗効果(MR)素子を三次元的に配列する際に、電流磁界配線であるディジット線或いは、データ線であるビット線を上下のMR素子で共有させることにより、積層構造や積層プロセスを簡単にして、高集積化メモリを得ることができる。
【図面の簡単な説明】
【図1A】この発明の実施の形態によるMRAMセルアレイのレイアウトを示す図である。
【図1B】図1AのI−I’断面図である。
【図2】同実施の形態の第1のビット線の形成工程を示す断面図である。
【図3】同実施の形態の第1のMR素子の形成工程を示す断面図である。
【図4】同実施の形態の埋め込みコンタクト配線の形成工程を示す断面図である。
【図5】同実施の形態のディジット線及びワード線の形成工程を示す断面図である。
【図6】同実施の形態の埋め込みコンタクト配線と第2のMR素子の形成工程を示す断面図である。
【図7】同実施の形態のMR素子の構造を示す断面図である。
【図8】他の実施の形態によるセルアレイの断面図である。
【図9】他の実施の形態によるセルアレイの断面図である。
【図10】従来のMRAMセルの断面図である。
【符号の説明】
1…シリコン基板、2…絶縁膜、3a,3b…ビット線、4a,4b…MR素子、5…絶縁膜、6a,6b…ワード線、8…ディジット線、9…絶縁膜、12,13…コンタクト配線。

Claims (8)

  1. 基板と、
    この基板上に形成された第1のビット線と、
    この第1のビット線上に形成され下面が第1のビット線に接続された第1の磁気抵抗効果素子と、
    この第1の磁気抵抗効果素子を覆う第1の絶縁膜上に前記第1のビット線と交差して配設された、前記第1の磁気抵抗効果素子に書き込みの電流磁界を与えるためのディジット線と、
    前記第1の絶縁膜上に前記ディジット線と並行して配設され、前記第1の絶縁膜に形成されたコンタクトを介して前記第1の磁気抵抗効果素子の上面に接続された第1のワード線と、
    前記第1の絶縁膜上に前記ディジット線と並行して且つディジット線の前記第1のワード線と反対側に配設された第2のワード線と、
    前記ディジット線、第1及び第2のワード線を覆う第2の絶縁膜上に前記ディジット線の電流磁界を受ける位置に形成され且つ、前記第2の絶縁膜に形成されたコンタクトを介して下面が前記第2のワード線に接続された第2の磁気抵抗効果素子と、
    この第2の磁気抵抗効果素子を覆う第3の絶縁膜上に前記第1のビット線と並行して配設され、前記第3の絶縁膜に形成されたコンタクトを介して前記第2の磁気抵抗効果素子の上面に接続された第2のビット線と、
    を有することを特徴とする磁気抵抗メモリ装置。
  2. 前記第1及び第2の磁気抵抗効果素子は、前記ディジット線の直下及び直上に配置されている
    ことを特徴とする請求項1記載の磁気抵抗メモリ装置。
  3. 前記第1の磁気抵抗効果素子は、前記ディジット線と前記第2のワード線とのスペースの下部に配置され、前記第2の磁気抵抗効果素子は、前記ディジット線と前記第1のワード線とのスペースの上部に配置され且つ、
    前記第1の磁気抵抗効果素子のデータ書き込みには前記ディジット線と前記第2のワード線が駆動され、前記第2の磁気抵抗効果素子のデータ書き込みには前記ディジット線と前記第1のワード線が駆動される
    ことを特徴とする請求項1記載の磁気抵抗メモリ装置。
  4. 基板と、
    この基板上に互いに並行して配設された第1のワード線及び第1のディジット線と、
    これら第1のワード線及び第1のディジット線を覆う第1の絶縁膜上の前記第1のディジット線の電流磁界を受ける位置に形成されて、下面が前記第1の絶縁膜に形成されたコンタクトを介して前記第1のワード線に接続された第1の磁気抵抗効果素子と、
    この第1の磁気抵抗効果素子上にその上面に接続されるように、前記第1のワード線及び第1のディジット線と交差して配設されたビット線と、
    このビット線上に形成され下面がビット線に接続された第2の磁気抵抗効果素子と、
    この第2の磁気抵抗効果素子を覆う第2の絶縁膜上に前記第1のワード線及び第1のディジット線と並行して配設され、前記第2の絶縁膜に形成されたコンタクトを介して前記第2の磁気抵抗効果素子の上面に接続された第2のワード線及び前記第2の磁気抵抗効果素子に電流磁界を与える第2のディジット線と、
    を有することを特徴とする磁気抵抗メモリ装置。
  5. 前記第1及び第2の磁気抵抗効果素子は、強磁性体膜/トンネル絶縁膜/強磁性体膜構造を有する
    ことを特徴とする請求項1または4記載の磁気抵抗メモリ装置。
  6. 前記第1及び第2の磁気抵抗効果素子は、強磁性体膜/トンネル絶縁膜/強磁性体膜構造と、その一方の強磁性体膜に接するアモルファス半導体ダイオードとの積層構造を有する
    ことを特徴とする請求項1または4記載の磁気抵抗メモリ装置。
  7. 基板上に第1のビット線を形成する工程と、
    前記第1のビット線上に下面が第1のビット線に接続された第1の磁気抵抗効果素子を形成する工程と、
    前記第1の磁気抵抗効果素子を覆う第1の絶縁膜上に、前記第1のビット線と交差するように前記第1の磁気抵抗効果素子に書き込みの電流磁界を与えるためのディジット線、このディジット線と並行して配設されて前記第1の絶縁膜に形成されたコンタクトを介して前記第1の磁気抵抗効果素子の上面に接続される第1のワード線、及び前記ディジット線を挟んで前記第1のワード線と反対側に配置される第2のワード線を形成する工程と、
    前記ディジット線、前記第1及び第2のワード線を覆う第2の絶縁膜上の前記ディジット線の電流磁界を受ける位置に前記第2の絶縁膜に形成されたコンタクトを介して下面が前記第2のワード線に接続されるように第2の磁気抵抗効果素子を形成する工程と、
    前記第2の磁気抵抗効果素子を覆う第3の絶縁膜上に前記第1のビット線と並行して、前記第3の絶縁膜に形成されたコンタクトを介して前記第2の磁気抵抗効果素子の上面に接続される第2のビット線を形成する工程と、
    を有することを特徴とする磁気抵抗メモリ装置の製造方法。
  8. 基板上に互いに並行する第1のワード線及び第1のディジット線を形成する工程と、
    前記第1のワード線及び第1のディジット線を覆う第1の絶縁膜上の前記第1のディジット線の電流磁界を受ける位置に、下面が前記第1の絶縁膜に形成されたコンタクトを介して前記第1のワード線に接続された第1の磁気抵抗効果素子を形成する工程と、
    前記第1の磁気抵抗効果素子の上面に接続されるように、前記第1のワード線及び第1のディジット線と交差するビット線を形成する工程と、
    前記ビット線上に下面が前記ビット線に接続された第2の磁気抵抗効果素子を形成する工程と、
    前記第2の磁気抵抗効果素子を覆う第2の絶縁膜上に前記第1のワード線及び第1のディジット線と並行して、前記第2の絶縁膜に形成されたコンタクトを介して前記第2の磁気抵抗効果素子の上面に接続された第2のワード線及び前記第2の磁気抵抗効果素子に電流磁界を与える第2のディジット線を形成する工程と、
    を有することを特徴とする磁気抵抗メモリ装置の製造方法。
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