KR20110001060A - 불휘발성 메모리 소자 및 그 제조방법 - Google Patents

불휘발성 메모리 소자 및 그 제조방법 Download PDF

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Abstract

본 발명은 비트 라인 불량으로 인해 손실되는 용량을 개선할 수 있는 불휘발성 메모리 소자 및 그 제조방법에 관한 것이다.
본 발명은 하나의 페이지 버퍼에 연결되는 비트 라인을 다수의 패턴으로 분리하여 형성함으로써 불량 처리된 비트 라인이 발생하더라도 불량 처리된 비트 라인과 동일한 페이지 버퍼에 연결된 나머지 비트 라인에 연결되는 셀들은 정상적으로 구동할 수 있기 때문에 비트 라인 불량으로 인해 손실되는 용량을 개선할 수 있다.
비트 라인, 스트링 구조, 브릿지

Description

불휘발성 메모리 소자 및 그 제조방법{Nonvolatile memory device and manufacturing method of the same}
본 발명은 불휘발성 메모리 소자 및 그 제조방법에 관한 것으로 특히, 비트 라인 불량으로 인해 손실되는 용량을 개선하기 위한 불휘발성 메모리 소자 및 그 제조방법에 관한 것이다.
최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성해야하는 리프레시(refresh) 기능이 필요없는 불휘발성 메모리 소자에 대한 수요가 증가하고 있다.
불휘발성 메모리 소자는 데이터를 저장하기 위한 다수의 셀이 형성되는 메모리 셀 어레이 영역과, 셀의 프로그램, 소거 및 독출 동작을 위한 소정의 바이어스를 생성하고 이를 전달하는 다수의 회로 소자가 형성되는 주변 영역을 포함한다.
불휘발성 메모리 소자의 메모리 셀 어레이는 다수의 스트링 구조를 포함한다. 각각의 스트링 구조는 비트 라인에 드레인이 연결되는 드레인 셀렉트 트랜지 스터, 공통 소스 라인에 소스가 연결되는 소스 셀렉트 트랜지스터, 드레인 셀렉트 트랜지스터 및 소스 셀렉트 트랜지스터 사이에 직렬로 연결된 다수의 메모리 셀을 포함한다. 드레인 셀렉트 트랜지스터는 스트링 구조와 비트 라인을 선택적으로 접속시킨다. 또한 소스 셀렉트 트랜지스터는 스트링 구조와 접지에 연결된 공통 소스 라인을 선택적으로 접속시킨다. 여기서, 서로 다른 스트링 구조의 메모리 셀들은 워드 라인들을 통해 전기적으로 연결된다. 그리고, 서로 다른 스트링 구조의 소스 셀렉트 트랜지스터들은 소스 셀렉트 라인을 통해 연결되고, 서로 다른 스트링 구조의 드레인 셀렉트 트랜지스터들은 드레인 셀렉트 라인을 통해 연결된다.
비트 라인은 메모리 셀 어레이 영역으로부터 연장되어 주변 영역에 포함된 페이지 버퍼부와 메모리 셀 어레이를 연결시킨다.
도 1은 메모리 셀 어레이 영역과 페이지 버퍼부를 나타내는 도면이다. 도 2는 메모리 셀 어레이 영역의 일부를 나타내는 도면이다.
도 1을 참조하면, 비트 라인(BL1 내지 BLn)을 통해 메모리 셀 어레이 영역(11)에 연결된 페이지 버퍼부(13)는 메모리 셀에 데이터를 저장하거나, 메모리 셀로부터 데이터를 독출하는 기능을 수행한다. 이러한 페이지 버퍼부(13)는 각각의 비트 라인(BL1 내지 BLn)에 대응되는 다수의 페이지 버퍼(PB1 내지 PBn)로 구성된다.
도 2를 참조하면, 메모리 셀 어레이 영역에서 비트 라인(BL1, BL2, BL3, BL4, BL5...)과 워드 라인(WL)의 교차부에는 메모리 셀들이 형성된다. 그리고 소스 셀렉트 라인(SSL)과 비트 라인(BL1, BL2, BL3, BL4, BL5...)의 교차부에는 소스 셀렉트 트랜지스터가 형성되며, 드레인 셀렉트 라인(DSL)과 비트 라인(BL1, BL2, BL3, BL4, BL5...)의 교차부에는 드레인 셀렉트 트랜지스터가 형성된다. 비트 라인(BL1, BL2, BL3, BL4, BL5...)과 나란하게 배열된 메모리 셀들은 워드 라인(WL)들 사이에 형성된 셀 접합 영역을 통해 직렬로 연결되어 스트링 구조를 구성한다.
또한, 비트 라인(BL1, BL2, BL3, BL4, BL5...)은 드레인 콘택 플러그(23)를 통해 드레인 셀렉트 라인(DSL) 사이에 형성된 드레인 셀렉트 트랜지스터의 드레인에 연결된다. 그리고 소스 셀렉트 라인(SSL) 사이에는 소스 셀렉트 트랜지스터의 소스와 연결되어 접지 신호가 인가되는 소스 라인(21)이 형성된다.
상술한 메모리 셀 어레이 영역의 레이아웃에 따르면, 하나의 비트 라인에는 이에 나란한 다수의 스트링 구조가 연결된다.
한편, 메모리 소자가 점차 고집적화되어 비트 라인간 간격이 좁아짐에 따라 불휘발성 메모리 소자의 제조 공정 중 이웃하는 비트 라인끼리 연결되는 브릿지(bridge)가 발생할 수 있다. 이와 같은 비트 라인간 브릿지로 인하여 스트링 구조의 메모리 셀들은 프로그램 및 독출 동작을 수행하지 못하게 되므로 불량 처리되고 리던던시(Redundancy)셀로 대체된다. 그러나 다수의 스트링 구조에 포함된 메모리 셀들이 하나의 비트 라인을 공유하고 있으므로 비트 라인 브릿지로 인하여 다수의 스트링 구조에 포함된 메모리 셀들이 불량 처리된다. 따라서 비트 라인 불량으로 인해 발생된 불량 셀을 리던던시 셀로 대체하는데 한계가 있어서 메모리 용량면에서 손실이 크다.
본 발명은 비트 라인 불량으로 인해 손실되는 용량을 개선할 수 있는 불휘발성 메모리 소자를 제공한다.
본 발명의 실시 예에 따른 불휘발성 메모리 소자는 직렬로 연결된 메모리 셀들로 구성된 스트링 구조들, 다수의 행 및 다수의 열을 포함하는 매트릭스 구조로 형성되어 상기 스트링 구조들에 연결되는 다수의 비트 라인, 및 상기 다수의 비트 라인에 일대일로 연결된 다수의 비트 라인 연결부, 및 상기 비트 라인 연결부를 통해 상기 비트 라인에 연결되는 페이지 버퍼부를 포함한다.
상기 페이지 버퍼부는 다수의 페이지 버퍼를 포함하고, 상기 다수의 비트 라인들 중 동일한 열을 구성하는 비트 라인들은 상기 다수의 페이지 버퍼 중 동일한 페이지 버퍼에 연결된다.
상기 다수의 비트 라인들 중 동일한 열을 구성하는 비트 라인들은 연속적으로 배열된 제1 그룹의 비트 라인들 및 연속적으로 배열된 제2 그룹의 비트 라인들을 포함한다.
상기 페이지 버퍼부는 상기 제1 그룹의 비트 라인들에 연결된 상부 페이지 버퍼; 및 상기 제2 그룹의 비트 라인들에 연결된 하부 페이지 버퍼를 포함한다.
다른 측면에서 본 발명의 실시 예에 따른 불휘발성 메모리 소자는 반도체 기 판의 상부에 형성되며, 소스 셀렉트 라인, 드레인 셀렉트 라인, 상기 소스 및 드레인 셀렉트 라인 사이에 형성된 워드 라인들을 포함하는 게이트 패턴, 상기 드레인 셀렉트 라인들 사이의 상기 반도체 기판에 형성된 드레인 영역들, 상기 드레인 영역들에 접속된 드레인 콘택 플러그들, 상기 드레인 콘택 플러그들에 접속되며, 서로 교대로 배열된 홀수번째 비트 라인들 및 짝수번째 비트 라인들을 포함하는 비트 라인들, 상기 홀수번째 비트 라인 및 상기 짝수번째 비트 라인들에 접속된 제1 비트 라인 콘택 플러그들, 상기 제1 비트 라인 콘택 플러그들 중 상기 홀수번째 또는 짝수번째 비트 라인들에 접속된 제1 비트 라인 콘택 플러그들에 접속된 제1 비트 라인 연결부들, 나머지 제1 비트 라인 콘택 플러그들에 접속된 제2 비트 라인 콘택 플러그들, 및 상기 제2 비트 라인 콘택 플러그들에 접속된 제2 비트 라인 연결부들을 포함한다.
또한, 본 발명의 실시 예에 따른 불휘발성 메모리 소자는 상기 소스 셀렉트 라인들 사이의 상기 반도체 기판에 형성된 소스 영역, 상기 게이트 패턴을 덮도록 상기 반도체 기판의 상부에 형성되며, 상기 소스 영역을 노출시키는 소스 콘택홀을 포함하는 제1 층간 절연막, 및 상기 소스 콘택홀에 형성된 소스 라인을 포함한다.
그리고, 본 발명의 실시 예에 따른 불휘발성 메모리 소자는 상기 드레인 콘택 플러그들을 포함하여 상기 반도체 기판상에 형성된 제2 층간 절연막, 상기 비트 라인들을 포함하여 상기 제2 층간 절연막 상에 형성된 제3 층간 절연막, 상기 제1 비트 라인 콘택 플러그들을 포함하여 상기 제3 층간 절연막 상에 형성된 제4 층간 절연막, 상기 제1 비트 라인 연결부들을 포함하여 상기 제4 층간 절연막 상에 형성 된 제5 층간 절연막, 상기 제2 비트 라인 콘택 플러그들을 포함하여 제5 층간 절연막 상에 형성된 제6 층간 절연막, 및 상기 제2 비트 라인 연결부들을 포함하여 상기 제6 층간 절연막 상에 형성된 제7 층간 절연막을 포함한다.
상기 제2 비트 라인 콘택 플러그들은 상기 제5 층간 절연막을 관통하여 상기 제1 비트 라인 콘택 플러그에 접속된다.
본 발명의 실시 예에 따른 불휘발성 메모리 소자의 제조방법은 반도체 기판의 상부에 소스 셀렉트 라인, 드레인 셀렉트 라인, 상기 소스 및 드레인 셀렉트 라인 사이에 배치된 워드 라인들을 포함하는 게이트 패턴을 형성하는 단계, 상기 드레인 셀렉트 라인들 사이의 상기 반도체 기판에 드레인 영역들을 형성하는 단계, 상기 드레인 영역들에 접속된 드레인 콘택 플러그들을 형성하는 단계, 상기 드레인 콘택 플러그들에 접속되며, 서로 교대로 배열된 홀수번째 비트 라인들 및 짝수번째 비트 라인들을 포함하는 비트 라인들을 형성하는 단계, 상기 홀수번째 비트 라인 및 상기 짝수번째 비트 라인들에 접속된 제1 비트 라인 콘택 플러그들을 형성하는 단계, 상기 제1 비트 라인 콘택 플러그들 중 상기 홀수번째 또는 짝수번째 비트 라인들에 접속된 제1 비트 라인 콘택 플러그들에 접속된 제1 비트 라인 연결부들을 형성하는 단계, 나머지 제1 비트 라인 콘택 플러그들에 접속된 제2 비트 라인 콘택 플러그들을 형성하는 단계, 및 상기 제2 비트 라인 콘택 플러그들에 접속된 제2 비트 라인 연결부들을 형성하는 단계를 포함한다.
상기 드레인 영역을 형성하는 단계에서 상기 소스 셀렉트 라인들 사이의 상기 반도체 기판에 소스 영역이 형성되고, 상기 드레인 영역을 형성하는 단계 이후, 상기 게이트 패턴을 덮도록 상기 반도체 기판의 상부에 상기 소스 영역을 노출시키는 소스 콘택홀을 포함하는 제1 층간 절연막을 형성하는 단계, 및 상기 소스 콘택홀에 소스 라인을 형성하는 단계를 더 포함한다.
상기 드레인 콘택 플러그들을 형성하는 단계는 상기 반도체 기판상에 상기 드레인 영역들을 노출시키는 드레인 콘택홀들을 포함하는 제2 층간 절연막을 형성하는 단계, 및 상기 드레인 콘택홀들 내부를 제1 도전물질로 매립하는 단계를 포함한다.
상기 비트 라인들을 형성하는 단계는 상기 드레인 콘택 플러그들을 포함하는 상기 제2 층간 절연막의 상에 상기 드레인 콘택 플러그들을 노출시키는 제1 트렌치들을 포함하는 제3 층간 절연막을 형성하는 단계, 및 상기 제1 트렌치들 내부를 제2 도전물질로 매립하는 단계를 포함한다.
상기 제1 비트 라인 콘택 플러그들을 형성하는 단계는 상기 비트 라인들을 포함하는 상기 제3 층간 절연막 상에 상기 홀수번째 비트 라인 및 상기 짝수번째 비트 라인들을 노출시키는 제1 비트 라인 콘택홀들을 포함하는 제4 층간 절연막을 형성하는 단계, 및 상기 제1 비트 라인 콘택홀들 내부를 제3 도전물질로 매립하는 단계를 포함한다.
상기 제1 비트 라인 연결부들을 형성하는 단계는 상기 제1 비트 라인 콘택 플러그들을 포함하는 상기 제4 층간 절연막 상에 제5 층간 절연막을 형성하는 단계, 상기 제5 층간 절연막을 식각하여 상기 제1 비트 라인 콘택 플러그들 중 상기 홀수번째 또는 짝수번째 비트 라인들에 접속된 제1 비트 라인 콘택 플러그들을 노출시키는 제2 트렌치들을 형성하는 단계, 및 상기 제2 트렌치들 내부를 제4 도전물질로 매립하는 단계를 포함한다.
상기 제2 비트 라인 콘택 플러그들을 형성하는 단계는 상기 제5 층간 절연막 상에 제6 층간 절연막을 형성하는 단계, 상기 제6 및 제5 층간 절연막을 식각하여 상기 나머지 제1 비트 라인 콘택 플러그들을 노출시는 제2 비트 라인 콘택홀들을 형성하는 단계, 및 상기 제2 비트 라인 콘택홀들 내부를 제5 도전물질로 매립하는 단계를 포함한다.
상기 제2 비트 라인 연결부들을 형성하는 단계는 상기 제2 비트 라인 콘택 플러그들을 포함하여 제6 층간 절연막 상에 상기 제2 비트 라인 콘택 플러그들을 노출시키는 제2 비트 라인 콘택홀들을 포함하는 제7 층간 절연막을 형성하는 단계, 및 상기 제2 비트 라인 콘택홀들 내부를 제6 도전물질로 매립하는 단계를 포함한다.
본 발명은 하나의 페이지 버퍼에 연결되는 비트 라인을 다수의 패턴으로 분리하여 형성함으로써 불량 셀의 개수를 줄일 수 있다. 이는 불량 처리된 비트 라인이 발생하더라도 불량 처리된 비트 라인과 동일한 페이지 버퍼에 연결된 나머지 비트 라인에 연결되는 셀들은 정상적으로 구동할 수 있기 때문이다.
본 발명은 리던던시 셀을 통해 대체해야 하는 불량 셀의 개수를 줄임으로써 불량 셀의 리페어 마진을 확보할 수 있다.
또한, 본 발명은 비트 라인 불량을 대체하기 위해 요구되는 리던던시 셀의 개수를 줄일 수 있으므로 칩의 크기를 줄일 수 있다.
본 발명은 하나의 페이지 버퍼에 연결되는 비트 라인을 다수의 패턴으로 분리하여 형성함으로써 불량 분석시 브릿지가 발생한 스트링 구조의 비트 라인을 쉽게 알 수 있다.
또한 본 발명에서는 스트링 구조에 나란하게 일렬로 배열된 비트 라인들을 제1 그룹 및 제2 그룹으로 분류하여 각각 다른 페이지 버퍼에 연결함으로써 소자의 검증 동작시 기준 전류가 되는 센싱 레벨을 낮출수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명에 따른 불휘발성 메모리 소자를 나타내는 도면이다.
도 3을 참조하면, 본 발명에 따른 불휘발성 메모리 소자는 메모리 셀 어레이 영역(311) 및 페이지 버퍼부(313A, 313B)를 포함한다.
메모리 셀 어레이 영역(311)은 데이터를 저장하기 위한 다수의 셀이 형성되는 영역이다.
페이지 버퍼부(313A, 313B)는 메모리 셀에 데이터를 저장하거나, 메모리 셀로부터 데이터를 독출하는 기능을 수행한다. 이러한 페이지 버퍼부(313A, 313B)는 비트 라인 연결부(315)들을 통해 메모리 셀 어레이 영역에 연결된다.
한편, 페이지 버퍼부(313A, 313B)는 소자의 프로그램 유무를 검증하는 검증 동작시 센싱 레벨을 낮추기 위해 메모리 셀 어레이 영역(311)을 사이에 두고 마주하는 제1 페이지 버퍼부(313A) 및 제2 페이지 버퍼부(313B)로 구분되어 형성될 수 있다.
제1 페이지 버퍼부(313A)는 제1 그룹의 비트 라인들에 연결된 제1 내지 제n 상부 페이지 버퍼(A-PB1, A-PB2, A-PB3,... A-PBn)(n은 자연수)들로 구성된다. 각각의 상부 페이지 버퍼는 동일한 열을 구성하는 각각의 제1 그룹에 연결된다. 제2 페이지 버퍼부(313B)는 제2 그룹의 비트 라인들에 연결된 제1 내지 제n 하부 페이지 버퍼(B-PB1, B-PB2, B-PB3,... B-PBn)(n은 자연수)들로 구성된다. 각각의 하부 페이지 버퍼는 동일한 열을 구성하는 각각의 제2 그룹에 연결된다.
도 4는 상부 및 하부 페이지 버퍼와 메모리 셀 어레이 영역의 연결관계를 설명하기 위한 도면이다.
도 3 및 도 4를 참조하면, 메모리 셀 어레이 영역(311)에는 다수의 열 및 다수의 행을 포함하여 매트릭스 형태로 분리된 다수의 비트 라인들이 형성된다. 이들 중 동일한 열을 구성하는 비트 라인들(예를 들어, 제1 열의 비트 라인(BL1))은 제1 그룹의 비트 라인(A-BL1)과 제2 그룹의 비트 라인(B-BL1)으로 구분된다.
제1 그룹의 비트 라인(A-BL1)은 제1 페이지 버퍼부(313A)에 인접하여 연속적 으로 배열된 다수의 비트 라인들(BL1a, BL1b, BL1c)로 구성된다. 제2 그룹의 비트 라인(B-BL1)은 제2 페이지 버퍼부(313B)에 인접하여 연속적으로 배열된 다수의 비트 라인들(BL1d, BL1e, BL1f)로 구성된다.
제1 그룹의 비트 라인(A-BL1)은 제1 페이지 버퍼부(313A)에 포함된 제1 상부 페이지 버퍼(A-PB1)에 연결된다. 제2 그룹의 비트 라인(B-BL1)은 제2 페이지 버퍼부(313B)에 포함된 제1 하부 페이지 버퍼(B-PB1)에 연결된다. 즉 동일한 열을 구성하는 다수의 비트 라인들은 제1 및 제2 그룹으로 구분되어 각각 상부 및 하부 페이지 버퍼에 연결된다.
한편, 동일한 열을 구성하는 다수의 비트 라인들은 비트 라인들간 브릿지로 인해 발생하는 불량 셀의 개수를 줄이기 위해 적어도 2개 이상인 것이 바람직하다. 이러한 비트 라인들은 비트 라인 연결부(315)들을 통해 상부 또는 하부 페이지 버퍼에 연결된다. 이 때, 동일한 페이지 버퍼에 연결된 비트 라인 연결부(315)들은 동일한 페이지 버퍼에 연결될 비트 라인들과 동일한 개수로 형성되어 비트 라인과 일대일로 연결되는 것이 바람직하다.
예를 들어, 제1 열의 비트 라인(BL1)은 서로 분리되어 일렬로 배열된 제1 내지 제6 비트 라인(BL1a, BL1b, BL1c, BL1d, BL1e, BL1f)으로 구성될 수 있다. 이 경우, 비트 라인 연결부(315)들은 제1 내지 제6 비트 라인 연결부(315a, 315b, 315c, 315d, 315e, 315f)로 구성된다. 제1 내지 제6 비트 라인 연결부(315a, 315b, 315c, 315d, 315e, 315f)은 제1 내지 제6 비트 라인(BL1a, BL1b, BL1c, BL1d, BL1e, BL1f)에 일대일로 연결된다. 한편, 제1 열의 비트 라인(BL1)을 구성 하는 제1 내지 제6 비트 라인(BL1a, BL1b, BL1c, BL1d, BL1e, BL1f)은 제1 그룹(A-BL1)과 제2 그룹(B-BL1)으로 구분된다. 제1 그룹(A-BL1)에는 제1 내지 제3 비트 라인(BL1a, BL1b, BL1c)이 포함될 수 있고, 제2 그룹(B-BL1)에는 제4 내지 제6 비트 라인(BL1d, BL1e, BL1f)이 포함될 수 있다. 이 때, 제1 내지 제3 비트 라인(BL1a, BL1b, BL1c)은 제1 내지 제3 비트 라인 연결부(315a1, 315b1, 315c1)을 통해 상부 페이지 버퍼(A-PB1)에 연결된다. 제4 내지 제6 비트 라인(BL1d, BL1e, BL1f)은 제4 내지 제6 비트 라인 연결부(315d1, 315e1, 315f1)을 통해 하부 페이지 버퍼(B-PB1)에 연결된다.
한편, 서로 이웃한 비트 라인 연결부들은 절연막을 사이에 두고 절연막의 상부 또는 하부에 교대로 형성된다. 이는 서로 이웃한 비트 라인 연결부가 서로 연결되어 브릿지(bridge)가 발생하는 것을 방지하기 위해서이다. 비트 라인 연결부들의 형성 위치에 대한 상세한 설명은 도 6a 내지 도 6e에서 후술하기로 한다.
상술한 바와 같이 본 발명은 비트 라인을 다수의 열 및 다수의 행으로 분리하여 형성하고, 동일한 열의 비트 라인들이 동일한 페이지 버퍼를 통해 연결되도록 한다. 이에 따라 제조 공정 중 비트 라인들 사이에 브릿지가 발생하더라도 불량이 발생한 비트 라인에 연결된 비트 라인 연결부를 컷팅하여 불량이 발생한 비트 라인에 연결된 셀을 불량셀로 처리할 수 있다. 이 때, 본 발명에서는 불량이 발생한 비트 라인의 메모리 셀을 불량 처리하더라도 불량이 발생한 비트 라인과 동일한 페이지 버퍼에 연결된 다른 비트 라인의 메모리 셀들을 정상적으로 구동시킬 수 있다. 이에 따라 본 발명은 비트 라인 불량으로 인해 불량 처리되는 셀의 개수를 줄 일 수 있다. 그 결과 본 발명은 리던던시 셀을 통해 대체해야 하는 불량 셀의 개수를 줄여서 불량 셀의 리페어 마진을 확보할 수 있다. 또한, 본 발명은 비트 라인 불량을 대체하는 리던던시 셀을 줄일 수 있으므로 칩 크기를 줄일 수 있다.
한편, 본 발명은 동일 열을 구성하는 비트 라인들을 2개의 그룹으로 분할하여 그룹별로 서로 다른 페이지 버퍼에 연결되도록 함으로써 소자의 동작시 센싱 레벨을 낮출 수 있다.
도 5는 본 발명에 따른 불휘발성 메모리 소자의 메모리 셀 어레이 영역에서 비트 라인들의 일부를 나타내는 도면이다. 특히, 도 5에서는 제1 내지 제5 상부 페이지 버퍼에 연결되는 비트 라인들의 일부를 나타내는 도면이다.
도 5를 참조하면, 메모리 셀 어레이는 소스 셀렉트 라인(SSL), 드레인 셀렉트 라인(DSL), 및 소스 셀렉트 라인(SSL)과 드레인 셀렉트 라인(DSL) 사이에 나란하게 배열된 다수의 워드 라인(WL)을 포함한다. 또한 메모리 셀 어레이는 다수의 워드 라인(WL)에 교차하는 열 방향으로 다수의 행으로 분리된 비트 라인들을 포함한다. 예를 들어, 제1 열의 비트 라인은 서로 분리되어 일렬로 배열된 제1 및 제2 비트 라인(BL1a 및 BL1b)을 포함할 수 있다. 이 때, 다른 열의 비트 라인들도 서로 분리되어 일렬로 배열된 제1 및 제2 비트 라인(BL2a 및 BL2b, BL3a 및 BL3b, BL4a 및 BL4b, BL5a 및 BL5b)을 포함한다. 즉, 본원 발명에서 비트 라인들은 다수의 행 및 다수의 열을 포함하는 매트릭스 구조로 분리되어 형성된다.
비트 라인(BL2a, BL2b, BL3a, BL3b, BL4a, BL4b, BL5a, BL5b)과 워드 라인(WL)의 교차부에는 메모리 셀들이 형성된다. 그리고 비트 라인(BL2a, BL2b, BL3a, BL3b, BL4a, BL4b, BL5a, BL5b)과 소스 셀렉트 라인(SSL)의 교차부에는 소스 셀렉트 트랜지스터가 형성되며, 비트 라인(BL2a, BL2b, BL3a, BL3b, BL4a, BL4b, BL5a, BL5b)과 드레인 셀렉트 라인(DSL)의 교차부에는 드레인 셀렉트 트랜지스터가 형성된다.
드레인 셀렉트 트랜지스터 및 소스 셀렉트 트랜지스터 사이에는 다수의 메모리 셀들이 접합 영역을 통해 직렬로 연결되어 하나의 스트링 구조를 구성한다. 이 때 서로 다른 스트링 구조의 메모리 셀들은 워드 라인(WL)들을 통해 연결되고, 서로 다른 스트링 구조의 드레인 셀렉트 트랜지스터들은 드레인 셀렉트 라인(DSL)을 통해 연결되고, 서로 다른 스트링 구조의 소스 셀렉트 트랜지스터들은 소스 셀렉트 라인(SSL)을 통해 연결된다. 그리고 소스 셀렉트 트랜지스터의 소스는 접지 신호가 인가되는 소스 라인(501)에 연결되며, 드레인 셀렉트 트랜지스터의 드레인은 드레인 콘택 플러그(503)를 통해 비트 라인(BL2a, BL2b, BL3a, BL3b, BL4a, BL4b, BL5a, BL5b)과 연결된다.
상술한 스트링 구조는 소스 라인(501)에 병렬로 연결되어 메모리 셀 블록을 구성한다. 메모리 셀 어레이 영역은 다수의 메모리 셀 블록으로 구성된다.
한편, 본 발명에서 다수의 비트 라인(BL2a, BL2b, BL3a, BL3b, BL4a, BL4b, BL5a, BL5b) 중 하나의 비트 라인은 워드 라인(WL)과 교차되는 방향으로 일렬로 배열된 다수의 스트링 구조를 그룹화하여 한 그룹의 스트링 구조에 연결된다. 즉, 본 발명에서 워드 라인(WL)과 교차되는 방향으로 일렬로 배열된 다수의 스트링 구조는 하나의 비트 라인에 접속되는 것이 아니라 다수의 그룹으로 구분되어 그룹별 로 다른 비트 라인에 접속된다. 이에 따라 어느 하나의 비트 라인에 브릿지 등의 불량이 발생하면, 불량이 발생한 비트 라인에 연결된 스트링 구조의 메모리 셀들이 불량 처리된 후, 리던던시 셀로 대체된다. 여기서,워드 라인(WL)과 교차되는 방향으로 일렬로 배열된 다수의 스트링 구조는 하나의 비트 라인을 공유하는 것이 아니므로 불량이 발생할 비트 라인이 아닌 다른 비트 라인에 연결된 스트링 구조의 메모리 셀들은 정상적으로 구동될 수 있다.
한편, 본 발명에서는 하나의 페이지 버퍼에 다수의 스트링 구조에 각각 연결된 비트 라인이 다수 연결되므로, 불량이 발생한 비트 라인의 위치를 종래보다 정확하게 파악할 수 있다.
이하, 도 6a 내지 도 6e를 참조하여, 비트 라인과 비트 라인 연결부의 연결관계에 대해 설명한다.
도 6a 및 도 6e는 도 5에 도시된 선 "I-I'" 방향으로 절취하여 비트 라인과 비트 라인 연결부의 연결관계와, 본 발명에 따른 불휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 6a를 참조하면, 먼저 통상의 공정을 통해 형성된 소스 셀렉트 라인(SSL), 드레인 셀렉트 라인(DSL), 워드 라인(WL)을 포함하는 게이트 패턴이 형성된 반도체 기판(601)이 제공된다.
게이트 패턴은 게이트 절연막(603), 전하 저장막(605), 유전체막(607), 및 컨트롤 게이트막(609)이 적층된 구조로 형성될 수 있다. 한편, 컨트롤 게이트막(609)의 상부에는 게이트 하드 마스크막(611)이 더 적층될 수 있다. 이러한 게 이트 패턴들의 컨트롤 게이트(609)들이 연결되어 소스 셀렉트 라인(SSL), 드레인 셀렉트 라인(DSL) 및 워드 라인(WL)이 된다. 여기서, 소스 셀렉트 라인(SSL), 드레인 셀렉트 라인(DSL) 및 워드 라인(WL)과 교차하는 방향으로 반도체 기판(601)의 활성 영역 및 소자 분리 영역이 정의된다. 소자 분리 영역은 소자 분리막(602)이 형성된 영역이며, 활성 영역은 소자 분리막(602)이 형성되지 않은 영역이다. 이러한 소자 분리 영역 및 활성 영역은 교대로 정의된다.
게이트 패턴이 형성된 반도체 기판(601)이 제공된 후, 게이트 패턴을 마스크로 이용한 이온 주입 공정으로 게이트 패턴 양측의 반도체 기판(601)에 접합 영역을 형성한다. 접합 영역은 워드 라인(WL) 양측의 반도체 기판(601)에 형성된 셀 접합 영역(613C)과, 드레인 셀렉트 라인(DSL) 사이의 반도체 기판(601)에 형성된 드레인 영역(613D)과, 소스 셀렉트 라인(SSL) 사이의 반도체 기판(601)에 형성된 소스 영역(613S)을 포함한다.
이어서, 게이트 패턴을 절연시키기 위해 게이트 패턴을 포함하는 반도체 기판(601)의 상부에 제1 층간 절연막(615)을 형성한다. 제1 층간 절연막(615)은 소스 영역(613S)에 접속되는 소스 라인(501)을 포함할 수 있다. 소스 라인(501)은 소스 영역(613S)이 노출되도록 제1 층간 절연막(615)을 식각하여 소스 콘택홀(617)을 형성한 후, 소스 콘택홀(617) 내부를 도전 물질로 채움으로써 형성할 수 있다.
이 후, 제1 층간 절연막(615)의 상부에 제2 층간 절연막(619)을 형성한다. 제2 층간 절연막(619) 형성 후, 드레인 영역(613D)이 각각 노출될 수 있도록 제2 및 제1 층간 절연막(619, 615)을 식각하여 다수의 드레인 콘택홀(621)을 형성한다. 이 후, 드레인 콘택홀(621) 내부를 제1 도전 물질로 채움으로써 드레인 영역(613D)에 접속된 드레인 콘택 플러그(503)를 형성할 수 있다.
이어서, 드레인 콘택 플러그(503)를 포함하는 제2 층간 절연막(619)의 상부에 제3 층간 절연막(623)을 형성한다. 이 후, 드레인 콘택 플러그(503)들이 노출될 수 있도록 제3 층간 절연막(623)을 식각하여 제1 트렌치들(625)을 형성한다. 제1 트렌치들(625)은 비트 라인들(BL1a, BL1b)이 형성될 영역을 정의하는 패턴으로서, 다수행 및 다수의 열로 구분된 매트릭스 형태로 형성된다. 이 후, 제1 트렌치(625) 내부를 제2 도전 물질로 채움으로써 매트릭스 형태로 배열된 비트 라인들(BL1a, BL1b)이 형성된다. 비트 라인들(BL1a, BL1b)을 워드 라인(WL)등과 나란한 방향 및 교차되는 방향으로 서로 교대로 배열된 홀수번째 비트 라인들 및 짝수번째 비트 라인들로 구분될 수 있다.
상술한 도 6a에서의 공정을 통해 도 5에 도시된 레이아웃의 패턴들이 형성된다.
도 6b를 참조하면, 매트릭스 형태로 배열된 비트 라인들(BL1a, BL1b)을 포함하는 제3 층간 절연막(623)의 상부에 제4 층간 절연막(627)을 형성한다. 이 후, 비트 라인들(BL1a, BL1b)이 각각 노출되도록 제4 층간 절연막(627)을 식각하여 제1 비트 라인 콘택홀(629)들을 형성한다. 제1 비트 라인 콘택홀(629)들은 비트 라인들(BL1a, BL1b)을 일대일로 노출시킨다.
이어서, 제1 비트 라인 콘택홀(629)들 내부를 제3 도전 물질로 채움으로써 비트 라인들(BL1a, BL1b)에 일대일로 접속된 제1 비트 라인 콘택 플러그(631)들이 형성된다.
도 6c를 참조하면, 제1 비트 라인 콘택 플러그(631)들을 포함하는 제4 층간 절연막(627)의 상부에 제5 층간 절연막(631)을 형성한다. 이 후, 제1 비트 라인 콘택 플러그(631)들 중 홀수번째 또는 짝수번째 제1 비트 라인 콘택 플러그가 노출되도록 제4 층간 절연막(627)을 식각하여 다수의 제2 트렌치(633)를 형성한다. 여기서 제2 트렌치(633)들은 서로 분리되어 형성된다. 이 후, 제2 트렌치(633) 내부를 제4 도전물질로 채움으로써 비트 라인 연결부들 중 제1 비트 라인 콘택 플러그(631)를 통해 홀수번째 또는 짝수번째 비트 라인(예를들어, BL1a)에 전기적으로 연결된 비트 라인 연결부(예를 들어, 315a1)들이 형성된다.
도 6d를 참조하면, 비트 라인 연결부(예를 들어, 315a1)를 포함하는 제5 층간 절연막(631)의 상부에 제6 층간 절연막(635)을 형성한다. 이 후, 제2 트렌치(633)들을 통해 노출되지 않은 나머지 제1 비트 라인 콘택 플러그(631)들이 노출되도록 제6 및 제5 층간 절연막(635, 631)을 식각하여 제2 비트 라인 콘택홀(637)들을 형성한다.
이어서, 제2 비트 라인 콘택홀(637)들 내부를 제5 도전 물질로 채움으로써 제1 비트 라인 콘택 플러그(631)에 접속된 제2 비트 라인 콘택 플러그(639)들이 형성된다.
도 6e를 참조하면, 제2 비트 라인 콘택 플러그(639)들을 포함하는 제6 층간 절연막(635)의 상부에 제7 층간 절연막(641)을 형성한다. 제2 비트 라인 콘택 플러그(637)가 노출되도록 제7 층간 절연막(641)을 식각하여 다수의 제3 트렌치(643) 를 형성한다. 여기서 제3 트렌치(643)들은 서로 분리되어 형성된다. 이 후, 제4 트렌치(643) 내부를 제6 도전물질로 채움으로써 제1 및 제2 비트 라인 콘택 플러그(631, 637)를 통해 나머지 비트 라인(예를 들어, BL1b)에 전기적으로 연결된 나머지 비트 라인 연결부들(예를 들어, 315b1)이 형성된다.
이와 같이 본원 발명에서는 서로 이웃한 비트 라인 연결부(315a1, 315b1)들을 층간 절연막(635)을 사이에 두고 층간 절연막(635)의 상하로 형성함으로써 비트 라인 연결부(315a1, 315b1) 간 브릿지를 방지할 수 있다. 또한, 비트 라인 연결부(315a1, 315b1)들을 층간 절연막(635)의 상하로 형성하더라도 비트 라인 연결부(315a1, 315b1)과 비트 라인(BL1a, BL1b)에 연결된 비트 라인 콘택 플러그(631, 639)들을 통해 비트 라인 연결부(315a1, 315b1)과 비트 라인(BL1a, BL1b)을 전기적으로 접속시킬 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래 메모리 셀 어레이 영역과 페이지 버퍼부를 나타내는 도면.
도 2는 종래 메모리 셀 어레이 영역의 일부를 나타내는 도면.
도 3은 본 발명에 따른 불휘발성 메모리 소자를 나타내는 도면.
도 4는 페이지 버퍼와 비트 라인의 연결관계를 설명하기 위한 도면.
도 5는 본 발명에 따른 비트 라인들의 일부를 나타내는 도면.
도 6a 및 도 6e는 도 5에 도시된 선 "I-I'" 방향으로 절취하여 비트 라인과 비트 라인 연결부의 연결관계와, 본 발명에 따른 불휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들.
<도면의 주요 부분에 대한 부호의 설명>
A-PB1 내지 A-PBn : 상부 페이지버퍼 A-BL1 : 제1 그룹 비트 라인들
B-PB1 내지 B-PBn : 하부 페이지버퍼 B-BL1 : 제2 그룹 비트 라인들
WL : 워드 라인 SSL : 소스 셀렉트 라인
DSL : 드레인 셀렉트 라인 313 : 페이지 버퍼부
315 : 비트 라인 연결부 613D : 드레인 영역
613S : 소스 영역 501 : 소스 라인
615, 619, 623, 627, 631, 635, 641 : 층간 절연막
503 : 드레인 콘택 플러그 625, 633, 643 : 트렌치
629, 637 : 비트 라인 콘택홀 631, 639 : 비트 라인 콘택 플러그

Claims (16)

  1. 직렬로 연결된 메모리 셀들로 구성된 스트링 구조들;
    다수의 행 및 다수의 열을 포함하는 매트릭스 구조로 형성되어 상기 스트링 구조들에 연결되는 다수의 비트 라인; 및
    상기 다수의 비트 라인에 일대일로 연결된 다수의 비트 라인 연결부; 및
    상기 비트 라인 연결부를 통해 상기 비트 라인에 연결되는 페이지 버퍼부를 포함하는 불휘발성 메모리 소자.
  2. 제 1 항에 있어서,
    페이지 버퍼부는 다수의 페이지 버퍼를 포함하고,
    상기 다수의 비트 라인들 중 동일한 열을 구성하는 비트 라인들은 상기 다수의 페이지 버퍼 중 동일한 페이지 버퍼에 연결되는 불휘발성 메모리 소자.
  3. 제 1 항에 있어서,
    상기 다수의 비트 라인들 중 동일한 열을 구성하는 비트 라인들은 연속적으로 배열된 제1 그룹의 비트 라인들 및 연속적으로 배열된 제2 그룹의 비트 라인들을 포함하는 불휘발성 메모리 소자.
  4. 제 3 항에 있어서,
    상기 페이지 버퍼부는
    상기 제1 그룹의 비트 라인들에 연결된 상부 페이지 버퍼; 및
    상기 제2 그룹의 비트 라인들에 연결된 하부 페이지 버퍼를 포함하는 불휘발성 메모리 소자.
  5. 반도체 기판의 상부에 형성되며, 소스 셀렉트 라인, 드레인 셀렉트 라인, 상기 소스 및 드레인 셀렉트 라인 사이에 형성된 워드 라인들을 포함하는 게이트 패턴;
    상기 드레인 셀렉트 라인들 사이의 상기 반도체 기판에 형성된 드레인 영역들;
    상기 드레인 영역들에 접속된 드레인 콘택 플러그들;
    상기 드레인 콘택 플러그들에 접속되며, 서로 교대로 배열된 홀수번째 비트 라인들 및 짝수번째 비트 라인들을 포함하는 비트 라인들;
    상기 홀수번째 비트 라인 및 상기 짝수번째 비트 라인들에 접속된 제1 비트 라인 콘택 플러그들;
    상기 제1 비트 라인 콘택 플러그들 중 상기 홀수번째 또는 짝수번째 비트 라인들에 접속된 제1 비트 라인 콘택 플러그들에 접속된 제1 비트 라인 연결부들;
    나머지 제1 비트 라인 콘택 플러그들에 접속된 제2 비트 라인 콘택 플러그들; 및
    상기 제2 비트 라인 콘택 플러그들에 접속된 제2 비트 라인 연결부들을 포함 하는 불휘발성 메모리 소자.
  6. 제 5 항에 있어서,
    상기 소스 셀렉트 라인들 사이의 상기 반도체 기판에 형성된 소스 영역;
    상기 게이트 패턴을 덮도록 상기 반도체 기판의 상부에 형성되며, 상기 소스 영역을 노출시키는 소스 콘택홀을 포함하는 제1 층간 절연막; 및
    상기 소스 콘택홀에 형성된 소스 라인을 포함하는 불휘발성 메모리 소자.
  7. 제 5 항에 있어서,
    상기 드레인 콘택 플러그들을 포함하여 상기 반도체 기판상에 형성된 제2 층간 절연막;
    상기 비트 라인들을 포함하여 상기 제2 층간 절연막 상에 형성된 제3 층간 절연막;
    상기 제1 비트 라인 콘택 플러그들을 포함하여 상기 제3 층간 절연막 상에 형성된 제4 층간 절연막;
    상기 제1 비트 라인 연결부들을 포함하여 상기 제4 층간 절연막 상에 형성된 제5 층간 절연막;
    상기 제2 비트 라인 콘택 플러그들을 포함하여 제5 층간 절연막 상에 형성된 제6 층간 절연막; 및
    상기 제2 비트 라인 연결부들을 포함하여 상기 제6 층간 절연막 상에 형성된 제7 층간 절연막을 포함하는 불휘발성 메모리 소자.
  8. 제 7 항에 있어서,
    상기 제2 비트 라인 콘택 플러그들은 상기 제5 층간 절연막을 관통하여 상기 제1 비트 라인 콘택 플러그에 접속되는 불휘발성 메모리 소자.
  9. 반도체 기판의 상부에 소스 셀렉트 라인, 드레인 셀렉트 라인, 상기 소스 및 드레인 셀렉트 라인 사이에 배치된 워드 라인들을 포함하는 게이트 패턴을 형성하는 단계;
    상기 드레인 셀렉트 라인들 사이의 상기 반도체 기판에 드레인 영역들을 형성하는 단계;
    상기 드레인 영역들에 접속된 드레인 콘택 플러그들을 형성하는 단계;
    상기 드레인 콘택 플러그들에 접속되며, 서로 교대로 배열된 홀수번째 비트 라인들 및 짝수번째 비트 라인들을 포함하는 비트 라인들을 형성하는 단계;
    상기 홀수번째 비트 라인 및 상기 짝수번째 비트 라인들에 접속된 제1 비트 라인 콘택 플러그들을 형성하는 단계;
    상기 제1 비트 라인 콘택 플러그들 중 상기 홀수번째 또는 짝수번째 비트 라인들에 접속된 제1 비트 라인 콘택 플러그들에 접속된 제1 비트 라인 연결부들을 형성하는 단계;
    나머지 제1 비트 라인 콘택 플러그들에 접속된 제2 비트 라인 콘택 플러그들 을 형성하는 단계; 및
    상기 제2 비트 라인 콘택 플러그들에 접속된 제2 비트 라인 연결부들을 형성하는 단계를 포함하는 불휘발성 메모리 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 드레인 영역을 형성하는 단계에서 상기 소스 셀렉트 라인들 사이의 상기 반도체 기판에 소스 영역이 형성되고,
    상기 드레인 영역을 형성하는 단계 이후, 상기 게이트 패턴을 덮도록 상기 반도체 기판의 상부에 상기 소스 영역을 노출시키는 소스 콘택홀을 포함하는 제1 층간 절연막을 형성하는 단계; 및
    상기 소스 콘택홀에 소스 라인을 형성하는 단계를 더 포함하는 불휘발성 메모리 소자의 제조방법.
  11. 제 9 항에 있어서,
    상기 드레인 콘택 플러그들을 형성하는 단계는
    상기 반도체 기판상에 상기 드레인 영역들을 노출시키는 드레인 콘택홀들을 포함하는 제2 층간 절연막을 형성하는 단계; 및
    상기 드레인 콘택홀들 내부를 제1 도전물질로 매립하는 단계를 포함하는 불휘발성 메모리 소자의 제조방법.
  12. 제 11 항에 있어서,
    상기 비트 라인들을 형성하는 단계는
    상기 드레인 콘택 플러그들을 포함하는 상기 제2 층간 절연막의 상에 상기 드레인 콘택 플러그들을 노출시키는 제1 트렌치들을 포함하는 제3 층간 절연막을 형성하는 단계; 및
    상기 제1 트렌치들 내부를 제2 도전물질로 매립하는 단계를 포함하는 불휘발성 메모리 소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 제1 비트 라인 콘택 플러그들을 형성하는 단계는
    상기 비트 라인들을 포함하는 상기 제3 층간 절연막 상에 상기 홀수번째 비트 라인 및 상기 짝수번째 비트 라인들을 노출시키는 제1 비트 라인 콘택홀들을 포함하는 제4 층간 절연막을 형성하는 단계; 및
    상기 제1 비트 라인 콘택홀들 내부를 제3 도전물질로 매립하는 단계를 포함하는 불휘발성 메모리 소자의 제조방법,
  14. 제 13 항에 있어서,
    상기 제1 비트 라인 연결부들을 형성하는 단계는
    상기 제1 비트 라인 콘택 플러그들을 포함하는 상기 제4 층간 절연막 상에 제5 층간 절연막을 형성하는 단계;
    상기 제5 층간 절연막을 식각하여 상기 제1 비트 라인 콘택 플러그들 중 상기 홀수번째 또는 짝수번째 비트 라인들에 접속된 제1 비트 라인 콘택 플러그들을 노출시키는 제2 트렌치들을 형성하는 단계; 및
    상기 제2 트렌치들 내부를 제4 도전물질로 매립하는 단계를 포함하는 불휘발성 메모리 소자의 제조방법.
  15. 제 14 항에 있어서,
    상기 제2 비트 라인 콘택 플러그들을 형성하는 단계는
    상기 제5 층간 절연막 상에 제6 층간 절연막을 형성하는 단계;
    상기 제6 및 제5 층간 절연막을 식각하여 상기 나머지 제1 비트 라인 콘택 플러그들을 노출시는 제2 비트 라인 콘택홀들을 형성하는 단계; 및
    상기 제2 비트 라인 콘택홀들 내부를 제5 도전물질로 매립하는 단계를 포함하는 불휘발성 메모리 소자의 제조방법.
  16. 제 15 항에 있어서,
    상기 제2 비트 라인 연결부들을 형성하는 단계는
    상기 제2 비트 라인 콘택 플러그들을 포함하여 제6 층간 절연막 상에 상기 제2 비트 라인 콘택 플러그들을 노출시키는 제2 비트 라인 콘택홀들을 포함하는 제7 층간 절연막을 형성하는 단계; 및
    상기 제2 비트 라인 콘택홀들 내부를 제6 도전물질로 매립하는 단계를 포함 하는 불휘발성 메모리 소자의 제조방법.
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