JP3009109B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP3009109B2 JP3009109B2 JP1289118A JP28911889A JP3009109B2 JP 3009109 B2 JP3009109 B2 JP 3009109B2 JP 1289118 A JP1289118 A JP 1289118A JP 28911889 A JP28911889 A JP 28911889A JP 3009109 B2 JP3009109 B2 JP 3009109B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
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Description
【発明の詳細な説明】 〔概要〕 外部電源電圧を降圧して内部電源電圧とする半導体集
積回路に関し、 大電流を消費する回路が動作した場合の内部電源の電
圧変動を効果的に抑制することを目的とし、 外部電源電圧が印加される電源パッドと、該電源パッ
ドに接続された電源配線と、複数の回路ブロックと、各
回路ブロックに対して設けられ、前記電源配線の電圧を
降圧した内部電源電圧を該回路ブロックに供給する複数
の電圧降圧手段を備え、各電圧降圧手段は、前記電源配
線と前記回路ブロックの間に接続されたMOSトランジス
タを含み、電圧降圧動作の際、該各MOSトランジスタの
ゲートに、前記電源配線とは独立の配線を介して前記電
源パッドの電位を印加し、前記電圧降圧手段と前記回路
ブロックとの接続点に前記ゲートの電位に基づいた電圧
を生成するように構成したことを特徴とする。
積回路に関し、 大電流を消費する回路が動作した場合の内部電源の電
圧変動を効果的に抑制することを目的とし、 外部電源電圧が印加される電源パッドと、該電源パッ
ドに接続された電源配線と、複数の回路ブロックと、各
回路ブロックに対して設けられ、前記電源配線の電圧を
降圧した内部電源電圧を該回路ブロックに供給する複数
の電圧降圧手段を備え、各電圧降圧手段は、前記電源配
線と前記回路ブロックの間に接続されたMOSトランジス
タを含み、電圧降圧動作の際、該各MOSトランジスタの
ゲートに、前記電源配線とは独立の配線を介して前記電
源パッドの電位を印加し、前記電圧降圧手段と前記回路
ブロックとの接続点に前記ゲートの電位に基づいた電圧
を生成するように構成したことを特徴とする。
また、外部電源電圧が印加される電源パッドと、該電
源パッドに接続された電源配線と、複数の回路ブロック
と、各回路ブロックに対して設けられ、前記電源配線の
電圧を降圧した内部電源電圧を該回路ブロックに供給す
る複数の電圧降圧手段を備え、各電圧降圧手段は、前記
電源配線と前記回路ブロックの間に接続されたMOSトラ
ンジスタを含み、電圧降圧動作の際、個別選択信号に応
答して、該各MOSトランジスタのゲートに、前記電源配
線と前記電圧降圧手段との接続点の電位とは実質的に独
立した電位を印加し、前記電圧降圧手段と前記回路ブロ
ックとの接続点に前記ゲートの電位に基づいた電圧を生
成するように構成したことを特徴とする。
源パッドに接続された電源配線と、複数の回路ブロック
と、各回路ブロックに対して設けられ、前記電源配線の
電圧を降圧した内部電源電圧を該回路ブロックに供給す
る複数の電圧降圧手段を備え、各電圧降圧手段は、前記
電源配線と前記回路ブロックの間に接続されたMOSトラ
ンジスタを含み、電圧降圧動作の際、個別選択信号に応
答して、該各MOSトランジスタのゲートに、前記電源配
線と前記電圧降圧手段との接続点の電位とは実質的に独
立した電位を印加し、前記電圧降圧手段と前記回路ブロ
ックとの接続点に前記ゲートの電位に基づいた電圧を生
成するように構成したことを特徴とする。
本発明は、半導体集積回路に関し、特に、外部電源電
圧を降圧して内部電源電圧とする半導体集積回路に関す
る。
圧を降圧して内部電源電圧とする半導体集積回路に関す
る。
一般に、半導体素子を微細化していくと、半導体集積
回路の集積度が向上するので好ましいが、反面で、耐圧
が不足したりホットエレクトロンの影響を受けやすくな
ったりする不具合を招きやすい。
回路の集積度が向上するので好ましいが、反面で、耐圧
が不足したりホットエレクトロンの影響を受けやすくな
ったりする不具合を招きやすい。
こうした不具合の対策としては、半導体素子に供給す
る電源電圧を低電圧化し、素子各部の電源強度を小さく
する対策が有効である。例えば、酸化膜電界強度を低下
することにより、酸化膜経時破壊を防止できる。また、
チャネル電界強度を低下することにより、ホットエレク
トロンの発生を抑えて、酸化膜中へのホットエレクトロ
ン注入量を低減でき、いわゆるホットエレクトロン不安
定性（具体的にはしきい値Vthの変動やコンダクタンス
の劣化）を防止できる。
る電源電圧を低電圧化し、素子各部の電源強度を小さく
する対策が有効である。例えば、酸化膜電界強度を低下
することにより、酸化膜経時破壊を防止できる。また、
チャネル電界強度を低下することにより、ホットエレク
トロンの発生を抑えて、酸化膜中へのホットエレクトロ
ン注入量を低減でき、いわゆるホットエレクトロン不安
定性（具体的にはしきい値Vthの変動やコンダクタンス
の劣化）を防止できる。
このように、電源電圧を低電圧化すれば、微細化素子
の諸問題を解決できるのであるが、専用の外部電源を用
意するのはシステムを複雑化したり、専用電源線を要し
たりするので好ましくない。そこで、半導体集積回路の
内部で外部電源電圧を降圧し、低電圧の内部電源電圧を
作ることが行われている。
の諸問題を解決できるのであるが、専用の外部電源を用
意するのはシステムを複雑化したり、専用電源線を要し
たりするので好ましくない。そこで、半導体集積回路の
内部で外部電源電圧を降圧し、低電圧の内部電源電圧を
作ることが行われている。
第６図において、Ａは電圧降圧回路、C11〜C1nは複数
の半導体回路である。電圧降圧回路Ａは、VCCPADに加え
られた外部電源電圧（他の半導体集積回路にも加えられ
る共通の電源電圧で例えば＋5V）を、所定電圧に降圧し
た内部電源電圧VINTを作る。所定電圧への降圧はMOSト
ランジスタのチャネル抵抗を利用して行う。
の半導体回路である。電圧降圧回路Ａは、VCCPADに加え
られた外部電源電圧（他の半導体集積回路にも加えられ
る共通の電源電圧で例えば＋5V）を、所定電圧に降圧し
た内部電源電圧VINTを作る。所定電圧への降圧はMOSト
ランジスタのチャネル抵抗を利用して行う。
ここで、所定電圧とは、複数の内部回路C11〜C1nを構
成する微細化半導体素子（例えばMOSトランジスタ）の
動作に必要な電圧であって、かつ、耐圧やホットエレク
トロンを回避するのに有効な低電圧である。
成する微細化半導体素子（例えばMOSトランジスタ）の
動作に必要な電圧であって、かつ、耐圧やホットエレク
トロンを回避するのに有効な低電圧である。
しかしながら、このような従来の半導体集積回路にあ
っては、複数の内部回路C11〜C1nで、１つの内部電源電
圧VINTを共有しているため、例えば、C11〜C1nの中で特
に大電流を消費する回路の動作時に、VINTの電位が瞬間
的に降下し、この影響で他の回路が誤動作する恐れがあ
る。
っては、複数の内部回路C11〜C1nで、１つの内部電源電
圧VINTを共有しているため、例えば、C11〜C1nの中で特
に大電流を消費する回路の動作時に、VINTの電位が瞬間
的に降下し、この影響で他の回路が誤動作する恐れがあ
る。
そこで、内部電源電圧VINTの電圧降下を検出する回路
を備え、電圧降下の検出時に比較的に大きな電流を供給
して内部電源の変動を抑えることも行われているが、実
際の電圧降下発生時点から、電流が供給されるまでの間
には、ある程度の応答遅れが生じることが避けられず、
したがって、内部電源電圧VINTの瞬間的な電圧降下を効
果的に抑制するといった面で充分なものではなかった。
を備え、電圧降下の検出時に比較的に大きな電流を供給
して内部電源の変動を抑えることも行われているが、実
際の電圧降下発生時点から、電流が供給されるまでの間
には、ある程度の応答遅れが生じることが避けられず、
したがって、内部電源電圧VINTの瞬間的な電圧降下を効
果的に抑制するといった面で充分なものではなかった。
そこで、本発明は、大電流を消費する回路が動作した
場合の内部電源電圧の電圧変動を効果的に抑制すること
を目的としている。
場合の内部電源電圧の電圧変動を効果的に抑制すること
を目的としている。
本発明は、上記目的を達成するために、外部電源電圧
が印加される電源パッドと、該電源パッドに接続された
電源配線と、複数の回路ブロックと、各回路ブロックに
対して設けられ、前記電源配線の電圧を降圧した内部電
源電圧を該回路ブロックに供給する複数の電圧降圧手段
を備え、各電圧降圧手段は、前記電源配線と前記回路ブ
ロックの間に接続されたMOSトランジスタを含み、電圧
降圧動作の際、該各MOSトランジスタのゲートに、前記
電源配線とは独立の配線を介して前記電源パッドの電位
を印加し、前記電圧降圧手段と前記回路ブロックとの接
続点に前記ゲートの電位に基づいた電圧を生成するよう
に構成したことを特徴とする。
が印加される電源パッドと、該電源パッドに接続された
電源配線と、複数の回路ブロックと、各回路ブロックに
対して設けられ、前記電源配線の電圧を降圧した内部電
源電圧を該回路ブロックに供給する複数の電圧降圧手段
を備え、各電圧降圧手段は、前記電源配線と前記回路ブ
ロックの間に接続されたMOSトランジスタを含み、電圧
降圧動作の際、該各MOSトランジスタのゲートに、前記
電源配線とは独立の配線を介して前記電源パッドの電位
を印加し、前記電圧降圧手段と前記回路ブロックとの接
続点に前記ゲートの電位に基づいた電圧を生成するよう
に構成したことを特徴とする。
また、外部電源電圧が印加される電源パッドと、該電
源パッドに接続された電源配線と、複数の回路ブロック
と、各回路ブロックに対して設けられ、前記電源配線の
電圧を降圧した内部電源電圧を該回路ブロックに供給す
る複数の電圧降圧手段を備え、各電圧降圧手段は、前記
電源配線と前記回路ブロックの間に接続されたMOSトラ
ンジスタを含み、電圧降圧動作の際、個別選択信号に応
答して、該各MOSトランジスタのゲートに、前記電源配
線と前記電圧降圧手段との接続点の電位とは実質的に独
立した電位を印加し、前記電圧降圧手段と前記回路ブロ
ックとの接続点に前記ゲートの電位に基づいた電圧を生
成するように構成したことを特徴とする。
源パッドに接続された電源配線と、複数の回路ブロック
と、各回路ブロックに対して設けられ、前記電源配線の
電圧を降圧した内部電源電圧を該回路ブロックに供給す
る複数の電圧降圧手段を備え、各電圧降圧手段は、前記
電源配線と前記回路ブロックの間に接続されたMOSトラ
ンジスタを含み、電圧降圧動作の際、個別選択信号に応
答して、該各MOSトランジスタのゲートに、前記電源配
線と前記電圧降圧手段との接続点の電位とは実質的に独
立した電位を印加し、前記電圧降圧手段と前記回路ブロ
ックとの接続点に前記ゲートの電位に基づいた電圧を生
成するように構成したことを特徴とする。
本発明では、いくつかの半導体回路ごとに専用の内部
電源電圧が作られ、１つの内部電源電圧に変動が発生し
た際の他の内部電源電圧への影響が回避される。
電源電圧が作られ、１つの内部電源電圧に変動が発生し
た際の他の内部電源電圧への影響が回避される。
以下、本発明を図面に基づいて説明する。
第１図は本発明に係る半導体集積回路の第１実施例を
示す図である。
示す図である。
第１図において、10は外部電源用のVCCPAD、A1〜Anは
電圧降圧手段で、電圧降圧手段A1〜Anは、複数の半導体
内部回路（半導体回路ブロック）C11〜C1nごとに設けら
れ、VCCPADに加えられた外部電源電圧VCCを例えばMOSト
ランジスタのチャネル抵抗を利用して所定電圧に降圧
し、それぞれVINT1〜VINTnの内部電源電圧を作る。
電圧降圧手段で、電圧降圧手段A1〜Anは、複数の半導体
内部回路（半導体回路ブロック）C11〜C1nごとに設けら
れ、VCCPADに加えられた外部電源電圧VCCを例えばMOSト
ランジスタのチャネル抵抗を利用して所定電圧に降圧
し、それぞれVINT1〜VINTnの内部電源電圧を作る。
ここで、複数の半導体内部回路C11〜C1nとは、半導体
集積回路に形成された各々の機能ブロックであり、例え
ば、DRAMでは、クロックジェネレータやメモリセルアレ
イ（センスアンプを含む）などの機能ブロックをC11〜C
1nとする。本実施例では、便宜上C11をメモリセルアレ
イとし、C12……C1nを他の半導体回路（例えば、クロッ
クジェネレータなど）とする。
集積回路に形成された各々の機能ブロックであり、例え
ば、DRAMでは、クロックジェネレータやメモリセルアレ
イ（センスアンプを含む）などの機能ブロックをC11〜C
1nとする。本実施例では、便宜上C11をメモリセルアレ
イとし、C12……C1nを他の半導体回路（例えば、クロッ
クジェネレータなど）とする。
一般に、DRAMでは、センスアンプを含むメモリセルア
レイの動作電流がきわめて大きく、したがって、C
11（メモリセルアレイ）動作時には、A1を流れる電流が
増大して、VINT1に瞬間的な電圧降下が発生するが、本
実施例では、このVINT1と他の回路C12……C1nの内部電
源電圧VINT2……VINTnとを分けているので、VINT1に電
圧降下が発生した場合でも、他のVINT2……VINTnの電圧
降下を抑制することができる。
レイの動作電流がきわめて大きく、したがって、C
11（メモリセルアレイ）動作時には、A1を流れる電流が
増大して、VINT1に瞬間的な電圧降下が発生するが、本
実施例では、このVINT1と他の回路C12……C1nの内部電
源電圧VINT2……VINTnとを分けているので、VINT1に電
圧降下が発生した場合でも、他のVINT2……VINTnの電圧
降下を抑制することができる。
第２〜５図は本発明に係る半導体集積回路の第２実施
例を示す図である。
例を示す図である。
第２図において、複数の半導体内部回路（半導体回路
ブロック）C11……C1nごとに設けられた電圧降圧手段A
11〜A1nは、それぞれMOSトランジスタ（以下、単にTRと
略す）を有し、各TRのソースを第１の共通線L1を介して
VCCPADに接続し、また、各TRのゲートを第２の共通線L2
を介してVCCPADに接続して構成する。なお、L1中に記載
の抵抗R1〜Rnは、VCCPADと各TRソース間に介在する配線
抵抗を表している。
ブロック）C11……C1nごとに設けられた電圧降圧手段A
11〜A1nは、それぞれMOSトランジスタ（以下、単にTRと
略す）を有し、各TRのソースを第１の共通線L1を介して
VCCPADに接続し、また、各TRのゲートを第２の共通線L2
を介してVCCPADに接続して構成する。なお、L1中に記載
の抵抗R1〜Rnは、VCCPADと各TRソース間に介在する配線
抵抗を表している。
このような構成によると、次のような作用効果が得ら
れる。
れる。
すなわち、チップ上にレイアウトしたいくつかの半導
体回路に、１つのVCCPADから電源を供給する場合を考え
ると、上記レイアウトは第３図に示すように、平面的な
２次元配置であるから、１つのVCCPADと各半導体回路と
の間の配線長が異なり、したがって配線抵抗も異なる。
このことを模式的に表現したものが第２図中のR1〜Rnで
ある。
体回路に、１つのVCCPADから電源を供給する場合を考え
ると、上記レイアウトは第３図に示すように、平面的な
２次元配置であるから、１つのVCCPADと各半導体回路と
の間の配線長が異なり、したがって配線抵抗も異なる。
このことを模式的に表現したものが第２図中のR1〜Rnで
ある。
今、L1最終端のC1nにImAの電流を流すと、L1の各ノー
ドN1……Nnの電位VN1、VN2、VNnは次の各式で表され
る。
ドN1……Nnの電位VN1、VN2、VNnは次の各式で表され
る。
上記のVR1、VR2……VRnはImAとR1（またはR2……Rn）
の積値として与えられ、したがって１つの半導体回路
（C1n）に大電流（ImA）が流れ込むと、これによって、
他の半導体回路C11、C12……がVR1、VR2……分の電圧降
下の影響を受けることになる。
の積値として与えられ、したがって１つの半導体回路
（C1n）に大電流（ImA）が流れ込むと、これによって、
他の半導体回路C11、C12……がVR1、VR2……分の電圧降
下の影響を受けることになる。
しかし、本実施例では、各ノードN1……Nnに接続する
複数のMOSトランジスタのゲートを、L1とは別の専用配
線L2によってVCCPADに接続したので、 （ｉ）MOSトランジスタがゲート電流はきわめて微小
（ほとんどゼロと言っても差し支えない）であるから、
各MOSトランジスタのゲート電位をほぼVCC電位とするこ
とができ、 （ii）したがって、ノードN1……Nnに電圧降下が発生し
たとしても、C11……C1nに供給する内部電源電圧VINT1
……VINTnをVCCからMOSトランジスタのしきい値Vth分だ
け低下した一定電位とすることができ、 （iii）L1の配線抵抗R1……Rnによる電圧降下の影響を
効果的に回避することができる。すなわち、第４図にお
いて、VCC電位から電圧降圧手段のTRのしきい値Vth分だ
け低い電圧で与えられた、例えば半導体回路C12の内部
電源電圧VINT2は、仮に、時間t1でノードN2の電位VN2が
ΔVN2だけ減少したとしても、電圧降圧手段のTRのゲー
ト電位が専用配線L2によってほぼVCCに保たれているの
で、上記ΔVN2の影響を受けることはなく、あるいは受
けたとしてもその程度はわずかとなり、ほぼ一定の電位
（VCC−Vth）を維持することができる。ちなみに、第４
図中の破線は、TRのゲート−ソースを共通にして同一の
ノードに接続した場合の好ましくない電圧波形であり、
ノードの電圧変動によって内部電源電圧VINT2が大きく
変動している。
複数のMOSトランジスタのゲートを、L1とは別の専用配
線L2によってVCCPADに接続したので、 （ｉ）MOSトランジスタがゲート電流はきわめて微小
（ほとんどゼロと言っても差し支えない）であるから、
各MOSトランジスタのゲート電位をほぼVCC電位とするこ
とができ、 （ii）したがって、ノードN1……Nnに電圧降下が発生し
たとしても、C11……C1nに供給する内部電源電圧VINT1
……VINTnをVCCからMOSトランジスタのしきい値Vth分だ
け低下した一定電位とすることができ、 （iii）L1の配線抵抗R1……Rnによる電圧降下の影響を
効果的に回避することができる。すなわち、第４図にお
いて、VCC電位から電圧降圧手段のTRのしきい値Vth分だ
け低い電圧で与えられた、例えば半導体回路C12の内部
電源電圧VINT2は、仮に、時間t1でノードN2の電位VN2が
ΔVN2だけ減少したとしても、電圧降圧手段のTRのゲー
ト電位が専用配線L2によってほぼVCCに保たれているの
で、上記ΔVN2の影響を受けることはなく、あるいは受
けたとしてもその程度はわずかとなり、ほぼ一定の電位
（VCC−Vth）を維持することができる。ちなみに、第４
図中の破線は、TRのゲート−ソースを共通にして同一の
ノードに接続した場合の好ましくない電圧波形であり、
ノードの電圧変動によって内部電源電圧VINT2が大きく
変動している。
第５図は上記第２実施例の変形態様を示す図であり、
第４図と同一構成部分には同一符号を付して説明を省略
する。この実施例では、 電圧降圧手段A11〜A1nを構成する各MOSトランジスタ（T
R）のゲートに、アンドゲートG1、G2……Gnを介してL2
を接続している。
第４図と同一構成部分には同一符号を付して説明を省略
する。この実施例では、 電圧降圧手段A11〜A1nを構成する各MOSトランジスタ（T
R）のゲートに、アンドゲートG1、G2……Gnを介してL2
を接続している。
すなわち、個別選択信号S1……Snによって、G1……Gn
の何れか（例えばG2）を動作させれば、動作中のアンド
ゲートG2を介して第５図中矢印ａで示すようにL2とTRの
ゲートとが接続されるので、TRのゲート電位をほぼVCC
に保つことができ、上記第２実施例と同様な効果が得ら
れる。さらに、この実施例では、個別選択信号S1〜Snに
よって、各半導体回路C11〜C1nへの電源供給をオン／オ
フできるので、例えば、メモリセルアレイを複数のブロ
ックに分割し、非動作ブロックの電源供給をオフにして
低電力化を図るタイプの半導体集積回路に適用すると好
ましい。
の何れか（例えばG2）を動作させれば、動作中のアンド
ゲートG2を介して第５図中矢印ａで示すようにL2とTRの
ゲートとが接続されるので、TRのゲート電位をほぼVCC
に保つことができ、上記第２実施例と同様な効果が得ら
れる。さらに、この実施例では、個別選択信号S1〜Snに
よって、各半導体回路C11〜C1nへの電源供給をオン／オ
フできるので、例えば、メモリセルアレイを複数のブロ
ックに分割し、非動作ブロックの電源供給をオフにして
低電力化を図るタイプの半導体集積回路に適用すると好
ましい。
本発明によれば、複数の半導体回路ごとに専用の内部
電源電圧を得ることができ、１つの内部電源電圧の変動
を他の内部電源電圧に影響させないようにすることがで
きる。
電源電圧を得ることができ、１つの内部電源電圧の変動
を他の内部電源電圧に影響させないようにすることがで
きる。
第１図は本発明に係る半導体集積回路の第１実施例を示
すその構成図、 第２〜５図は本発明に係る半導体集積回路の第２実施例
を示す図であり、 第２図はその構成図、 第３図はその複数の半導体回路のチップ上のレイアウト
図、 第４図はその内部電源の安定状態を説明する波形図、 第５図はその変形態様を示す構成図、 第６図は従来の半導体集積回路を示すその構成図であ
る。 10……VCCPAD（外部電源用パッド）、 A1〜An……電圧降圧手段、 A11〜A1n……電圧降圧手段、 C11〜C1n……半導体回路、 L1……第１の共通線、 L2……第２の共通線。
すその構成図、 第２〜５図は本発明に係る半導体集積回路の第２実施例
を示す図であり、 第２図はその構成図、 第３図はその複数の半導体回路のチップ上のレイアウト
図、 第４図はその内部電源の安定状態を説明する波形図、 第５図はその変形態様を示す構成図、 第６図は従来の半導体集積回路を示すその構成図であ
る。 10……VCCPAD（外部電源用パッド）、 A1〜An……電圧降圧手段、 A11〜A1n……電圧降圧手段、 C11〜C1n……半導体回路、 L1……第１の共通線、 L2……第２の共通線。
フロントページの続き (72)発明者 加藤 好治 愛知県春日井市高蔵寺町２丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 野村 英則 愛知県春日井市高蔵寺町２丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (56)参考文献 特開 昭59−43421（ＪＰ，Ａ) 特開 昭62−73755（ＪＰ，Ａ)
Claims (2)
- 【請求項１】外部電源電圧が印加される電源パッドと、 該電源パッドに接続された電源配線と、 複数の回路ブロックと、 各回路ブロックに対して設けられ、前記電源配線の電圧
を降圧した内部電源電圧を該回路ブロックに供給する複
数の電圧降圧手段を備え、 各電圧降圧手段は、前記電源配線と前記回路ブロックの
間に接続されたMOSトランジスタを含み、電圧降圧動作
の際、該各MOSトランジスタのゲートに、前記電源配線
とは独立の配線を介して前記電源パッドの電位を印加
し、前記電圧降圧手段と前記回路ブロックとの接続点に
前記ゲートの電位に基づいた電圧を生成するように構成
したことを特徴とする半導体集積回路。 - 【請求項２】外部電源電圧が印加される電源パッドと、 該電源パッドに接続された電源配線と、 複数の回路ブロックと、 各回路ブロックに対して設けられ、前記電源配線の電圧
を降圧した内部電源電圧を該回路ブロックに供給する複
数の電圧降圧手段を備え、 各電圧降圧手段は、前記電源配線と前記回路ブロックの
間に接続されたMOSトランジスタを含み、電圧降圧動作
の際、個別選択信号に応答して、該各MOSトランジスタ
のゲートに、前記電源配線と前記電圧降圧手段との接続
点の電位とは実質的に独立した電位を印加し、前記電圧
降圧手段と前記回路ブロックとの接続点に前記ゲートの
電位に基づいた電圧を生成するように構成したことを特
徴とする半導体集積回路。
Priority Applications (5)
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|---|---|---|---|
| JP1289118A JP3009109B2 (ja) | 1989-11-07 | 1989-11-07 | 半導体集積回路 |
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|---|---|---|---|
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