JPH03149867A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕− 外部電源電圧を降圧して内部電源電圧とする半導体集積
回路に関し、 大電流を消費する回路が動作した場合の内部電源の電圧
変動を効果的に抑制することを目的とし、 チップ外部から供給された外部電源電圧を降圧して内部
電源電圧としてチップ内部に供給する電圧降圧手段を複
数備え、該電圧降圧手段が半導体回路ブロックごとに設
けられていること−パを特徴とする特 ＊産業上の利用分野〕 本発明は、半導体集積回路に関し、特に、外部電源電圧
を降圧して内部電源電圧とする半導体集積回路に関する
。

一般に、半導体素子を微細化していくと、半導体集積回
路の集積度が向上するので好ましいが、反面で、耐圧が
不足したりホットエレクトロンの影響を受けやすくなっ
たりする不具合を招きやすい。

こうした不具合の対策としては、半導体素子に供給する
電源電圧を低電圧化し、素子各部の電界強度を小さくす
る対策が有効である。例えば、酸化膜電界強度を低下す
ることにより、酸化股経時破壊を防止できる。また、チ
ャネル電界強度を低下することにより、ホットエレクト
ロンの発生を抑えて、酸化膜中へのホットエレクトロン
注入量を低減でき、いわゆるホットエレクトロン不安定
性（具体的にはしきい値Ｖ□の変動やコンダクタンスの
劣化）を防止できる。

このように、電源電圧を低電圧化すれば、微細化素子の
諸問題を解決できるのであるが、専用の外部電源を用意
するのはシステムを複雑化したり、専用電源線を要した
りするので好ましくない、そこで、半導体集積回路の内
部で外部電源電圧を降圧し、低電圧の内部電源電圧を作
ることが行われている。

〔従来の技術〕

第６図において、Ａは電圧降圧回路、ＣＩｌ〜Ｃ１、は
複数の半導体回路である該電圧降圧手段Ａは、ＶｃｃＰ
ＡＤに加えられた外部電源電圧−（他の半導体集積回路
にも加えられる共通の電源電圧で例えば＋５Ｖ）を、所
定電圧に降圧した内部電源電圧ｖｌＩＩＴを作る。所定
電圧への降圧はＭＯＳトランジスタのチャネル抵抗を利
用して行う。

ここで、所定−圧とは、複数の内部回路Ｃ１゜〜Ｃ１８
を構成する微細化半導体素子（例えばＭＯＳトランジス
タ）の動作に必要な電圧であって、かつ、耐圧やホット
エレクトロンを回避するのに有効な低電圧である。

〔発明が解決しようとする課題〕

しかしながら、このような従来の半導体集積回路にあっ
ては、複数の内部回路Ｃ，〜Ｃ，，で、１つの内部電源
電圧Ｖ４１を共有しているため、例えば、ＣＩｌ〜Ｃ＋
ａの中で特に大電流を消費する回路の動作時に、ｖ４１
の電位が瞬間的に降下し、この影響で他の回路が誤動作
する恐れがある。

そこで、内部電源電圧Ｖ工、の電圧降下を検出する回路
を備え、電圧降下の検出時に比較的に大きな電流を供給
して内部電源の変動を抑えることも行われているが、実
際の電圧降下発生時点から、電流が供給されるまでの間
には、ある程度の応答遅れが生じることが避けられず、
したがって、内部電源電圧ｖ１□の瞬間的な電圧降下を
効果的に抑制するといった面で充分なものではなかった
。

そこで、本発明は、大電流を消費する回路が動作した場
合の内部電源電圧の電圧変動を効果的に抑制することを
目的としている。

〔課題を解決するための手段〕

本発明は、上記目的を達成するために、チップ外部から
供給された外部電源電圧を降圧して内部電源電圧として
チップ内部に供給する電圧降圧手段を複数備え、該電圧
降圧手段が半導体回路ブロックごとに設けられているこ
とを特徴とする特 ＊作用〕 本発明では、いくつかの半導体回路ごとに専用の内部電
源電圧が作られ、１つの内部電源電圧に変動が発生した
際の他の内部電源電圧への影響が回避される。

〔実施例〕

以下、本発明を図面に基づいて説明する。

第１図は本発明に係る半導体集積回路の第１実施例を示
す図である。

第１図において、ｌＯは外部電源用のＶｃｃＰＡＤ、Ａ
、〜Ａ、は電圧降圧手段で、電、圧降圧手段Ａ１〜Ａ、
は、複数の半導体内部回路（半導体回路ブロック）　Ｃ
＋　ｌ−Ｃｔ７ごとに設けられ、ＶｃｃＰＡＤに加えら
れた外部電源電圧ｖｃｃを例えばＭＯＳトランジスタの
チャネル抵抗を利用して所定電圧に降圧し、それぞれＶ
　Ｉ　ＮＴ　Ｉ　””　Ｖ　Ｉ　ＩＩＴａの内部電源電
圧を作る。

ここで、複数の半導体内部回路Ｃ．〜Ｃ０とは、半導体
集積回路に形成された各々の機能ブロックであり、例え
ば、ＤＲＡＭでは、クロックジェネレータやメモリセル
アレイ　（センスアンプを含む）などの機能ブロックを
Ｃ，〜Ｃｌｍとする。本実施例では、便宜上Ｃ，をメモ
リセルアレイとし、Ｃ１１・・・・・・Ｃｌｍを他の半
導体回路（例えば、クロックジェネレータなど）とする
。

−ａに、ＤＲＡＭでは、センスアンプを含むメモリセル
アレイの動作電流がきわめて大きく、したがって、Ｃ＋
＋（メモリセルアレイ）動作時には、ＡＩを流れる電流
が増大して、Ｖ、Ｈ□、に瞬間的な電圧降下が発生する
が、本実施例では、このＶＩＮＴＩと他の向路Ｃ，−２
・・・・・・ｃｐｓの内部電源電圧ｖ＊ｅｔｔｚ−・−
・Ｖ４１とを分けているので、ＶＩＮＴＩに電圧降下が
発生した場合でも、他のｖｗＮｔｚ−・−・ｖｌｌ、の
電圧降下を抑制することができる。

第２〜５図は本発明に係る半導体集積回路の第２実施例
を示す図である。

第２図において、複数の半導体内部回路（半導体回路ブ
ロック）Ｃ＋ｔ〜ＣＩ＋ａごとに設けられた電圧降圧手
段Ａ、〜／ｋ１ｍは、それぞれＭＯＳトランジスタ（以
下、単にＴＲと略す）を有し、各ＴＨのソースを第１の
共通＆ａ　ｔ　＊を介してＶｃｃＰＡＤに接続し、また
、各ＴＲのゲートを第２の共通線Ｌ２を介してＶｃｃＰ
ＡＤに接続して構成する。なお、Ｌ、中に記載の抵抗Ｒ
，〜Ｒ７は、ＶｃｃＰＡＤと各ＴＲソース間に介在する
配線抵抗を表している。

このような構成によると、次のような作用効果が得られ
る。

すなわち、チップ上にレイアウトしたいくつかの半導体
回路に、１つのＶｃｃＰＡＤから電源を供給する場合を
考えると、上記レイアウトは第３図に示すように、平面
的な２次元配置であルカら、１つのＶｃｃＰＡ［）と各
半導体回路との間の配線長が異なり、したがって配線抵
抗も異なる。こめことを模式的に表現したのもが第２図
中のＲ，〜Ｒ，である。

今、Ｌ、Ｉ＆終端の０１７にｒａａの電流を流すと、Ｌ
、の各ノードＮト・・・・・ＮＩＩの電位ＶＮ、　、Ｖ
Ｎｚ　、ＶＮ、は次の各式で表される。

ＶＮ＋　＝Ｖｃｃ　　Ｖｓ＋＊ ｖＮｚ　＝Ｖｃｃ　　（ＶｌｌＩ”Ｖｌｌ！）ＶＮ、＝
Ｖｃｃ　　（Ｖｍ＋＋Ｖｍｔ＋−＝・Ｖｍａ）但し、ｖ
ｅｃ：外部電源電圧 Ｖ□：Ｒ，による電圧降下分（■・Ｒ，）Ｖｍｚ　：　
Ｒｚ　ニよる電圧降下分（Ｉ−Ｒ２）Ｖ□：Ｒ，による
電圧降下分（■・Ｒ，）上記のｖ□、■□・・・・・・
ｖシ、はＩＩＩＡとＲ１（またはＲ，−・・・・・Ｒ，
）の積値として与えられ、したがって１つの半導体回路
（Ｃ０）に大電流（１、ａ）が流れ込むと、これによっ
て、他の半導体回路Ｃ，、Ｃ，・・・・・・がＶ、、、
Ｖ、、・・・・・・分の電圧降下の影響を受けることに
なる。

しかし、本実施例では、各ノードＮ１・・・−Ｎ。

に接続する複数のＭＯＳトランジスタのゲートを、Ｌｌ
とは別の専用配＆Ｉ　ｔ　ｚによって■ｃｃＰＡＤに接
続したので、 （ｉ）ＭＯＳトランジスタのゲート電流はきわめて微小
（はとんどゼロと言っても差し支えない）であるから、
各ＭＯＳＩ−ランジスタのゲート電位をほぼｖｃｅ電位
とすることができ、（ｉｉ）ｊ、たがって、ノードＮ　
＊　”　””　Ｎ−に電圧降下が発生したとしても、Ｃ
，・−−−−−Ｃ＊　ａに供給する内部電源電圧Ｖ　Ｉ
　ＮＴ　Ｉ　””　””　Ｖ　Ｉ　ＮＴａをｖｃＣから
ＭＯＳトランジスタのしきい値ｖｔｂ分だけ低下した一
定電位とすることができ、（４１）Ｌｌの配線抵抗Ｒ，
−−−−−−Ｒ，による電圧降下の影響を効果的に回避
することができる。

すなわち、第４図において、ＶＣＣ電位から電圧降圧手
段のＴＲのしきい値Ｖい分だけ低い電圧で与えられた、
例えば半導体回路Ｃ，の内部電源電圧ｖ１ＮＴ□は、仮
に、時間１．でノードＮ２の電位ＶＮ、がΔＶＮ、だけ
減少したとしても、電圧降圧手段のＴＲのゲート電位が
専用配線し２によってほぼＶｃｃに保たれているので、
上記八ＶＮ。

の影響を受けることはなく、あるいは受けたとしてもそ
の程度はわずかとなり、はぼ一定の電位（ＶＣＣＶ□）
を維持することができる。ちなみに、第４図中の破線は
、ＴＲのゲート−ソースを共通にして同一のノードに接
続した場合の好ましくない電圧波形であり、ノードの電
圧変動によって内部電源電圧Ｖ□。が大きく変動してい
る。

第５図は上記第２実施例の変形態様を示す図であり、第
４図と同一構成部分には同一符号を付して説明を省略す
る。この実施例では、 電圧降圧手段Ａ、〜Ａ１．を構成する各ＭＯＳトランジ
スタ（ＴＲ）のゲートに、アンドゲートＧ、、Ｇｔ・・
・・・・Ｇ、を介してし８を接続している。

すなわち、個別選択信号Ｓｔ””・・Ｓ、によって、Ｇ
１・・・・・・Ｇ、の何れか（例えばＧｔ）を動作させ
れば、動作中のアンドゲートＧ２を介して第５図中矢印
ａで示すようにし！とＴＨのゲートとが接続されるので
、ＴＲのゲート電位をほぼｖｃｃに保つことができ、上
記第２実施例と同様な効果が得られる。さらに、この実
施例では、個別選択信号Ｓ、〜Ｃ，によって、各半導体
回路ＣＩ、〜Ｃ１ゎへの電源供給をオン／オフできるの
で、例えば、メモリセルアレイを複数のブロックに分割
し、非動作ブロックの電源供給をオフにして低電力化を
図るタイプの半導体集積回路に適用すると好ましい。

〔発明の効果〕

本発明によれば、複数の半導体回路ごとに専用の内部電
源電圧を得ることができ二１つの内部電源電圧の変動を
他の内部電源電圧に影響させないようにすることができ
る。

【図面の簡単な説明】

第１図は本発明に係る半導体集積回路の第１実施例を示
すその構成図、 第２〜５図は本発明に係る半導体集積回路の第２実施例
を示す図であり、 第２図はその構成図、 第３図はその複数の半導体回路のチップ上のレイアウト
図、 第４図はその内部電源の安定状態を説明する波形図、 第５図はその変形態様を示す構成図、 第６図は従来の半導体集積回路を示すその構成図である
。 １０−　・・・Ｖ　ｃｃ　Ｐ　Ａ　Ｄ　（外部電源用パ
フＦ）、９〜Ａ＠１．−．．−・電圧降圧手段、ＣＩｌ
〜Ｃ＊　ａ　−−−−−一半導体回路、Ｌ　ｔ　”＝　
”−・第１の共通線、 Ｌ２・・・・・・第２の共通線。 づｌ 第１図 ｃｃＰＡＤ Ａ■〜Ａ、。　：電圧降圧手段 第２実施例の構成図 第２図 ＶｃｃＰＡ　［） 複数の半導体回路のチップ上のレイアウト図第３図 電圧↑　　　　　　ｔｌ １　　　　Ｖ′ＩＮ＋２−”−士２を用いない場合第４
図 ｃｃＰＡＤ Ｊｏｎ　　Ｉ　Ｉ　Ｃ１２１””　　Ｉ　Ｇｌｎ　Ｉ。 第２実施例の変形態様を示す構成図 外部電源 ↓ ｌ　Ｃｎ　ｌ　　ｌ　０１２　ｌ　”・ｌ　Ｃｌｎ　ｌ
第６図

Claims (2)

【特許請求の範囲】
1. （１）チップ外部から供給された外部電源電圧を降圧し
   て内部電源電圧としてチップ内部に供給する電圧降圧手
   段を複数備え、 該電圧降圧手段が半導体回路ブロックごとに設けられて
   いることを特徴とする半導体集積回路。
2. （２）前記各半導体回路ブロックごとの電圧降圧手段は
   、少なくとも各１つのＭＯＳトランジスタを含み、 各ＭＯＳトランジスタのソースを第１の共通線で共通接
   続して外部電源用のパッドに接続するとともに、 各ＭＯＳトランジスタのゲートを第２の共通線で共通接
   続して上記パッドに接続するように構成したことを特徴
   とする請求項１記載の半導体集積回路。