JPH0684996A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0684996A JPH0684996A JP4237951A JP23795192A JPH0684996A JP H0684996 A JPH0684996 A JP H0684996A JP 4237951 A JP4237951 A JP 4237951A JP 23795192 A JP23795192 A JP 23795192A JP H0684996 A JPH0684996 A JP H0684996A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- supply voltage
- internal
- voltage
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
- H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】外部から供給される第１電源電圧の半導体装置
内における第１の内部回路の電流消費による電圧変動
が、前記第１電源電圧により駆動される内部電圧発生回
路に及ぶことを少なくすること。 【構成】半導体装置内の第１の内部回路８に第１電源電
圧を供給するための第１電源電圧用ボンディングパッド
３とこれと対をなす第１の接地用ボンディングパッド５
の一つの組みと、同じ第１の電源電圧を内部電圧発生回
路７に供給するためのボンディングパッド４とこれと対
をなす第２の接地用ボンディングパッド６との他の組み
の二組みに分けてボンディングパッドをチップ上に設け
ている。 【効果】同じ第１の電源電圧を供給する第１の内部回路
と内部電圧発生回路に対し、電源電圧供給用のボンディ
ングパッドを別々にして、チップ内共通配線を無くし、
お互いの干渉を少なくできる。
内における第１の内部回路の電流消費による電圧変動
が、前記第１電源電圧により駆動される内部電圧発生回
路に及ぶことを少なくすること。 【構成】半導体装置内の第１の内部回路８に第１電源電
圧を供給するための第１電源電圧用ボンディングパッド
３とこれと対をなす第１の接地用ボンディングパッド５
の一つの組みと、同じ第１の電源電圧を内部電圧発生回
路７に供給するためのボンディングパッド４とこれと対
をなす第２の接地用ボンディングパッド６との他の組み
の二組みに分けてボンディングパッドをチップ上に設け
ている。 【効果】同じ第１の電源電圧を供給する第１の内部回路
と内部電圧発生回路に対し、電源電圧供給用のボンディ
ングパッドを別々にして、チップ内共通配線を無くし、
お互いの干渉を少なくできる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置、特に半導体
装置内で発生される内部電源の変動による誤動作防止に
関する。
装置内で発生される内部電源の変動による誤動作防止に
関する。
【０００２】
【従来の技術】近年の大規模半導体装置においては高集
積度を実現するために、各素子寸法の縮小に加えＭＯＳ
トランジスタのゲート酸化膜の薄膜化あるいはトランジ
スタのチャネル長の縮小等の手段がとられてきた。この
ため外部から印加される電圧に対する各ＭＯＳトランジ
スタの耐量は低下し、市場で要求される十分な信頼性が
得られ無くなる。つまり、内部のＭＯＳトランジスタの
特性の変動、あるいは最悪の場合前記ＭＯＳトランジス
タのゲート酸化膜破壊を生じ動作不能となってしまう。
この様な状況に対処するために、半導体装置内部回路の
動作電圧を、外部から印加される電圧よりも下げるとい
う手段がとられている。例えば１６メガビットダイナミ
ックＲＡＭ等の高集積半導体装置では、外部５Ｖの電源
電圧が供給され、半導体装置内部のＭＯＳトランジスタ
が０．５μｍから０．７μｍ程度のゲート長であるた
め、このＭＯＳトランジスタに外部から印加される５Ｖ
の電圧をそのまま供給すると前記の信頼性が得られなく
なる。このため半導体装置外部から供給される５Ｖの電
圧を半導体装置内部の電圧発生回路により４Ｖから３Ｖ
程度に降圧してメモリセル等の微細寸法で設計されるＭ
ＯＳトランジスタに供給するようにしている。６４メガ
ビットダイナミックＤＲＡＭではさらに素子寸法が減少
し０．５μｍ以下のＭＯＳトランジスタが用いられ、外
部電源として例えば３．３Ｖの電圧が加えられたとして
も更に内部で２Ｖから２．５Ｖ程度の電圧に降圧するこ
とが必要であると言われている。
積度を実現するために、各素子寸法の縮小に加えＭＯＳ
トランジスタのゲート酸化膜の薄膜化あるいはトランジ
スタのチャネル長の縮小等の手段がとられてきた。この
ため外部から印加される電圧に対する各ＭＯＳトランジ
スタの耐量は低下し、市場で要求される十分な信頼性が
得られ無くなる。つまり、内部のＭＯＳトランジスタの
特性の変動、あるいは最悪の場合前記ＭＯＳトランジス
タのゲート酸化膜破壊を生じ動作不能となってしまう。
この様な状況に対処するために、半導体装置内部回路の
動作電圧を、外部から印加される電圧よりも下げるとい
う手段がとられている。例えば１６メガビットダイナミ
ックＲＡＭ等の高集積半導体装置では、外部５Ｖの電源
電圧が供給され、半導体装置内部のＭＯＳトランジスタ
が０．５μｍから０．７μｍ程度のゲート長であるた
め、このＭＯＳトランジスタに外部から印加される５Ｖ
の電圧をそのまま供給すると前記の信頼性が得られなく
なる。このため半導体装置外部から供給される５Ｖの電
圧を半導体装置内部の電圧発生回路により４Ｖから３Ｖ
程度に降圧してメモリセル等の微細寸法で設計されるＭ
ＯＳトランジスタに供給するようにしている。６４メガ
ビットダイナミックＤＲＡＭではさらに素子寸法が減少
し０．５μｍ以下のＭＯＳトランジスタが用いられ、外
部電源として例えば３．３Ｖの電圧が加えられたとして
も更に内部で２Ｖから２．５Ｖ程度の電圧に降圧するこ
とが必要であると言われている。
【０００３】
【発明が解決しようとする課題】前述のような半導体装
置内部に電圧発生回路を有する半導体装置内では、通常
外部から供給される電源電圧で駆動されるＭＯＳトラン
ジスタ回路と、上述したようなメモリセルに代表される
降圧後の電源電圧で駆動されるＭＯＳトランジスタが混
在するため、従来は図３のブロック回路図に示すよう
に、前記の内部電圧発生回路７に供給される電源電圧用
配線および接地用配線は、外部から電圧を供給するボン
ディングパッド１３を降圧前の電源電圧用配線ＶＬおよ
び接地用配線ＥＬと共有する構成をとっていた。しかし
この様な構成をとっている場合、降圧前の電源電圧用配
線により電圧供給を受けるＭＯＳトランジスタ回路（第
１内部回路）８が、あるタイミングにおいて大きな電流
を消費した場合、例えば前述のダイナミックＲＡＭで言
えば入力アドレス信号の切り替時やデータ出力時、或は
メモリセルのビット線の充電時等には半導体装置内部の
電源電圧が電源系統に寄生的に存在するインピーダンス
成分のために外部から供給される電圧から変動すること
が知られている。ここで言うインピーダンス成分とは半
導体装置パッケージ外部と半導体装置チップを接続する
金属リードおよびボンディングワイヤ、そして半導体装
置チップ上のボンディングパッド１３から第１内部回路
８までの金属配線に寄生的に存在するものである。実際
のダイナミックＲＡＭでは例えば、入力されるロウアド
レスが一斉に切り替わった場合チップ全体で約２００ｍ
Ａのピーク電流が流れる。この様な電力消費が発生する
と前記チップ内のインピーダンスとして合計５オームか
ら１０オーム程度の抵抗が存在するため、抵抗成分のみ
で単純に計算すると約１Ｖから２Ｖの電圧降下が生じる
ことになる。この様な電圧降下が生じた場合、電圧発生
回路で発生する降圧電圧は電圧発生回路７に供給される
電源電圧を基準にして発生されるために当然影響を受け
ることになる。
置内部に電圧発生回路を有する半導体装置内では、通常
外部から供給される電源電圧で駆動されるＭＯＳトラン
ジスタ回路と、上述したようなメモリセルに代表される
降圧後の電源電圧で駆動されるＭＯＳトランジスタが混
在するため、従来は図３のブロック回路図に示すよう
に、前記の内部電圧発生回路７に供給される電源電圧用
配線および接地用配線は、外部から電圧を供給するボン
ディングパッド１３を降圧前の電源電圧用配線ＶＬおよ
び接地用配線ＥＬと共有する構成をとっていた。しかし
この様な構成をとっている場合、降圧前の電源電圧用配
線により電圧供給を受けるＭＯＳトランジスタ回路（第
１内部回路）８が、あるタイミングにおいて大きな電流
を消費した場合、例えば前述のダイナミックＲＡＭで言
えば入力アドレス信号の切り替時やデータ出力時、或は
メモリセルのビット線の充電時等には半導体装置内部の
電源電圧が電源系統に寄生的に存在するインピーダンス
成分のために外部から供給される電圧から変動すること
が知られている。ここで言うインピーダンス成分とは半
導体装置パッケージ外部と半導体装置チップを接続する
金属リードおよびボンディングワイヤ、そして半導体装
置チップ上のボンディングパッド１３から第１内部回路
８までの金属配線に寄生的に存在するものである。実際
のダイナミックＲＡＭでは例えば、入力されるロウアド
レスが一斉に切り替わった場合チップ全体で約２００ｍ
Ａのピーク電流が流れる。この様な電力消費が発生する
と前記チップ内のインピーダンスとして合計５オームか
ら１０オーム程度の抵抗が存在するため、抵抗成分のみ
で単純に計算すると約１Ｖから２Ｖの電圧降下が生じる
ことになる。この様な電圧降下が生じた場合、電圧発生
回路で発生する降圧電圧は電圧発生回路７に供給される
電源電圧を基準にして発生されるために当然影響を受け
ることになる。
【０００４】実際に１６メガビット以上のＤＲＡＭ等に
用いられる内部電圧発生回路に供給される電源電圧にこ
の様な変動が生じると内部電圧発生回路の発生電圧も変
動し、アクセスタイムの遅延あるいは動作電源電圧範囲
の減少等の不具合が発生することが知られている。
用いられる内部電圧発生回路に供給される電源電圧にこ
の様な変動が生じると内部電圧発生回路の発生電圧も変
動し、アクセスタイムの遅延あるいは動作電源電圧範囲
の減少等の不具合が発生することが知られている。
【０００５】
【課題を解決するための手段】上記課題に対して本発明
では、半導体装置外部から供給される第１の電源電圧を
第１の内部回路にそのまま供給するためのボンディング
パッドと、同じ第１の電源電圧により駆動され、この第
１の電源電圧より降圧された第２の電源電圧を発生する
内部電圧発生回路に前記第１の電源電圧を供給するため
のボンディングパッドを別々にしている。
では、半導体装置外部から供給される第１の電源電圧を
第１の内部回路にそのまま供給するためのボンディング
パッドと、同じ第１の電源電圧により駆動され、この第
１の電源電圧より降圧された第２の電源電圧を発生する
内部電圧発生回路に前記第１の電源電圧を供給するため
のボンディングパッドを別々にしている。
【０００６】
【実施例】つぎに図面を参照して本発明を説明する。図
１は本発明の一実施例のブロック回路図である。図にお
いて、半導体装置外部から供給される第１の電源電圧に
より駆動される半導体基板上の第１の内部回路８に前記
第１の電源電圧を供給するためのボンディングパッド
３、および同じ第１の電源電圧により駆動され、降圧さ
れた第２の電源電圧を発生する内部電圧発生回路７に前
記第１の電源電圧を供給するためのボンディングパッド
４には、ボンディングワイヤによりリードフレームのイ
ンナーリード１が接続されている。また、第１の内部回
路８用ボンディングパッド３と対をなす第１接地用ボン
ディングパッド５、および内部電圧発生回路用ボンディ
ングパッド４と対をなす第２接地用ボンディングパッド
６はリードフレームのインナーリード２にボンディング
ワイヤにより接続されている。内部電圧発生回路７で発
生された第２の電源電圧は第２の内部回路９に供給され
る。
１は本発明の一実施例のブロック回路図である。図にお
いて、半導体装置外部から供給される第１の電源電圧に
より駆動される半導体基板上の第１の内部回路８に前記
第１の電源電圧を供給するためのボンディングパッド
３、および同じ第１の電源電圧により駆動され、降圧さ
れた第２の電源電圧を発生する内部電圧発生回路７に前
記第１の電源電圧を供給するためのボンディングパッド
４には、ボンディングワイヤによりリードフレームのイ
ンナーリード１が接続されている。また、第１の内部回
路８用ボンディングパッド３と対をなす第１接地用ボン
ディングパッド５、および内部電圧発生回路用ボンディ
ングパッド４と対をなす第２接地用ボンディングパッド
６はリードフレームのインナーリード２にボンディング
ワイヤにより接続されている。内部電圧発生回路７で発
生された第２の電源電圧は第２の内部回路９に供給され
る。
【０００７】このような本発明の半導体装置では、リー
ドフレーム以降では、第１の内部回路系配線と内部電圧
発生回路系配線とは分離されているので、第１の内部回
路８の一時的大電流消費に基づく第１の内部回路系のボ
ンディングワイヤおよびチップ内の金属配線のインピー
ダンスによる電圧変動の影響の内部電圧発生回路７に及
ぼすことが大幅に軽減される。
ドフレーム以降では、第１の内部回路系配線と内部電圧
発生回路系配線とは分離されているので、第１の内部回
路８の一時的大電流消費に基づく第１の内部回路系のボ
ンディングワイヤおよびチップ内の金属配線のインピー
ダンスによる電圧変動の影響の内部電圧発生回路７に及
ぼすことが大幅に軽減される。
【０００８】実際の製品では、上記インナーリード部の
インピーダンスとボンディングワイヤ以降のインピーダ
ンスの比はおよそ１対５程度であるので、内部電圧発生
回路に及ぶ電圧変動も１／５程度に抑えられる。
インピーダンスとボンディングワイヤ以降のインピーダ
ンスの比はおよそ１対５程度であるので、内部電圧発生
回路に及ぶ電圧変動も１／５程度に抑えられる。
【０００９】図２は本発明の実施例２のブロック回路図
である。本例では第１の内部回路のための第１電源電圧
用ボンディングパッド３と内部電圧発生回路用ボンディ
ングパッド４はそれぞれ異なる電源電圧供給用インナー
リード１ａ，１ｂから、また、第１接地用および第２接
地用ボンディングパッド５と６は、それぞれ異なるイン
ナーリード２ａ，２ｂからボンディングワイヤを通して
供給されている。よって本例ではリードフレームの寄生
インピーダンス分も分離されているので、その分実施例
１より大きな効果が得られる。
である。本例では第１の内部回路のための第１電源電圧
用ボンディングパッド３と内部電圧発生回路用ボンディ
ングパッド４はそれぞれ異なる電源電圧供給用インナー
リード１ａ，１ｂから、また、第１接地用および第２接
地用ボンディングパッド５と６は、それぞれ異なるイン
ナーリード２ａ，２ｂからボンディングワイヤを通して
供給されている。よって本例ではリードフレームの寄生
インピーダンス分も分離されているので、その分実施例
１より大きな効果が得られる。
【００１０】なお上例では、電源電圧用と接地用の組み
毎にボンディングパッドを分離しているが、電源電圧用
または接地用の何れか一方のボンディングパッドを共通
にすれば、幾分効果は低下するが、その代わり４個のボ
ンディングパッドを３個に減らすことが出来る効果があ
る。
毎にボンディングパッドを分離しているが、電源電圧用
または接地用の何れか一方のボンディングパッドを共通
にすれば、幾分効果は低下するが、その代わり４個のボ
ンディングパッドを３個に減らすことが出来る効果があ
る。
【００１１】
【発明の効果】以上説明したように本発明によれば、外
部から第１の電源電圧が供給される第１の内部回路によ
る半導体装置内部における第１の電源電圧の変動が、内
部電圧発生回路に及ぼす影響を少なくし安定動作が確保
できるという効果が得られる。
部から第１の電源電圧が供給される第１の内部回路によ
る半導体装置内部における第１の電源電圧の変動が、内
部電圧発生回路に及ぼす影響を少なくし安定動作が確保
できるという効果が得られる。
【図１】本発明の実施例１のブロック回路図である。
【図２】本発明の実施例２のブロック回路図である。
【図３】従来の半導体装置のブロック回路図である。
１，２ リードフレームのインナーリード ３ 第１電源電圧用ボンディングパッド ４ 内部電圧発生回路用ボンディングパッド ５ 第１接地用ボンディングパッド ６ 第２接地用ボンディングパッド ７ 内部電圧発生回路 ８ 第１の内部回路 ９ 第２の内部回路
Claims (2)
- 【請求項１】 第１の電源電圧により駆動される第１内
部回路と、前記第１の電源電圧を受けて降圧した第２の
電源電圧を発生する内部電圧発生回路と、この内部電圧
発生回路で発生した第２の電源電圧により駆動される低
圧動作の第２の内部回路と、前記第１内部回路と内部電
圧発生回路に第１の電源電圧を供給するための電源電圧
用および接地用ボンディングパッドが半導体基板上に形
成された半導体装置において、前記ボンディングパッド
は電源電圧用と接地用とを一組みとして二組み有し、一
組みは前記第１内部回路用に、他の一組みは内部電圧発
生回路用に割り当てられていることを特徴とする半導体
装置。 - 【請求項２】 上記二組みのボンディングパッドのう
ち、それぞれの組みのボンィングパッドの接地用どうし
または電源用どうしの何れか一方が共通にされているこ
とを特徴とする請求項１の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4237951A JPH0684996A (ja) | 1992-09-07 | 1992-09-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4237951A JPH0684996A (ja) | 1992-09-07 | 1992-09-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0684996A true JPH0684996A (ja) | 1994-03-25 |
Family
ID=17022887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4237951A Pending JPH0684996A (ja) | 1992-09-07 | 1992-09-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0684996A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7057349B2 (en) | 1997-06-06 | 2006-06-06 | Harison Toshiba Lighting Corporation | Lightening device for metal halide discharge lamp |
| JP2014532953A (ja) * | 2011-11-01 | 2014-12-08 | シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． | 省電力混合電圧不揮発性メモリ集積回路 |
-
1992
- 1992-09-07 JP JP4237951A patent/JPH0684996A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7057349B2 (en) | 1997-06-06 | 2006-06-06 | Harison Toshiba Lighting Corporation | Lightening device for metal halide discharge lamp |
| JP2014532953A (ja) * | 2011-11-01 | 2014-12-08 | シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． | 省電力混合電圧不揮発性メモリ集積回路 |
| US9378838B2 (en) | 2011-11-01 | 2016-06-28 | Silicon Storage Technology, Inc. | Mixed voltage non-volatile memory integrated circuit with power saving |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| USRE47840E1 (en) | Testing circuits in stacked wafers using a connected electrode in the first wafer | |
| US5459684A (en) | Dynamic RAM, dynamic RAM plate voltage setting method, and information processing system | |
| JP3057100B2 (ja) | 半導体集積回路装置 | |
| US9613678B2 (en) | Semiconductor apparatus including multichip package | |
| JP2003218682A (ja) | 半導体集積回路装置 | |
| US20030227304A1 (en) | Semiconductor integrated circuit device | |
| US6140834A (en) | Semiconductor integrated circuit | |
| US6448628B2 (en) | Chip decoupling capacitor | |
| JPH09321214A (ja) | 半導体装置 | |
| JP2004021871A (ja) | 半導体集積回路装置 | |
| US11869573B2 (en) | Semiconductor memory | |
| US8362614B2 (en) | Fine pitch grid array type semiconductor device | |
| JPH09148540A (ja) | 半導体装置 | |
| US5949139A (en) | Semiconductor integrated circuit device capable of achieving reductions in chip area and consumption power | |
| JP2003243538A (ja) | 半導体集積回路装置 | |
| JP2682397B2 (ja) | セルベース設計半導体集積回路装置 | |
| JPH0684996A (ja) | 半導体装置 | |
| JP3730003B2 (ja) | 半導体装置 | |
| JP4228683B2 (ja) | 半導体装置 | |
| JPH04123466A (ja) | 半導体装置 | |
| JPH10107235A (ja) | ゲートアレーｌｓｉの構成方法とこれを用いた回路装置 | |
| JPH05198742A (ja) | 半導体集積回路装置 | |
| US5153699A (en) | Semiconductor device | |
| JP2842597B2 (ja) | 半導体集積回路装置 | |
| JPH08241963A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980916 |