JPH09270196A - 電源切り替え回路 - Google Patents

電源切り替え回路

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JPH09270196A
JPH09270196A JP10384996A JP10384996A JPH09270196A JP H09270196 A JPH09270196 A JP H09270196A JP 10384996 A JP10384996 A JP 10384996A JP 10384996 A JP10384996 A JP 10384996A JP H09270196 A JPH09270196 A JP H09270196A
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Abstract

(57)【要約】 【課題】消費電流が少なく、ラッチアップを誘発する危
険性の少ない電源切り替え回路の提供。 【解決手段】電源Ｖｐｐと出力Ｖｏｕｔ間に直列接続さ
れたＰ型ＭＯＳＦＥＴ ＭＰ１とＭＰ２と、電源Ｖｃｃ
と出力Ｖｏｕｔ間に接続されたＰ型ＭＯＳＦＥＴ ＭＰ
３とＭＰ４と、Ｐ型ＭＯＳＦＥＴ ＭＰ１とＭＰ３の基
板電位はそれぞれ電源Ｖｐｐと電源Ｖｃｃに接続し、Ｐ
型ＭＯＳＦＥＴ ＭＰ２とＭＰ４の基板電位は共通に接
続され、共通接続されたＰ型ＭＯＳＦＥＴ ＭＰ２とＭ
Ｐ４の基板電位を制御する基板電位制御手段ＢＢＣを備
える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に電源切り替え回路に関する。
【０００２】
【従来の技術】半導体記憶装置として、電気的に情報の
書込みが可能な浮遊ゲート電界効果トランジスタをメモ
リ素子としたものが有る。
【０００３】このメモリ素子は、図７に示すように、Ｐ
型半導体基板１１上にヒ素（Ａｓ）等のイオン注入によ
りドレイン拡散層領域１２とソース拡散層領域１３を形
成し、さらにＰ型半導体基板１１上に浮遊ゲート１４と
制御ゲート１５とを有し、さらにこのメモリ素子を覆う
ように絶縁膜１６を成長する。
【０００４】このメモリ素子に情報を書込む場合には、
メモリ素子の制御ゲート１５に１２Ｖ程度の高電圧を、
ドレインに６Ｖ程度の高電圧をそれぞれ印加し、ソース
を接地電位とし、ホットキャリア注入によって浮遊ゲー
トに電子を注入し、制御ゲート１５から見たしきい値電
圧を高電圧とすることで行う。
【０００５】図８は、このメモリ素子の初期状態（「非
書込み状態」という）および書込み状態の特性を示した
図であり、非書込み状態のメモリ素子は、図中実線２１
に示すように、２Ｖ程度の制御ゲート電圧Ｖｃｇで導通
状態になり、書込み状態のメモリ素子は、図中実線２２
に示すように、６Ｖ以上の制御ゲート電圧Ｖｃｇで導通
状態になる。
【０００６】そして、制御ゲート電圧を５Ｖとすると、
非書込み状態のメモリセルは導通状態とされ、書き込み
状態のメモリセルは非導通状態となるので、この電流の
差により情報を記憶させる。
【０００７】このような半導体記憶装置においては、情
報の読み出し時には、電源電圧５Ｖで動作し、情報の書
込み時には、半導体記憶装置外部から供給される例えば
１２Ｖの高電圧や、または半導体記憶装置内部の昇圧回
路により発生された例えば１２Ｖの高電圧を選択的にメ
モリセルのゲートに印加して情報の書込みを行うが、こ
の情報読み出し時の電源電圧５Ｖと書込み時の高電圧１
２Ｖを選択的に切り替える電源切り替え回路が必要とな
る。
【０００８】図４に、従来の電源切り替え回路の回路構
成を示し、表１に、図４のＤＣ（直流）的な各節点の電
圧の関係を示す。
【０００９】図４を参照して、この従来の電源切り替え
回路は、書込み用高電圧Ｖｐｐと出力端子Ｖｏｕｔとの
間にＰ型ＭＯＳＦＥＴ ＭＰ１とＭＰ２を直列接続し、
Ｐ型ＭＯＳＦＥＴ ＭＰ１の基板電位は書込み用高電圧
Ｖｐｐに接続し、Ｐ型ＭＯＳＦＥＴ ＭＰ２の基板電位
は出力Ｖｏｕｔに接続し、且つ、読み出し用電圧Ｖｃｃ
と出力端子Ｖｏｕｔとの間にＰ型ＭＯＳＦＥＴ ＭＰ３
とＭＰ４を直列接続し、Ｐ型ＭＯＳＦＥＴ ＭＰ３の基
板電位は読み出し用電圧Ｖｃｃに接続し、Ｐ型ＭＯＳＦ
ＥＴ ＭＰ４の基板電位は出力Ｖｏｕｔに接続して構成
される。
【００１０】次に、表１を参照してＤＣ的な動作を説明
する。
【００１１】書込み用高電圧Ｖｐｐに１２Ｖが、読み出
し用電圧Ｖｃｃに５Ｖが供給された状態において、出力
Ｖｏｕｔに５Ｖを出力する場合は、Ｐ型ＭＯＳＦＥＴ
ＭＰ３とＭＰ４のゲート端子Ｇ３、Ｇ４に共に０Ｖを印
加し、Ｐ型ＭＯＳＦＥＴ ＭＰ３とＭＰ４を共に導通状
態とすることで、読み出し用電圧ＶｃｃはＰ型ＭＯＳＦ
ＥＴ ＭＰ３とＭＰ４を介して出力Ｖｏｕｔに伝達さ
れ、出力Ｖｏｕｔの電圧と５Ｖになる。
【００１２】この時、Ｐ型ＭＯＳＦＥＴ ＭＰ１のゲー
トＧ１には１２Ｖが、Ｐ型ＭＯＳＦＥＴ ＭＰ２のゲー
トＧ２には５Ｖがそれぞれ印加され非導通状態になるの
で、書込み用高電圧Ｖｐｐと出力Ｖｏｕｔ間は完全に分
離される。
【００１３】次に、出力Ｖｏｕｔに１２Ｖを出力する場
合は、Ｐ型ＭＯＳＦＥＴ ＭＰ１とＭＰ２のゲート端子
Ｇ１、Ｇ２に共に０Ｖを印加し、Ｐ型ＭＯＳＦＥＴ Ｍ
Ｐ１とＭＰ２を共に導通状態とすることで、書込み用高
電圧ＶｐｐはＰ型ＭＯＳＦＥＴ ＭＰ１とＭＰ２を介し
て出力Ｖｏｕｔに伝達され、出力Ｖｏｕｔの電圧は１２
Ｖとなる。
【００１４】この時、Ｐ型ＭＯＳＦＥＴ ＭＰ３のゲー
トＧ３には５Ｖが、Ｐ型ＭＯＳＦＥＴ ＭＰ４のゲート
Ｇ４には１２Ｖがそれぞれ印加され非導通状態となるの
で、読み出し用高電圧Ｖｃｃと出力Ｖｏｕｔ間は完全に
分離される。
【００１５】この従来の回路において、書込み用高電圧
Ｖｐｐと読み出し用電圧Ｖｃｃを選択的に出力し、かつ
ＤＣ的には不要なリーク電流が流れないのは、主に、Ｐ
型ＭＯＳＦＥＴ ＭＰ２とＭＰ４を設けたことによる。
【００１６】すなわち、出力Ｖｏｕｔに１２Ｖを出力し
ている状態では、Ｐ型ＭＯＳＦＥＴＭＰ４のゲート端子
Ｇ４を１２Ｖとすることで、Ｐ型ＭＯＳＦＥＴ ＭＰ４
は非導通状態となり、出力Ｖｏｕｔの高電圧は、Ｐ型Ｍ
ＯＳＦＥＴ ＭＰ３とＭＰ４の接続点Ｂには印加されな
い。
【００１７】仮に、接続点Ｂに１２Ｖの電圧が印加され
たとすると、Ｐ型ＭＯＳＦＥＴ ＭＰ３の接続点Ｂ側の
Ｐ型拡散層と、５Ｖが印加されている基板電位間のＰＮ
接合が順方向バイアスされ、リーク電流が発生すること
になる。
【００１８】一方、出力Ｖｏｕｔに５Ｖを出力している
状態で、書込み用高電圧Ｖｐｐが０Ｖになっている場合
を考える。
【００１９】これは、通常の読み出し動作時には、半導
体装置外部から書込み用高電圧Ｖｐｐの電源端子に０Ｖ
が印加される場合があるからであるが、この場合、Ｐ型
ＭＯＳＦＥＴ ＭＰ２のゲート端子Ｇ２を５Ｖとするこ
とで、Ｐ型ＭＯＳＦＥＴ ＭＰ２は非導通状態となり、
出力Ｖｏｕｔの電圧は、Ｐ型ＭＯＳＦＥＴ ＭＰ１とＭ
Ｐ２の接続点Ａには印加されない。
【００２０】仮に、接続点Ａに５Ｖの電圧が印加された
とすると、Ｐ型ＭＯＳＦＥＴ ＭＰ１の接続点Ａ側のＰ
型拡散層と、０Ｖが印加されている基板電位間のＰＮ接
合が順方向バイアスされ、リーク電流が発生することに
なる。
【００２１】次に、図５の電圧波形図を参照して、図４
に示した従来の電源切り替え回路のＡＣ的な動作につい
て説明する。
【００２２】出力Ｖｏｕｔを５Ｖから１２Ｖに変化させ
る場合について考えると、時刻Ｔ１においてＰ型ＭＯＳ
ＦＥＴ ＭＰ１のゲート電圧Ｇ１は１２Ｖから０Ｖに、
Ｐ型ＭＯＳＦＥＴ ＭＰ２のゲート電圧Ｇ２は５Ｖから
０Ｖに変化し、それぞれ導通状態となり、Ｐ型ＭＯＳＦ
ＥＴ ＭＰ３のゲート電圧Ｇ３は０Ｖから５Ｖに、Ｐ型
ＭＯＳＦＥＴ ＭＰ４のゲート電圧Ｇ４は０Ｖから１２
Ｖに変化し、それぞれ非導通状態になることで、出力Ｖ
ｏｕｔは、Ｐ型ＭＯＳＦＥＴ ＭＰ１とＭＰ２を介して
充電され、時刻Ｔ２において１２Ｖまで充電される。
【００２３】この出力Ｖｏｕｔを５Ｖから１２Ｖへ充電
する過程におけるＰ型ＭＯＳＦＥＴＭＰ１とＭＰ２の動
作は、Ｐ型ＭＯＳＦＥＴ ＭＰ１の書込み用高電圧Ｖｐ
ｐ用のＰ型拡散層及び基板電位は１２Ｖであるため、通
常のＭＯＳＦＥＴとしての動作状態で書込み用高電圧Ｖ
ｐｐから節点Ａに電圧を供給するが、Ｐ型ＭＯＳＦＥＴ
ＭＰ２は節点Ａ側のＰ型拡散層には１２Ｖ、出力Ｖｏ
ｕｔ側のＰ型拡散層及び基板電位には５Ｖが印加されて
いるので、節点Ａ側のＰ型拡散層と基板電位間のＰＮ接
合が順方向バイアスされた状態になる。
【００２４】このＰ型ＭＯＳＦＥＴ ＭＰ２の動作状態
を図６を用いて説明する。図６は、Ｐ型半導体基板１上
に構成されたＰ型ＭＯＳＦＥＴ ＭＰ２の断面概略図を
示したものである。
【００２５】図６を参照して、Ｐ型半導体基板１上にＮ
型ウェル２が設けられ、Ｐ型ＭＯＳＦＥＴ ＭＰ２はＮ
型ウェル２内に形成されたＰ型拡散層３，４とゲート電
極７により構成され、Ｎ型ウェル２の電位を供給するた
めのＮ型拡散層５が形成されている。図４の回路図と対
比させると、Ｐ型拡散層３は接続点（節点）Ａに、Ｐ型
拡散層４とＮ型拡散層５は出力Ｖｏｕｔに接続される。
【００２６】Ｐ型拡散層６は、Ｐ型半導体基板１に接地
電位ＧＮＤを供給するために形成され、接地電位ＧＮＤ
が接続される。
【００２７】図６において、Ｎ型ウェル２およびＰ型拡
散層４の電位を５Ｖ、Ｐ型拡散層３の電位を１２Ｖとす
ると、Ｐ型拡散層３とＮ型ウェル２間のＰＮ接合は順方
向バイアス状態になり、Ｐ型拡散層３からＮ型ウェル２
に対しホールが注入される。Ｎ型ウェル２内に注入され
た少数キャリアであるホールは経路Ｉ１で示すように、
Ｐ型拡散層４に達し出力Ｖｏｕｔに供給され、出力Ｖｏ
ｕｔの電位は上昇する。
【００２８】これは、Ｐ型拡散層３とＮ型ウェル２とＰ
型拡散層４により構成されたＰＮＰ接合がバイポーラト
ランジスタとして動作していることになる。その後、Ｎ
型ウェル２の電位が上昇しホールの注入が終了するとＰ
型ＭＯＳＦＥＴ ＭＰ２は通常のＭＯＳＦＥＴとして動
作する。
【００２９】また、Ｐ型拡散層３からホールに注入され
た時、Ｐ型拡散層３とＮ型ウェル２とＰ型半導体基板１
により構成されたＰＮＰ接合も同様にバイポーラトラン
ジスタとして動作するため、ホールは経路Ｉ２で示すよ
うにＰ型半導体基板１側にも注入されることになり、こ
のＰ型半導体基板１に注入されたホールはＰ型拡散層６
により吸収される。
【００３０】次に、出力Ｖｏｕｔを１２Ｖから５Ｖに変
化させる場合は、Ｐ型ＭＯＳＦＥＴＭＰ３とＭＰ４を介
して出力Ｖｏｕｔから読み出し用電圧Ｖｃｃに電荷を放
電して、出力Ｖｏｕｔを５Ｖとするが、この時、Ｐ型Ｍ
ＯＳＦＥＴ ＭＰ３の接続点Ｂ側のＰ型拡散層は順方向
バイアスされた状態となり、Ｐ型ＭＯＳＦＥＴ ＭＰ２
と同様にバイポーラトランジスタとして動作する。
【００３１】このＰ型ＭＯＳＦＥＴ ＭＰ３がバイポー
ラトランジスタとして動作する期間を短くするために、
図４には図示されないが、出力Ｖｏｕｔと接地電位間に
Ｎ型ＭＯＳＦＥＴを設け、出力Ｖｏｕｔを１２Ｖから５
Ｖに変化させる切り替えの初期において、所定の期間の
み導通させて、出力Ｖｏｕｔの電荷を放電するようにし
た手段も講じられる。
【００３２】
【発明が解決しようとする課題】このように、従来の電
源切り替え回路においては、出力Ｖｏｕｔを５Ｖから１
２Ｖに切り替える場合には、図５のタイミング波形図に
おける時刻Ｔ１からＴ２の期間において、Ｐ型ＭＯＳＦ
ＥＴ ＭＰ２がバイポーラトランジスタとして動作して
出力Ｖｏｕｔを充電するが、このとき、同時にＰ型半導
体基板にもホールを注入しているため、書込み用高電圧
Ｖｐｐから不要な電流を流していることになり、消費電
流を増加させるという問題点を有している。
【００３３】これは、出力Ｖｏｕｔの負荷容量が大きな
場合には、図５に示したタイミング波形図において、時
刻Ｔ１からＴ２までの期間が長くなるので、深刻な問題
となる。
【００３４】また、基板に注入されたホールは、ラッチ
アップを誘発する危険性もあり、この電源切り替え回路
付近の素子配置に制約を与える欠点がある。
【００３５】さらに、この出力Ｖｏｕｔを５Ｖから１２
Ｖに切り替える期間以外に、出力Ｖｏｕｔが定常的に１
２Ｖまたは５Ｖを出力している期間においても、出力Ｖ
ｏｕｔに接続された回路の消費電流が大きい場合には、
出力Ｖｏｕｔ、すなわちＰ型ＭＯＳＦＥＴ ＭＰ２とＭ
Ｐ４の基板電位が電圧降下するので、１２Ｖを出力する
場合であればＰ型ＭＯＳＦＥＴ ＭＰ２の接続点Ａ側の
Ｐ型拡散層が、５Ｖを出力する場合であればＰ型ＭＯＳ
ＦＥＴ ＭＰ４の接続点Ｂ側のＰ型拡散層がそれぞれ順
方向バイアスされることになり、Ｐ型半導体基板へのホ
ールの注入による消費電流の増加やラッチアップが発生
する危険性があるといった問題点がある。
【００３６】従って、本発明は、上記問題点を解消すべ
く為されたものであって、その目的は、消費電流が少な
く、ラッチアップを誘発する危険性の少ない電源切り替
え回路を提供することにある。
【００３７】
【課題を解決するための手段】前記目的を達成するた
め、本発明の電源切り替え回路は、第１の電源と出力端
子との間に直列形態に接続された第１導電型の第１及び
第２のＭＯＳＦＥＴと、第２の電源と前記出力端子との
間に直列形態に接続された第１導電型の第３及び第４の
ＭＯＳＦＥＴと、を備え、前記第１の電源側に接続され
た前記第１のＭＯＳＦＥＴの基板電位は前記第１の電源
に接続され、前記第２の電源側に接続された前記第３の
ＭＯＳＦＥＴの基板電位は前記第２の電源に接続され、
前記出力端子側に接続された前記第２及び第４のＭＯＳ
ＦＥＴの基板電位は、共通に接続され、前記共通接続さ
れてなる前記第２及び第４のＭＯＳＦＥＴの基板電位
が、前記第１の電源と前記第２の電源の電位を選択的に
出力可能な基板電位制御手段から供給される、ことを特
徴としたものである。
【００３８】本発明の電源切り替え回路においては、好
ましくは、前記基板電位制御手段は、前記第１及び第２
のＭＯＳＦＥＴの接続点と、前記第２及び第４のＭＯＳ
ＦＥＴの共通接続された基板電位と、の間に設けられた
第１導電型の第５のＭＯＳＦＥＴと、前記第３及び第４
のＭＯＳＦＥＴの接続点と、前記第２と第４のＭＯＳＦ
ＥＴの共通接続された基板電位と、の間に設けられた第
１導電型の第６のＭＯＳＦＥＴと、を備え、前記第５及
び第６のＭＯＳＦＥＴの基板電位が、前記第２と第４の
ＭＯＳＦＥＴの共通接続された基板電位に接続されてな
ることを特徴とする。
【００３９】本発明の電源切り替え回路においては、好
ましくは、前記基板電位制御手段は、前記第１の電源
と、前記第２及び第４のＭＯＳＦＥＴの共通接続された
基板電位と、の間に直列形態接続された第１導電型の第
５及び第６のＭＯＳＦＥＴと、前記第２の電源と、前記
第２及び第４のＭＯＳＦＥＴの共通接続された基板電位
と、の間に直列形態に接続された第１導電型の第７及び
第８のＭＯＳＦＥＴと、を備え、前記第１の電源側に接
続された前記第５のＭＯＳＦＥＴの基板電位は前記第１
の電源に接続され、前記第２の電源側に接続された前記
第７のＭＯＳＦＥＴの基板電位は前記第２の電源に接続
され、前記第２及び第４のＭＯＳＦＥＴの共通接続され
た基板電位側に接続された前記第６及び第８のＭＯＳＦ
ＥＴの基板電位は、前記第２及び第４のＭＯＳＦＥＴの
共通接続された基板電位に接続されてなることを特徴と
する。
【００４０】
【発明の実施の形態】本発明の実施形態について図面を
参照して以下に説明する。図１は、本発明の実施の形態
の回路構成を示す図である。図１を参照して、本発明の
第１の実施の形態は、書込み用高電圧等の第１電源Ｖｐ
ｐと出力端子Ｖｏｕｔ間に直列接続された第１導電型
（図ではＰ型）ＭＯＳＦＥＴ ＭＰ１と第２のＭＯＳＦ
ＥＴ ＭＰ２と、読み出し用電圧用の第２の電源Ｖｃｃ
と出力端子Ｖｏｕｔ間に接続された第１導電型の第３の
ＭＯＳＦＥＴ ＭＰ３と第４のＭＯＳＦＥＴ ＭＰ４
と、を備えている。
【００４１】第１の電源Ｖｐｐ側に接続された第１のＭ
ＯＳＦＥＴ ＭＰ１の基板電位は第１の電源Ｖｐｐに接
続され、第２の電源Ｖｃｃ側に接続された第３のＭＯＳ
ＦＥＴ ＭＰ３の基板電位は第２の電源Ｖｃｃに接続さ
れており、また出力端子Ｖｏｕｔ側に接続された第２の
ＭＯＳＦＥＴ ＭＰ２と第４のＭＯＳＦＥＴ ＭＰ４の
基板電位は共通に接続され、共通接続された第２及び第
４のＭＯＳＦＥＴの基板電位Ｃは、第１の電源Ｖｐｐと
第２の電源Ｖｃｃの電位とを選択的に出力可能な基板電
位制御手段ＢＢＣによって供給される。
【００４２】基板電位制御手段（ＢＢＣ）は、第１及び
第２のＭＯＳＦＥＴ ＭＰ１、ＭＰ２の接続点Ａと、第
２及び第４のＭＯＳＦＥＴ ＭＰ２、ＭＰ４の共通接続
された基板電位Ｃ間に設けられた、第１導電型の第５の
ＭＯＳＦＥＴ ＭＰ５と、第３及び第４のＭＯＳＦＥＴ
ＭＰ３，ＭＰ４の接続点Ｂと第２及び第４のＭＯＳＦ
ＥＴ ＭＰ２，ＭＰ４の共通接続された基板電位Ｃ間に
設けられた第１導電型の第６のＭＯＳＦＥＴ ＭＰ６に
より構成され、第５及び第６のＭＯＳＦＥＴＭＰ５，Ｍ
Ｐ６の基板電位は、第２及び第４のＭＯＳＦＥＴ ＭＰ
２，ＭＰ４の共通接続された基板電位Ｃに接続されてい
る。
【００４３】本発明の別の実施の形態として、図３に示
すように、基板電位制御手段（ＢＢＣ）は、第１の電源
Ｖｐｐと、第２及び第４のＭＯＳＦＥＴ ＭＰ２、ＭＰ
４の共通接続された基板電位Ｃ間に直列接続された、第
１導電型の第５及び第６のＭＯＳＦＥＴ ＭＰ５１、Ｍ
Ｐ５２と、第２の電源Ｖｃｃと、第２及び第４のＭＯＳ
ＦＥＴ ＭＰ２、ＭＰ４の共通接続された基板電位Ｃ間
に直列接続された第１導電型の第７及び第８のＭＯＳＦ
ＥＴ ＭＰ６１、ＭＰ６２と、により構成され、第１の
電源Ｖｐｐ側に接続された第５のＭＯＳＦＥＴ ＭＰ５
１の基板電位は、第１の電源Ｖｐｐに接続され、第２の
電源Ｖｃｃ側に接続された第７のＭＯＳＦＥＴ ＭＰ６
１の基板電位は第２の電源Ｖｃｃに接続され、第２及び
第４のＭＯＳＦＥＴ ＭＰ２、ＭＰ４の共通接続された
基板電位Ｃ側に接続された第６のＭＯＳＦＥＴ ＭＰ５
２と第８のＭＯＳＦＥＴ ＭＰ６２の基板電位は、第２
と第４のＭＯＳＦＥＴの共通接続された基板電位Ｃに接
続される。
【００４４】
【実施例】上記した本発明の実施の形態をより詳細に説
明すべく、本発明の実施例を以下に説明する。
【００４５】
【実施例１】図１は、本発明の第１の実施例を示す回路
図である。図１を参照して、この電源切り替え回路は、
書込み用高電圧Ｖｐｐと出力端子Ｖｏｕｔの間にＰ型Ｍ
ＯＳＦＥＴ ＭＰ１とＭＰ２を直列接続し、Ｐ型ＭＯＳ
ＦＥＴ ＭＰ１の基板電位は書込み用高電圧Ｖｐｐに接
続する。また、読み出し用電圧Ｖｃｃと出力端子Ｖｏｕ
ｔの間にＰ型ＭＯＳＦＥＴ ＭＰ３とＭＰ４を直列接続
し、Ｐ型ＭＯＳＦＥＴＭＰ３の基板電位は読み出し用電
圧Ｖｃｃに接続し、Ｐ型ＭＯＳＦＥＴ ＭＰ２とＰ型Ｍ
ＯＳＦＥＴ ＭＰ４の基板電位は共通接続し、この共通
接続した基板電位の接続点Ｃは、基板電位制御回路ＢＢ
Ｃにより制御される。
【００４６】基板電位制御回路ＢＢＣは、Ｐ型ＭＯＳＦ
ＥＴ ＭＰ１とＭＰ２との接続点Ａと接続点Ｃとの間に
設けられ、その基板電位を接続点Ｃに接続したＰ型ＭＯ
ＳＦＥＴ ＭＰ５と、Ｐ型ＭＯＳＦＥＴ ＭＰ３とＭＰ
４との接続点Ｂと接続点Ｃ間に設けられ、その基板電位
を接続点Ｃに接続したＰ型ＭＯＳＦＥＴ ＭＰ６と、か
ら構成されている。
【００４７】次に、表２を参照して、本発明の実施例の
ＤＣ的な動作を説明する。
【００４８】書込み用高電圧Ｖｐｐに１２Ｖが、読み出
し用電圧Ｖｃｃに５Ｖが供給された状態において、出力
Ｖｏｕｔに５Ｖを出力する場合、Ｐ型ＭＯＳＦＥＴ Ｍ
Ｐ３、ＭＰ４とＭＰ６のゲート端子Ｇ３、Ｇ４に共に０
Ｖを印加し、Ｐ型ＭＯＳＦＥＴ ＭＰ３、ＭＰ４とＭＰ
６を共に導通状態とすることで、読み出し用電圧Ｖｃｃ
はＰ型ＭＯＳＦＥＴ ＭＰ３とＭＰ４を介して出力Ｖｏ
ｕｔに伝達され、Ｖｏｕｔは５Ｖになる。
【００４９】一方、Ｐ型ＭＯＳＦＥＴ ＭＰ１のゲート
Ｇ１には１２Ｖが、Ｐ型ＭＯＳＦＥＴ ＭＰ２とＭＰ５
のゲートＧ２には５Ｖがそれぞれ印加され非導通状態と
なるので、書込み用高電圧Ｖｐｐと出力Ｖｏｕｔ間は完
全に分離される。
【００５０】このとき、Ｐ型ＭＯＳＦＥＴ ＭＰ２とＭ
Ｐ４の基板電位である接続点Ｃは、Ｐ型ＭＯＳＦＥＴ
ＭＰ３と基板電位制御回路ＢＢＣ内のＰ型ＭＯＳＦＥＴ
ＭＰ６を介して、読み出し用電圧Ｖｃｃが供給され
る。
【００５１】次に、出力Ｖｏｕｔに１２Ｖを出力する場
合には、Ｐ型ＭＯＳＦＥＴ ＭＰ１、ＭＰ２とＭＰ５の
ゲート端子Ｇ１、Ｇ２に共に０Ｖを印加し、Ｐ型ＭＯＳ
ＦＥＴ ＭＰ１、ＭＰ２とＭＰ５を共に導通状態とする
ことで、書込み用高電圧ＶｐｐはＰ型ＭＯＳＦＥＴ Ｍ
Ｐ１とＭＰ２を介して出力Ｖｏｕｔに伝達され、出力Ｖ
ｏｕｔは１２Ｖになる。
【００５２】一方、Ｐ型ＭＯＳＦＥＴ ＭＰ３のゲート
Ｇ３には５Ｖが、Ｐ型ＭＯＳＦＥＴＭＰ４とＭＰ６のゲ
ートＧ４には１２Ｖがそれぞれ印加され非導通状態にな
るので、読み出し用高電圧Ｖｃｃと出力Ｖｏｕｔ間は完
全に分離される。
【００５３】このとき、Ｐ型ＭＯＳＦＥＴ ＭＰ２とＭ
Ｐ４の基板電位である接続点Ｃは、Ｐ型ＭＯＳＦＥＴ
ＭＰ１と基板電位制御回路ＢＢＣ内のＰ型ＭＯＳＦＥＴ
ＭＰ５を介して書込み用高電圧Ｖｐｐが供給される。
【００５４】本実施例の回路は、ＤＣ的な動作において
は、図４に示した従来の電源切り替え回路と同様の動作
を実現している。
【００５５】次に、図２に示した電圧波形図を参照し
て、本実施例のＡＣ的な動作について説明する。
【００５６】出力Ｖｏｕｔを５Ｖから１２Ｖに変化させ
る場合について考えると、時刻Ｔ１において、Ｐ型ＭＯ
ＳＦＥＴ ＭＰ１のゲート電圧Ｇ１は１２Ｖから０Ｖ
に、Ｐ型ＭＯＳＦＥＴ ＭＰ２とＭＰ５のゲート電圧Ｇ
２は５Ｖから０Ｖに変化しそれぞれ導通状態になり、Ｐ
型ＭＯＳＦＥＴ ＭＰ３のゲート電圧Ｇ３は０Ｖから５
Ｖに、Ｐ型ＭＯＳＦＥＴ ＭＰ４とＭＰ６のゲート電圧
Ｇ４は０Ｖから１２Ｖに変化しそれぞれ非導通状態にな
ることで、出力ＶｏｕｔはＰ型ＭＯＳＦＥＴ ＭＰ１と
ＭＰ２を介して充電が開始されるが、同時に、接続点Ｃ
も、Ｐ型ＭＯＳＦＥＴ ＭＰ１とＭＰ５を介して充電が
開始される。
【００５７】接続点Ｃの負荷容量は、主にＰ型ＭＯＳＦ
ＥＴ ＭＰ２，ＭＰ４，ＭＰ５とＭＰ６の基板電位、す
なわち、これらのＰ型ＭＯＳＦＥＴが形成されたＮ型ウ
ェルとＰ型半導体基板間の接合容量であり、その容量値
は出力Ｖｏｕｔの負荷容量よりも一般的に小さく、接続
点Ｃの充電は、出力Ｖｏｕｔの充電よりも早く時刻Ｔ２
で完了する。
【００５８】この時刻Ｔ１からＴ２の期間は、接続点Ａ
が１２Ｖであるのに対し、Ｐ型ＭＯＳＦＥＴ ＭＰ２と
ＭＰ５の基板電位である接続点Ｃは１２Ｖよりも低電圧
であるため、前記従来例と同様に、Ｐ型ＭＯＳＦＥＴ
ＭＰ２とＭＰ５の接続点Ａ側のＰ型拡散層は順方向バイ
アスされた状態となる。
【００５９】接続点Ｃが時刻Ｔ２において１２Ｖまで充
電されてから以降は、Ｐ型ＭＯＳＦＥＴ ＭＰ２とＭＰ
５の接続点Ａ側のＰ型拡散層は順方向バイアスされず、
Ｐ型ＭＯＳＦＥＴ ＭＰ２は通常のＭＯＳＦＥＴの動作
状態において出力Ｖｏｕｔを充電する。
【００６０】図４に示した従来技術では、出力Ｖｏｕｔ
が１２Ｖに充電されるまでの全期間において、Ｐ型ＭＯ
ＳＦＥＴ ＭＰ２のＰ型拡散層が順方向バイアスされ、
Ｐ型半導体基板にホールを注入していたのに対し、この
実施例では、接続点Ｃの充電が完了してから出力Ｖｏｕ
ｔの充電が完了するまでの、時刻Ｔ２からＴ３の期間
は、いずれのＰ型拡散層も順方向バイアスされず、この
ため、不要な電流を消費することは無い。
【００６１】また、Ｐ型ＭＯＳＦＥＴ ＭＰ２とＭＰ４
の基板電位は、基板電位制御回路ＢＢＣにより供給され
ており、このため、出力Ｖｏｕｔに接続された回路の消
費電流が大きく、出力Ｖｏｕｔが電圧降下したとして
も、Ｐ型ＭＯＳＦＥＴ ＭＰ２とＭＰ４の基板電位は変
化せず、Ｐ型拡散層が順方向バイアスされることは無
い。
【００６２】以上の説明では、説明を容易とするため、
Ｐ型ＭＯＳＦＥＴ ＭＰ１の導通抵抗を無視した。
【００６３】実際の回路動作としては、接続点Ａの電位
は、Ｐ型ＭＯＳＦＥＴ ＭＰ１とＭＰ２の導通抵抗と流
れる電流によって電圧降下するが、Ｐ型ＭＯＳＦＥＴ
ＭＰ２のＰ型拡散層と基板電位との関係は、接続点Ａの
電圧降下を無視した、上記の説明と同じであり、本発明
の実施例の作用効果は同様に達成される。
【００６４】また、出力Ｖｏｕｔを１２Ｖから５Ｖに変
化させる場合の動作は、上記従来技術と同様であるた
め、省略する。
【００６５】
【実施例２】図３は、本発明の第２の実施例を示す図で
ある。
【００６６】図３を参照して、この電源切り替え回路
は、Ｐ型ＭＯＳＦＥＴ ＭＰ１からＭＰ４の構成は、図
１に示した前記第１の実施例と同様である。
【００６７】本発明の第１の実施例において、基板電位
制御回路ＢＢＣは、書込み用高電圧Ｖｐｐと、接続点Ｃ
との間に、Ｐ型ＭＯＳＦＥＴ ＭＰ５１とＭＰ５２を直
列接続し、Ｐ型ＭＯＳＦＥＴ ＭＰ５１の基板電位は書
込み用高電圧Ｖｐｐに接続し、また読み出し用電圧Ｖｃ
ｃと接続点Ｃの間にＰ型ＭＯＳＦＥＴ ＭＰ６１とＭＰ
６２を直列接続し、Ｐ型ＭＯＳＦＥＴ ＭＰ６１の基板
電位は読み出し用電圧Ｖｃｃに接続し、Ｐ型ＭＯＳＦＥ
Ｔ ＭＰ５２とＰ型ＭＯＳＦＥＴ ＭＰ６２の基板電位
は接続点Ｃに接続して構成されている。
【００６８】本発明の第２の実施例と、前記第１のの実
施例を比較すると、図１に示した前記第１の実施例で、
は出力Ｖｏｕｔを充電する電流経路であるＰ型ＭＯＳＦ
ＥＴＭＰ１とＭＰ３は、Ｐ型ＭＯＳＦＥＴ ＭＰ２とＭ
Ｐ４の基板電位を充電する経路であるのに対し、第２の
実施例では、Ｐ型ＭＯＳＦＥＴ ＭＰ１とＭＰ５１を並
列配置し、Ｐ型ＭＯＳＦＥＴ ＭＰ３とＭＰ６１を並列
に配置して出力Ｖｏｕｔを充電する電流経路と、Ｐ型Ｍ
ＯＳＦＥＴ ＭＰ２とＭＰ４の基板電位を充電する経路
と、を完全に分離した点が異なる。
【００６９】この第２の実施例は、その回路動作および
作用効果の点で、前記第１の実施例と基本的に同様とさ
れるが、さらに以下の利点がある。
【００７０】図１に示した前記第１の実施例において、
出力Ｖｏｕｔに１２Ｖを供給している状態で、出力Ｖｏ
ｕｔに接続された回路の消費電流により、出力Ｖｏｕｔ
が電圧降下した場合、書込み用高電圧Ｖｐｐから出力Ｖ
ｏｕｔにＰ型ＭＯＳＦＥＴＭＰ１とＭＰ２を介して電流
が流れ、これにより、接続点Ａの電位には、Ｐ型ＭＯＳ
ＦＥＴ ＭＰ１とＭＰ２の導通抵抗と流れる電流によっ
て決定される電圧降下が発生し、Ｐ型ＭＯＳＦＥＴ Ｍ
Ｐ２の基板電位は、Ｐ型ＭＯＳＦＥＴ ＭＰ５により、
この電圧降下した接続点Ａの電圧が供給される。
【００７１】この接続点Ａの電圧降下が激しい場合に
は、Ｐ型ＭＯＳＦＥＴ ＭＰ５により接続点Ｃを再度１
２Ｖに充電するまでの期間、Ｐ型ＭＯＳＦＥＴ ＭＰ５
の接続点Ａ側のＰ型拡散層が順方向バイアスされること
になる。
【００７２】一方、図３に示した第２の実施例では、接
続点Ｃの電位は、書込み用高電圧Ｖｐｐと読み出し用電
圧Ｖｃｃから独自の電流経路で電位を供給されているの
で、出力Ｖｏｕｔの電圧降下の影響を受けない利点があ
る。
【００７３】なお、上記した実施例は、本発明を限定的
に制限するためのものでなく、本発明の原理に準ずる各
種形態及び変形を本発明が含むものであることは勿論で
ある。
【００７４】すなわち、以上の説明において、書込み用
高電圧Ｖｐｐと読み出し用電圧Ｖｃｃに切り替えについ
て説明したが、本発明は、この２種類の電圧の切り替え
にのみ限定されるものでなく、半導体装置外部から供給
されるか、または半導体装置内部で発生された複数の異
なる電圧の切り替えに適用される。
【００７５】さらに、本発明に係る電源切り替え回路
を、並列に複数配置することにより、２種類以上の電圧
を切り替えることも可能である。
【００７６】
【表１】
【００７７】
【表２】
【発明の効果】以上説明したように、本発明によれば、
第１の電源と出力端子間に直列接続された第１導電型の
第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴと、第２の電
源と出力端子間に接続された第１導電型の第３のＭＯＳ
ＦＥＴと第４のＭＯＳＦＥＴと、第１の電源側に接続さ
れた第１のＭＯＳＦＥＴの基板電位は第１の電源に接続
し、第２の電源側に接続された第３のＭＯＳＦＥＴの基
板電位は第２の電源に接続し、出力端子側に接続された
第２と第４のＭＯＳＦＥＴの基板電位は共通に接続さ
れ、共通接続された第２と第４のＭＯＳＦＥＴの基板電
位に第１の電源または第２の電源の電位を選択的に供給
可能な基板電位制御手段を備えたことにより、出力端子
の電圧を低電圧から高電圧に切り替える過程において、
ＭＯＳＦＥＴの拡散層が順方向バイアスされる期間を短
縮し、消費電流の増加を防止するとおい効果を有すると
共に、半導体基板に注入されるホールの量も少なくなる
ので、ラッチアップが発生する危険性も少なくできると
いう効果をがある。
【図面の簡単な説明】
【図１】本発明の第１の実施例の回路構成を示す図であ
る。
【図２】本発明の第１の実施例の動作を説明するための
電圧波形図である。
【図３】本発明の第２の実施例の回路構成を示す図であ
る。
【図４】従来の電源切り替え回路の回路構成を示す図で
ある。
【図５】図４に示した従来例の動作を説明するための電
圧波形図である。
【図６】図４のＰ型ＭＯＳＦＥＴ ＭＰ２の動作を説明
するための断面概略図である。
【図７】浮遊ゲート電界効果トランジスタの断面を模式
的に示した図である
【図８】浮遊ゲート電界効果トランジスタの特性を示す
図である
【符号の説明】
ＭＰ１、ＭＰ２〜ＭＰ６２ Ｐ型ＭＯＳＦＥＴ ＢＢＣ 基板電位制御手段 Ｖｐｐ 書込み用高電圧 Ｖｃｃ 読み出し用電圧

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】第１の電源から出力端子側に直列形態に接
    続された第１及び第２のＭＯＳＦＥＴと、 前記第１の電源電位よりも低い電位の第２の電源から前
    記出力端子側に直列形態に接続された第３及び第４のＭ
    ＯＳＦＥＴと、 を含み、 前記第１及び第２のＭＯＳＦＥＴのゲート入力電圧と、
    前記第３及び第４のＭＯＳＦＥＴのゲート入力電圧を制
    御して、前記出力端子から、前記第１の電源の電源電位
    と前記第２の電源の電源電位とを切替出力する電源切り
    替え回路において、 前記出力端子側に配された前記第２及び第４のＭＯＳＦ
    ＥＴの基板電位が共通接続され、前記出力端子の出力電
    位の、前記第２の電源の電源電位から前記第１の電源の
    電源電位への切り替え過程において、前記第２のＭＯＳ
    ＦＥＴの基板電位を、前記第２の電源の電源電位から前
    記第１の電源の電源電位側に引き上げる手段を含むこと
    を特徴とする電源切り替え回路。
  2. 【請求項２】第１の電源と出力端子との間に直列形態に
    接続された第１導電型の第１及び第２のＭＯＳＦＥＴ
    と、 第２の電源と前記出力端子との間に直列形態に接続され
    た第１導電型の第３及び第４のＭＯＳＦＥＴと、 を備え、 前記第１の電源側に接続された前記第１のＭＯＳＦＥＴ
    の基板電位は前記第１の電源に接続され、 前記第２の電源側に接続された前記第３のＭＯＳＦＥＴ
    の基板電位は前記第２の電源に接続され、 前記出力端子側に接続された前記第２及び第４のＭＯＳ
    ＦＥＴの基板電位は、共通に接続され、前記共通接続さ
    れてなる前記第２及び第４のＭＯＳＦＥＴの基板電位
    が、前記第１の電源と前記第２の電源の電位を選択的に
    出力可能な基板電位制御手段から供給される、 ことを特徴とする電源切り替え回路。
  3. 【請求項３】前記基板電位制御手段が、 前記第１及び第２のＭＯＳＦＥＴの接続点と、前記第２
    及び第４のＭＯＳＦＥＴの共通接続された基板電位と、
    の間に設けられた第１導電型の第５のＭＯＳＦＥＴと、 前記第３及び第４のＭＯＳＦＥＴの接続点と、前記第２
    と第４のＭＯＳＦＥＴの共通接続された基板電位と、の
    間に設けられた第１導電型の第６のＭＯＳＦＥＴと、 を備え、 前記第５及び第６のＭＯＳＦＥＴの基板電位が、前記第
    ２と第４のＭＯＳＦＥＴの共通接続された基板電位に接
    続されてなることを特徴とする請求項１又は２記載の電
    源切り替え回路。
  4. 【請求項４】前記基板電位制御手段が、 前記第１の電源と、前記第２及び第４のＭＯＳＦＥＴの
    共通接続された基板電位と、の間に直列形態接続された
    第１導電型の第５及び第６のＭＯＳＦＥＴと、 前記第２の電源と、前記第２及び第４のＭＯＳＦＥＴの
    共通接続された基板電位と、の間に直列形態に接続され
    た第１導電型の第７及び第８のＭＯＳＦＥＴと、 を備え、 前記第１の電源側に接続された前記第５のＭＯＳＦＥＴ
    の基板電位は前記第１の電源に接続され、 前記第２の電源側に接続された前記第７のＭＯＳＦＥＴ
    の基板電位は前記第２の電源に接続され、 前記第２及び第４のＭＯＳＦＥＴの共通接続された基板
    電位側に接続された前記第６及び第８のＭＯＳＦＥＴの
    基板電位は、前記第２及び第４のＭＯＳＦＥＴの共通接
    続された基板電位に接続されてなることを特徴とする請
    求項１又は２記載の電源切り替え回路。
  5. 【請求項５】前記第１の電源及び／又は前記第２の電源
    が、半導体装置外部から供給される電源であり、且つこ
    れらの電源は互いに電源電位が異なることを特徴とする
    請求項１〜４のいずれか一に記載の電源切り替え回路。
  6. 【請求項６】前記第１の電源及び／又は前記第２の電源
    が、半導体装置内部で発生された電源であり、且つこれ
    らの電源は互いに電源電位が異なることを特徴とする請
    求項１〜４のいずれか一に記載の電源切り替え回路。
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