JPH07183457A - 半導体装置 - Google Patents
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- JPH07183457A JPH07183457A JP5327134A JP32713493A JPH07183457A JP H07183457 A JPH07183457 A JP H07183457A JP 5327134 A JP5327134 A JP 5327134A JP 32713493 A JP32713493 A JP 32713493A JP H07183457 A JPH07183457 A JP H07183457A
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】
【目的】 半導体集積回路の内部回路の破壊を防ぐこと
により、静電気に対する耐圧を向上させる。 【構成】 ノイズ防止のため複数に分割されたＧＮＤ配
線のうち、入力保護回路とその保護回路がつながる内部
回路の初段とを同じＧＮＤ配線につなげる。これにより
ＧＮＤ間での抵抗をへらし、入力保護回路のクランプ電
圧以上の電圧が内部回路初段にかかるのを防ぎ、内部回
路の破壊を防ぐ。
により、静電気に対する耐圧を向上させる。 【構成】 ノイズ防止のため複数に分割されたＧＮＤ配
線のうち、入力保護回路とその保護回路がつながる内部
回路の初段とを同じＧＮＤ配線につなげる。これにより
ＧＮＤ間での抵抗をへらし、入力保護回路のクランプ電
圧以上の電圧が内部回路初段にかかるのを防ぎ、内部回
路の破壊を防ぐ。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
入力保護回路を備えた半導体装置に関するものである。
入力保護回路を備えた半導体装置に関するものである。
【０００２】
【従来の技術】近年の集積回路における素子の高密度化
や低電圧化はＶCC配線やＧＮＤ配線等にのる各種ノイズ
を増大させノイズマージンを減少させる方向にある。
や低電圧化はＶCC配線やＧＮＤ配線等にのる各種ノイズ
を増大させノイズマージンを減少させる方向にある。
【０００３】このノイズによる誤動作を防ぐため、ＶＬ
ＳＩではＶCC配線やＧＮＤ配線を目的種別にレイアウト
上で分割している。即ち、グランド配線に対して大電流
を流す可能性のある保護回路については、そのグランド
配線を他の内部回路用グランド配線とは別個に布設し、
内部回路の誤動作を防いでいた。また、例えば内部回路
においても、高精度の動作が要求されるセンスアンプ等
の回路については、さらに専用のグランド配線を形成す
ることもあり、結局、半導体装置においてグランド配線
は分離して複数本形成されるのが一般的である。図９は
第一の従来例であり、ＧＮＤ１をクランプ先としてもつ
入力保護回路３とその周辺部における回路の等価回路図
である。図９においては、半導体装置における保護回路
３以外の内部回路を、保護回路３の出力が入力される初
段回路４と、この初段回路４の出力が入力される内部回
路５とに分けて示しており、また初段回路４の例とし
て、ＣＭＯＳインバータを示している。この初段回路
は、半導体装置において入出力回路として機能するもの
である。従来このように入力保護回路３が構成されてい
たので、異常な電圧が入力端子１に印加された場合、入
力保護回路３によって電圧はクランプされ余分な電流は
ノードＡを通り、グランド配線ＧＮＤ１を介してＧＮＤ
端子２に流れ込み、入力回路初段４にはクランプ電圧以
上の電圧は印加されないようになっている。また入力保
護回路３のグランド配線ＧＮＤ１と初段回路４及び内部
回路５のグランド配線ＧＮＤ２，ＧＮＤ３とは分割して
配線することにより配線長による若干の抵抗をもち、ノ
イズが伝わりにくくなっている。
ＳＩではＶCC配線やＧＮＤ配線を目的種別にレイアウト
上で分割している。即ち、グランド配線に対して大電流
を流す可能性のある保護回路については、そのグランド
配線を他の内部回路用グランド配線とは別個に布設し、
内部回路の誤動作を防いでいた。また、例えば内部回路
においても、高精度の動作が要求されるセンスアンプ等
の回路については、さらに専用のグランド配線を形成す
ることもあり、結局、半導体装置においてグランド配線
は分離して複数本形成されるのが一般的である。図９は
第一の従来例であり、ＧＮＤ１をクランプ先としてもつ
入力保護回路３とその周辺部における回路の等価回路図
である。図９においては、半導体装置における保護回路
３以外の内部回路を、保護回路３の出力が入力される初
段回路４と、この初段回路４の出力が入力される内部回
路５とに分けて示しており、また初段回路４の例とし
て、ＣＭＯＳインバータを示している。この初段回路
は、半導体装置において入出力回路として機能するもの
である。従来このように入力保護回路３が構成されてい
たので、異常な電圧が入力端子１に印加された場合、入
力保護回路３によって電圧はクランプされ余分な電流は
ノードＡを通り、グランド配線ＧＮＤ１を介してＧＮＤ
端子２に流れ込み、入力回路初段４にはクランプ電圧以
上の電圧は印加されないようになっている。また入力保
護回路３のグランド配線ＧＮＤ１と初段回路４及び内部
回路５のグランド配線ＧＮＤ２，ＧＮＤ３とは分割して
配線することにより配線長による若干の抵抗をもち、ノ
イズが伝わりにくくなっている。
【０００４】図１０は第二の従来例であり、第一の従来
例同様、グランド配線をクランプ先としてもつ入力保護
回路とその周辺回路の等価回路図である。第一の従来例
と同様なしくみによって入力保護回路が働くが、グラン
ド配線の分割が行われていないため、ノイズに対する耐
性には問題が発生しやすかった。
例同様、グランド配線をクランプ先としてもつ入力保護
回路とその周辺回路の等価回路図である。第一の従来例
と同様なしくみによって入力保護回路が働くが、グラン
ド配線の分割が行われていないため、ノイズに対する耐
性には問題が発生しやすかった。
【０００５】
【発明が解決しようとする課題】ＣＤＭ（Ｃｈａｒｇｅ
ｄ Ｄｅｖｉｃｅ Ｍｏｄｅｌ）で与えられるような早
い立ち上がりの異常電圧が入力端子に加えられた場合、
１０Ａ以上の瞬間電流が入力保護回路からグランド配線
ＧＮＤ１に流れる。現状の４Ｍ−１６Ｍ ＤＲＡＭのプ
ロセスではこの部分の配線として用いられるＡｌの配線
抵抗は数十ｍΩ／オングストローム程度であるとすると
図９に示すような配線を目的種別に分けたレイアウトで
は入力保護回路３に接続されているグランド配線ＧＮＤ
１の部分と初段回路４のＧＮＤとの間には数Ωの抵抗が
存在する。このため異常電圧印加直後において、図９に
示すように、保護回路３のグランド配線用の出力端であ
るノードＡの電位は、初段回路のグランド配線用の出力
端であるノードＢの電位にくらべて、数十Ｖ高くなる。
即ち、図１１はこの様子を示すタイミングチャートであ
り、外部入力端子１の電圧が時刻ｔ１において異常に大
きくなったとき、ノードＡの電位も同様に前述の数十Ｖ
だけ上昇している。保護回路３の出力端であるノードＣ
の電圧は、ノードＡの電圧に対して、保護回路３のクラ
ンプ電圧ＶＣを加えたものとなるので、結局ノードＣの
電圧は、接地電圧を維持しているノードＢに対し、数十
Ｖに電圧ＶＣを加えたものとなる。
ｄ Ｄｅｖｉｃｅ Ｍｏｄｅｌ）で与えられるような早
い立ち上がりの異常電圧が入力端子に加えられた場合、
１０Ａ以上の瞬間電流が入力保護回路からグランド配線
ＧＮＤ１に流れる。現状の４Ｍ−１６Ｍ ＤＲＡＭのプ
ロセスではこの部分の配線として用いられるＡｌの配線
抵抗は数十ｍΩ／オングストローム程度であるとすると
図９に示すような配線を目的種別に分けたレイアウトで
は入力保護回路３に接続されているグランド配線ＧＮＤ
１の部分と初段回路４のＧＮＤとの間には数Ωの抵抗が
存在する。このため異常電圧印加直後において、図９に
示すように、保護回路３のグランド配線用の出力端であ
るノードＡの電位は、初段回路のグランド配線用の出力
端であるノードＢの電位にくらべて、数十Ｖ高くなる。
即ち、図１１はこの様子を示すタイミングチャートであ
り、外部入力端子１の電圧が時刻ｔ１において異常に大
きくなったとき、ノードＡの電位も同様に前述の数十Ｖ
だけ上昇している。保護回路３の出力端であるノードＣ
の電圧は、ノードＡの電圧に対して、保護回路３のクラ
ンプ電圧ＶＣを加えたものとなるので、結局ノードＣの
電圧は、接地電圧を維持しているノードＢに対し、数十
Ｖに電圧ＶＣを加えたものとなる。
【０００６】従って、初段回路４においては、グランド
配線が接地電圧のままで、入力電圧が異常に上昇するこ
ととなり、トランジスタＱＮ１，ＱＰ１のゲート酸化膜
の破壊を生じることになる。
配線が接地電圧のままで、入力電圧が異常に上昇するこ
ととなり、トランジスタＱＮ１，ＱＰ１のゲート酸化膜
の破壊を生じることになる。
【０００７】また図１０に示すようなすべてのＧＮＤを
同一に接続したレイアウトでは入力保護回路直下のＧＮ
Ｄと内部回路初段のＧＮＤとの間の抵抗が図９の回路に
比して小さいため、内部回路初段での破壊はおこりにく
いが、高集積化したＶＬＳＩではノイズによる誤動作が
発生しやすくなってしまうという問題点があった。
同一に接続したレイアウトでは入力保護回路直下のＧＮ
Ｄと内部回路初段のＧＮＤとの間の抵抗が図９の回路に
比して小さいため、内部回路初段での破壊はおこりにく
いが、高集積化したＶＬＳＩではノイズによる誤動作が
発生しやすくなってしまうという問題点があった。
【０００８】
【課題を解決するための手段】本発明の半導体装置は、
外部入力端子に接続される複数に分割された接地電位配
線を備え、このうち第１の接地電位配線と他の外部入力
端子および内部入力配線の間に接続される静電入力保護
回路において前記内部入力配線が最初に接続されるトラ
ンジスタの第２の接地電位配線が前記第１の接地電位配
線と低抵抗にて接続されている。
外部入力端子に接続される複数に分割された接地電位配
線を備え、このうち第１の接地電位配線と他の外部入力
端子および内部入力配線の間に接続される静電入力保護
回路において前記内部入力配線が最初に接続されるトラ
ンジスタの第２の接地電位配線が前記第１の接地電位配
線と低抵抗にて接続されている。
【０００９】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１０】図１は本発明の第一の実施例の等価回路図
である。
である。
【００１１】本実施例においては図９に示す従来例とほ
ぼ同様なグランド配線の構造をもっているが、入力保護
回路３のグランド配線用ノードＡと初段回路４のグラン
ド配線用ノードＢとがその間の抵抗を最小にするように
接続されたうえで、グランド配線ＧＮＤ１に接続されて
いる。
ぼ同様なグランド配線の構造をもっているが、入力保護
回路３のグランド配線用ノードＡと初段回路４のグラン
ド配線用ノードＢとがその間の抵抗を最小にするように
接続されたうえで、グランド配線ＧＮＤ１に接続されて
いる。
【００１２】また、内部回路５は、グランド配線ＧＮＤ
１から分離して形成されたグランド配線ＧＮＤ２，ＧＮ
Ｄ３に接続されている。
１から分離して形成されたグランド配線ＧＮＤ２，ＧＮ
Ｄ３に接続されている。
【００１３】図２は、図１に示す保護回路３の等価回路
図であり、外部入力端子１へ印加された高電圧により、
電流を半導体基板ＳＵＢへ流すトランジスタＱ２１、信
号路に直列に挿入された抵抗Ｒ２１、抵抗Ｒ２１の電位
による電流を基板ＳＵＢへ流すダイオードＤ２１および
抵抗Ｒ２１からの信号の高電位による電流をさらにグラ
ンド配線ＧＮＤ１へ流すトランジスタＱ２２を有してい
る。
図であり、外部入力端子１へ印加された高電圧により、
電流を半導体基板ＳＵＢへ流すトランジスタＱ２１、信
号路に直列に挿入された抵抗Ｒ２１、抵抗Ｒ２１の電位
による電流を基板ＳＵＢへ流すダイオードＤ２１および
抵抗Ｒ２１からの信号の高電位による電流をさらにグラ
ンド配線ＧＮＤ１へ流すトランジスタＱ２２を有してい
る。
【００１４】図３は図２に示す回路の半導体基板上にお
ける構成の例を示す断面図である。外部入力端子からの
信号は、ポリシリコン配線３６を通してトランジスタＱ
２１を形成するＰ型拡散層３２及び抵抗Ｒ２１を形成す
るＮ+ 型拡散層３４の一端に接続されている。このとき
Ｎ+ 型拡散層３４は同時に基板ＳＵＢとの間でダイオー
ドＤ２１を形成するとともにその他端はトランジスタＱ
２２のドレインとして機能している。また、Ｎ+ 型拡散
層３４の他端はポリシリコン配線３７に接続されてお
り、ポリシリコン配線３７は、保護回路３の出力端ノー
ドＣとなるとともに、トランジスタＱ２２のゲート電極
となっている。一方、トランジスタＱ２２のソースとな
るＮ型拡散層３５は、ポリシリコン配線３８に接続され
る。このポリシリコン配線３８が、保護回路３のグラン
ド配線用出力端ノードＡとなる。
ける構成の例を示す断面図である。外部入力端子からの
信号は、ポリシリコン配線３６を通してトランジスタＱ
２１を形成するＰ型拡散層３２及び抵抗Ｒ２１を形成す
るＮ+ 型拡散層３４の一端に接続されている。このとき
Ｎ+ 型拡散層３４は同時に基板ＳＵＢとの間でダイオー
ドＤ２１を形成するとともにその他端はトランジスタＱ
２２のドレインとして機能している。また、Ｎ+ 型拡散
層３４の他端はポリシリコン配線３７に接続されてお
り、ポリシリコン配線３７は、保護回路３の出力端ノー
ドＣとなるとともに、トランジスタＱ２２のゲート電極
となっている。一方、トランジスタＱ２２のソースとな
るＮ型拡散層３５は、ポリシリコン配線３８に接続され
る。このポリシリコン配線３８が、保護回路３のグラン
ド配線用出力端ノードＡとなる。
【００１５】初段回路４のトランジスタＱＰ１は、半導
体基板ＳＵＢ上に形成されたＮウェルＮＷ上にさらに形
成されたＰ型拡散層ＱＰ１Ｓ，ＱＰ１Ｄをそれぞれソー
ス、ドレインとして形成されており、トランジスタＱＮ
１はＮ型拡散層ＱＮ１Ｓ，ＱＮ１Ｄをそれぞれソース、
ドレインとして形成されている。そしてこのソース拡散
層ＱＮ１Ｓは、ノードＢとなるポリシリコン配線３７に
接続されている。
体基板ＳＵＢ上に形成されたＮウェルＮＷ上にさらに形
成されたＰ型拡散層ＱＰ１Ｓ，ＱＰ１Ｄをそれぞれソー
ス、ドレインとして形成されており、トランジスタＱＮ
１はＮ型拡散層ＱＮ１Ｓ，ＱＮ１Ｄをそれぞれソース、
ドレインとして形成されている。そしてこのソース拡散
層ＱＮ１Ｓは、ノードＢとなるポリシリコン配線３７に
接続されている。
【００１６】ポリシリコン配線３７，３８は、さらに上
層配線として形成されたポリシリコン配線４０に、コン
タクトを介して接続されており、従ってこのポリシリコ
ン配線４０が保護回路３及び初段回路４のグランド配線
用ノードＡ，Ｂを相互に短絡することとなる。そしてポ
リシリコン配線４０は、Ａｌ配線として形成されたグラ
ンド配線ＧＮＤ１に接続されている。ポリシリコン配線
４０は、例えば幅を広く形成し、またレイアウト上可能
なかぎり短く形成することによって、低インピーダンス
を有するように形成されている。
層配線として形成されたポリシリコン配線４０に、コン
タクトを介して接続されており、従ってこのポリシリコ
ン配線４０が保護回路３及び初段回路４のグランド配線
用ノードＡ，Ｂを相互に短絡することとなる。そしてポ
リシリコン配線４０は、Ａｌ配線として形成されたグラ
ンド配線ＧＮＤ１に接続されている。ポリシリコン配線
４０は、例えば幅を広く形成し、またレイアウト上可能
なかぎり短く形成することによって、低インピーダンス
を有するように形成されている。
【００１７】図４は、外部入力端子１に異常な高電圧が
印加された場合における本実施例の半導体装置の動作を
示すタイミングチャートである。時刻ｔ１に、静電気等
に起因して入力端子１に高電圧が印加されると、その電
圧は図３に示すポリシリコン配線３６を通してＰ型拡散
層３２及びＮ+ 型拡散層３４の一端に印加される。これ
によってＰ及びＮ型拡散層３２及び３３の電位は上昇
し、トランジスタＱ２１のベース・コレクタ接合である
Ｎ型拡散層３３と基板ＳＵＢとの界面における空乏層が
拡大し、これがＰ型拡散層３２に達することにより、Ｐ
型拡散層３２から基板ＳＵＢへ電流が流れる。一方Ｎ+
型拡散層はダイオードＤ２１として機能して基板ＳＵＢ
へ電流を流しつつ、入力電圧をポリシリコン配線３７に
印加する。この場合において、半導体基板ＳＵＢは所定
の負の電位に保たれている。ポリシリコン配線３７は図
３に示すようにトランジスタＱ２２のゲート電極として
機能し、ソース、ドレインであるＮ+ 型及びＮ型拡散層
３４，３５の間の基板ＳＵＢ上にチャネルが形成され、
従ってＮ+ 型拡散層３４からＮ型拡散層３５を介して、
それにコンタクト接続されているポリシリコン配線３８
に電流が流れる。このポリシリコン配線３７は図１に示
す保護回路３の信号出力ノードＣに相当し、また、ポリ
シリコン配線３８はグランド配線用出力端ノードＡに相
当するものであり、ポリシリコン配線４０を介してグラ
ンド配線ＧＮＤ１に接続されている。従って外部入力端
子１に入力された前述の高電圧による電流はグランド配
線ＧＮＤ１を通ってＧＮＤ端子２に流され、これにより
ノードＣの電位は、保護回路３の持つ所定のクランプ電
圧ＶＣだけ、ノードＡよりも高い電圧に維持される。
印加された場合における本実施例の半導体装置の動作を
示すタイミングチャートである。時刻ｔ１に、静電気等
に起因して入力端子１に高電圧が印加されると、その電
圧は図３に示すポリシリコン配線３６を通してＰ型拡散
層３２及びＮ+ 型拡散層３４の一端に印加される。これ
によってＰ及びＮ型拡散層３２及び３３の電位は上昇
し、トランジスタＱ２１のベース・コレクタ接合である
Ｎ型拡散層３３と基板ＳＵＢとの界面における空乏層が
拡大し、これがＰ型拡散層３２に達することにより、Ｐ
型拡散層３２から基板ＳＵＢへ電流が流れる。一方Ｎ+
型拡散層はダイオードＤ２１として機能して基板ＳＵＢ
へ電流を流しつつ、入力電圧をポリシリコン配線３７に
印加する。この場合において、半導体基板ＳＵＢは所定
の負の電位に保たれている。ポリシリコン配線３７は図
３に示すようにトランジスタＱ２２のゲート電極として
機能し、ソース、ドレインであるＮ+ 型及びＮ型拡散層
３４，３５の間の基板ＳＵＢ上にチャネルが形成され、
従ってＮ+ 型拡散層３４からＮ型拡散層３５を介して、
それにコンタクト接続されているポリシリコン配線３８
に電流が流れる。このポリシリコン配線３７は図１に示
す保護回路３の信号出力ノードＣに相当し、また、ポリ
シリコン配線３８はグランド配線用出力端ノードＡに相
当するものであり、ポリシリコン配線４０を介してグラ
ンド配線ＧＮＤ１に接続されている。従って外部入力端
子１に入力された前述の高電圧による電流はグランド配
線ＧＮＤ１を通ってＧＮＤ端子２に流され、これにより
ノードＣの電位は、保護回路３の持つ所定のクランプ電
圧ＶＣだけ、ノードＡよりも高い電圧に維持される。
【００１８】しかし、この場合において、図１に示すよ
うにグランド配線ＧＮＤ１には配線抵抗６があるため、
異常な高電圧が入力されたときにはノードＡの電圧は接
地電圧には維持されず、図４に示すように上昇する。従
って、ノードＣの電圧も同様に、ノードＡの電圧にクラ
ンプ電圧ＶＣを加えただけ上昇することになり、その電
圧が図３に示す信号配線ＳＣを通して初段回路４のトラ
ンジスタＱＮ１，ＱＰ１のゲートに入力されることにな
る。
うにグランド配線ＧＮＤ１には配線抵抗６があるため、
異常な高電圧が入力されたときにはノードＡの電圧は接
地電圧には維持されず、図４に示すように上昇する。従
って、ノードＣの電圧も同様に、ノードＡの電圧にクラ
ンプ電圧ＶＣを加えただけ上昇することになり、その電
圧が図３に示す信号配線ＳＣを通して初段回路４のトラ
ンジスタＱＮ１，ＱＰ１のゲートに入力されることにな
る。
【００１９】一方、初段回路５のグランド配線用ノード
Ｂは、本実施例においては図３に示すトランジスタＱＮ
１のソースであるＮ型拡散層ＱＮ１Ｓにコンタクト接続
されたポリシリコン層３９に相当し、このノードＢは前
述のポリシリコン配線４０に接続されている。即ち、ノ
ードＡ及びＢは相互に接続され、共通のグランド配線Ｇ
ＮＤ１に接続されることになる。従って、時刻ｔ１以
降、ノードＢの電位は、図４に示すようにノードＡの電
位からポリシリコン配線４０の配線抵抗によるわずかな
電圧降下を差し引いたレベルにまで上昇する。即ち、例
えば２０００Ｖの高電圧が入力端子１に印加された場合
クランプ電圧ＶＣを１５Ｖとすれば、初段回路４のｎｃ
ｈ Ｔｒのゲートにかかる電圧即ちノードＣの電圧はノ
ードＡの電圧に対して１５Ｖ高い値が加わる。外部を含
めた系全体の即ち外部入力端子１からＧＮＤ端子２まで
の抵抗を１．５ｋΩとするとノードＡを通過する電流は
１．３Ａに達する。ノードＡとＧＮＤとの間に約５Ωの
抵抗が存在するとするとこの間の電位差は７Ｖ程度にな
る。本実施例においてはノードＡとノードＢとの間は７
Ｖよりはるかに小さく、ノードＢも実質的に７Ｖとな
る。一方、図９に示す従来の装置においてはノードＡは
７Ｖ、ノードＢは０Ｖとなる。即ち初段回路４のトラン
ジスタのゲート＝ソース間電圧は本実施例においてはク
ランプ電圧と同じ１５Ｖ程度であるが従来の装置では２
２Ｖにも達し、トランジスタの破壊される可能性は本実
施例に比べ非常に大きくなっている。本実施例によれば
グランド配線ＧＮＤ１の電位上昇にもかかわらず、初段
回路４を確実に保護することができる。
Ｂは、本実施例においては図３に示すトランジスタＱＮ
１のソースであるＮ型拡散層ＱＮ１Ｓにコンタクト接続
されたポリシリコン層３９に相当し、このノードＢは前
述のポリシリコン配線４０に接続されている。即ち、ノ
ードＡ及びＢは相互に接続され、共通のグランド配線Ｇ
ＮＤ１に接続されることになる。従って、時刻ｔ１以
降、ノードＢの電位は、図４に示すようにノードＡの電
位からポリシリコン配線４０の配線抵抗によるわずかな
電圧降下を差し引いたレベルにまで上昇する。即ち、例
えば２０００Ｖの高電圧が入力端子１に印加された場合
クランプ電圧ＶＣを１５Ｖとすれば、初段回路４のｎｃ
ｈ Ｔｒのゲートにかかる電圧即ちノードＣの電圧はノ
ードＡの電圧に対して１５Ｖ高い値が加わる。外部を含
めた系全体の即ち外部入力端子１からＧＮＤ端子２まで
の抵抗を１．５ｋΩとするとノードＡを通過する電流は
１．３Ａに達する。ノードＡとＧＮＤとの間に約５Ωの
抵抗が存在するとするとこの間の電位差は７Ｖ程度にな
る。本実施例においてはノードＡとノードＢとの間は７
Ｖよりはるかに小さく、ノードＢも実質的に７Ｖとな
る。一方、図９に示す従来の装置においてはノードＡは
７Ｖ、ノードＢは０Ｖとなる。即ち初段回路４のトラン
ジスタのゲート＝ソース間電圧は本実施例においてはク
ランプ電圧と同じ１５Ｖ程度であるが従来の装置では２
２Ｖにも達し、トランジスタの破壊される可能性は本実
施例に比べ非常に大きくなっている。本実施例によれば
グランド配線ＧＮＤ１の電位上昇にもかかわらず、初段
回路４を確実に保護することができる。
【００２０】図５は第２の実施例である半導体装置の断
面図であり、図３に示す装置と異なる点は、Ｎ型拡散層
３５、ＱＮ１Ｓに対するコンタクトをとるポリシリコン
配線３８，３９のかわりに、単一のポリシリコン配線４
１を用いてこれら拡散層３５、ＱＮ１Ｓに直接コンタク
トをとっていることである。これによりノードＡ，Ｂ間
の電位差をより小さくして保護機能を確実なものとして
いる。また本実施例によれば、図１に示すポリシリコン
配線４０を形成するための配線工程を省略でき、半導体
装置の製造を容易なものとすることができる。
面図であり、図３に示す装置と異なる点は、Ｎ型拡散層
３５、ＱＮ１Ｓに対するコンタクトをとるポリシリコン
配線３８，３９のかわりに、単一のポリシリコン配線４
１を用いてこれら拡散層３５、ＱＮ１Ｓに直接コンタク
トをとっていることである。これによりノードＡ，Ｂ間
の電位差をより小さくして保護機能を確実なものとして
いる。また本実施例によれば、図１に示すポリシリコン
配線４０を形成するための配線工程を省略でき、半導体
装置の製造を容易なものとすることができる。
【００２１】図６及び７は第３の実施例を示すデバイス
断面図及び回路図である。本実施例においては、半導体
装置の保護回路３は、保護回路用グランド配線ＧＮＤ１
１に接続し、また保護回路以外の回路のうち、保護回路
の出力が入力される初段回路４に対しても、専用のグラ
ンド配線ＧＮＤ１２を形成し、接続している。そして、
保護回路３、初段回路４を除く内部回路５は、グランド
配線ＧＮＤ２，ＧＮＤ３に接続している。即ち、図６に
示すように、保護回路３のグランド配線用ノードＡであ
るポリシリコン配線３８は、グランド配線ＧＮＤ１１
に、初段回路４のノードＢであるポリシリコン配線３９
はグランド配線ＧＮＤ１２によってそれぞれコンタクト
がとられる。
断面図及び回路図である。本実施例においては、半導体
装置の保護回路３は、保護回路用グランド配線ＧＮＤ１
１に接続し、また保護回路以外の回路のうち、保護回路
の出力が入力される初段回路４に対しても、専用のグラ
ンド配線ＧＮＤ１２を形成し、接続している。そして、
保護回路３、初段回路４を除く内部回路５は、グランド
配線ＧＮＤ２，ＧＮＤ３に接続している。即ち、図６に
示すように、保護回路３のグランド配線用ノードＡであ
るポリシリコン配線３８は、グランド配線ＧＮＤ１１
に、初段回路４のノードＢであるポリシリコン配線３９
はグランド配線ＧＮＤ１２によってそれぞれコンタクト
がとられる。
【００２２】そしてこれらグランド配線ＧＮＤ１１，Ｇ
ＮＤ１２は、ポリシリコン層６０によって相互に接続さ
れる。このポリシリコン層６０は、図６に示すようにポ
リシリコン配線３８，３９と同じ配線層内に形成するこ
とも可能である。そしてこのポリシリコン配線６０は、
グランド配線ＧＮＤ１１，ＧＮＤ１２相互の電圧を、異
常な高電圧が入力された際にも、ほぼ等しく保つことが
できるように、低インピーダンスを持つように形成され
ている。これにより本実施例によれば、入力保護回路及
び初段回路用のそれぞれのグランド配線を別々に形成で
き、配線によるレイアウトの複雑化や乱れをひきおこす
ことがなく、かつ、第１の実施例と同様にノードＢ，Ｃ
間の電位差がクランプ電圧よりも大きくなるのを防ぐこ
とができ、保護機能を確実に果たすことができる。ま
た、前述のようにポリシリコン層６０を形成するための
特別の工程の増加はない。
ＮＤ１２は、ポリシリコン層６０によって相互に接続さ
れる。このポリシリコン層６０は、図６に示すようにポ
リシリコン配線３８，３９と同じ配線層内に形成するこ
とも可能である。そしてこのポリシリコン配線６０は、
グランド配線ＧＮＤ１１，ＧＮＤ１２相互の電圧を、異
常な高電圧が入力された際にも、ほぼ等しく保つことが
できるように、低インピーダンスを持つように形成され
ている。これにより本実施例によれば、入力保護回路及
び初段回路用のそれぞれのグランド配線を別々に形成で
き、配線によるレイアウトの複雑化や乱れをひきおこす
ことがなく、かつ、第１の実施例と同様にノードＢ，Ｃ
間の電位差がクランプ電圧よりも大きくなるのを防ぐこ
とができ、保護機能を確実に果たすことができる。ま
た、前述のようにポリシリコン層６０を形成するための
特別の工程の増加はない。
【００２３】図８は第４の実施例である。ノイズをより
一層おさえるため、ＧＮＤ配線は複数のＧＮＤ端子によ
り外部入力端子自体から分離した構造を有している。本
実施例においても第一の実施例同様、入力保護回路３の
ノードＡと初段回路４のノードＢとは、その間の抵抗を
最小にするように接続されている。これにより初段回路
のｎｃｈ Ｔｒのゲート＝ソース間電圧はクランプ電圧
とそう大差ない値におさえられ、Ｔｒの破壊に至る可能
性は非常に小さい。
一層おさえるため、ＧＮＤ配線は複数のＧＮＤ端子によ
り外部入力端子自体から分離した構造を有している。本
実施例においても第一の実施例同様、入力保護回路３の
ノードＡと初段回路４のノードＢとは、その間の抵抗を
最小にするように接続されている。これにより初段回路
のｎｃｈ Ｔｒのゲート＝ソース間電圧はクランプ電圧
とそう大差ない値におさえられ、Ｔｒの破壊に至る可能
性は非常に小さい。
【００２４】
【発明の効果】以上説明したように本発明は、多種の目
的別にＧＮＤ配線を分割したＧＮＤ配線系の中で入力保
護回路のクランプ先であるＧＮＤとこの入力保護回路に
つながる内部回路の初段のＧＮＤとを共通のものを用い
ることによって、大量の電流がこの経路を通過した場合
でもほとんど前述のＧＮＤ間に電位差がつくことがない
ので入力保護回路のクランプ電圧以上の電圧が内部回路
の初段にかかることがなく、内部回路での破壊を防ぐと
いう結果を有する。
的別にＧＮＤ配線を分割したＧＮＤ配線系の中で入力保
護回路のクランプ先であるＧＮＤとこの入力保護回路に
つながる内部回路の初段のＧＮＤとを共通のものを用い
ることによって、大量の電流がこの経路を通過した場合
でもほとんど前述のＧＮＤ間に電位差がつくことがない
ので入力保護回路のクランプ電圧以上の電圧が内部回路
の初段にかかることがなく、内部回路での破壊を防ぐと
いう結果を有する。
【図１】本発明の第一の実施例の回路図。
【図２】本発明の第一の実施例の保護回路の回路図。
【図３】第一の実施例におけるデバイス断面図。
【図４】第一の実施例における装置のタイミングチャー
ト。
ト。
【図５】第二の実施例を示すデバイス断面図。
【図６】第三の実施例を示すデバイス断面図。
【図７】第三の実施例の装置の回路図。
【図８】第四の実施例の回路図。
【図９】従来の装置の回路図。
【図１０】従来の装置の回路図。
【図１１】従来の装置のタイミングチャート。
１ 外部入力端子 ２ ＧＮＤ端子 ３ 入力保護回路 ４ 初段Ｔｒ ５ 内部回路 ６ 配線抵抗
Claims (2)
- 【請求項１】 外部入力端子に接続される複数に分割さ
れた接地電位配線を備え、このうち第１の接地電位配線
と他の外部入力端子および内部入力配線の間に接続され
る静電入力保護回路において前記内部入力配線が最初に
接続されるトランジスタの第２の接地電位配線が前記第
１の接地電位配線と低抵抗にて接続されていることを特
徴とする半導体装置。 - 【請求項２】 第１及び第２の接地配線と、入力端子に
接続された入力保護回路と、前記入力保護回路の出力が
入力される第１の内部回路と、前記第１の内部回路の出
力が入力される第２の内部回路と、前記入力保護回路の
接地用端子と前記第１の内部回路の接地用端子とを相互
に低インピーダンスで接続しかつ共通に前記第１の接地
配線に接続する接続手段と、を有し、前記第２の内部回
路は前記第２の接地配線に接続されていることを特徴と
する半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5327134A JP2570610B2 (ja) | 1993-12-24 | 1993-12-24 | 半導体装置 |
| US08/361,134 US5521415A (en) | 1993-12-24 | 1994-12-21 | Semiconductor device having a circuit for protecting the device from electrostatic discharge |
| EP94120553A EP0663694A1 (en) | 1993-12-24 | 1994-12-23 | Semiconductor device having a protective circuit against electrostatic discharge |
| KR1019940036472A KR0145642B1 (ko) | 1993-12-24 | 1994-12-23 | 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5327134A JP2570610B2 (ja) | 1993-12-24 | 1993-12-24 | 半導体装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH07183457A true JPH07183457A (ja) | 1995-07-21 |
| JP2570610B2 JP2570610B2 (ja) | 1997-01-08 |
Family
ID=18195699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5327134A Expired - Fee Related JP2570610B2 (ja) | 1993-12-24 | 1993-12-24 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5521415A (ja) |
| EP (1) | EP0663694A1 (ja) |
| JP (1) | JP2570610B2 (ja) |
| KR (1) | KR0145642B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19507313C2 (de) * | 1995-03-02 | 1996-12-19 | Siemens Ag | Halbleiterbauelement mit Schutzstruktur zum Schutz vor elektrostatischer Entladung |
| DE59510495D1 (de) * | 1995-04-06 | 2003-01-16 | Infineon Technologies Ag | Integrierte Halbleiterschaltung mit einem Schutzmittel |
| EP0758129B1 (en) * | 1995-08-02 | 2001-05-23 | STMicroelectronics S.r.l. | Flash EEPROM with integrated device for limiting the erase source voltage |
| US5985705A (en) * | 1998-06-30 | 1999-11-16 | Lsi Logic Corporation | Low threshold voltage MOS transistor and method of manufacture |
| US6157205A (en) * | 1998-11-23 | 2000-12-05 | Cirrus Logic, Inc. | Grounding scheme for a high-speed data channel |
| JP3348782B2 (ja) * | 1999-07-22 | 2002-11-20 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6608744B1 (en) * | 1999-11-02 | 2003-08-19 | Oki Electric Industry Co., Ltd. | SOI CMOS input protection circuit with open-drain configuration |
| JP2002076282A (ja) | 2000-08-30 | 2002-03-15 | Nec Corp | 半導体集積回路装置及びその設計方法 |
| US6784496B1 (en) * | 2000-09-25 | 2004-08-31 | Texas Instruments Incorporated | Circuit and method for an integrated charged device model clamp |
| CN104299965A (zh) * | 2013-07-15 | 2015-01-21 | 联华电子股份有限公司 | 静电防护装置 |
| CN106205539A (zh) * | 2016-08-31 | 2016-12-07 | 深圳市华星光电技术有限公司 | 一种双向扫描的栅极驱动电路、液晶显示面板 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4342045A (en) * | 1980-04-28 | 1982-07-27 | Advanced Micro Devices, Inc. | Input protection device for integrated circuits |
| JPS61115344A (ja) * | 1984-11-09 | 1986-06-02 | Mitsubishi Electric Corp | 入力保護回路 |
| JPH0821632B2 (ja) * | 1987-01-10 | 1996-03-04 | 三菱電機株式会社 | 半導体集積回路 |
| US4987465A (en) * | 1987-01-29 | 1991-01-22 | Advanced Micro Devices, Inc. | Electro-static discharge protection device for CMOS integrated circuit inputs |
| JPH0228362A (ja) * | 1988-06-10 | 1990-01-30 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
| JP2752680B2 (ja) * | 1989-01-20 | 1998-05-18 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路装置の過電圧吸収回路 |
| JPH0465867A (ja) * | 1990-07-06 | 1992-03-02 | Toshiba Corp | 半導体装置 |
| JPH0685176A (ja) * | 1992-08-31 | 1994-03-25 | Kawasaki Steel Corp | 入力保護回路 |
-
1993
- 1993-12-24 JP JP5327134A patent/JP2570610B2/ja not_active Expired - Fee Related
-
1994
- 1994-12-21 US US08/361,134 patent/US5521415A/en not_active Expired - Lifetime
- 1994-12-23 KR KR1019940036472A patent/KR0145642B1/ko not_active IP Right Cessation
- 1994-12-23 EP EP94120553A patent/EP0663694A1/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| JP2570610B2 (ja) | 1997-01-08 |
| KR950021506A (ko) | 1995-07-26 |
| US5521415A (en) | 1996-05-28 |
| KR0145642B1 (ko) | 1998-08-01 |
| EP0663694A1 (en) | 1995-07-19 |
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