TW559828B - Semiconductor memory device - Google Patents

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TW559828B
TW559828B TW091113743A TW91113743A TW559828B TW 559828 B TW559828 B TW 559828B TW 091113743 A TW091113743 A TW 091113743A TW 91113743 A TW91113743 A TW 91113743A TW 559828 B TW559828 B TW 559828B
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power supply
memory device
semiconductor memory
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TW091113743A
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Inventor
Zengcheng Tian
Tsutomu Nagasawa
Hideki Yonetani
Tadaaki Yamauchi
Junko Matsumoto
Original Assignee
Mitsubishi Electric Corp
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Description

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[發明之背景] [發明之領域] 本發明為關於半導體記憶裝置，特別為關於可符合 各樣包裝物的墊狀物配置、電路配置及 導體記憶裝置。 寬路構成的+ [背景技術之說明] 近年’於半導體記憶裝置中，隨著大容量化的發展 了提高實際裝配的密度，乃發展出BGA(Ball Ai^ay ，球柵陣列）包裝物和MCP(Multi Chip Package，多晶片 包裝）等包裝物的小型化。
關於半導體記憶裝置上的墊狀物配置以BGA包裝物予以 包裝犄，於BGA的構造上，採用周邊墊狀物配置之構成。 又，關於以MCP予以包裝時，亦於半導體晶片疊層之構造 上’採用與BGA包裝物同樣的周邊墊狀物配置。 另一方面，以TSOP(Thin Small Outline Package)予以 包裝時，因為使用引線框架，故若作成周邊墊狀物配置， 則引線框架的設計困難，因此採用使用L〇c(Lead 〇n Ch i ρ)構造的中央墊狀物配置的構成。
圖 28 為示出χ32 倍 bit 構成之DRAM(Dynamic Random Access Memory ’動態隨機存取記憶體）中之TS〇p的栓配置 圖。此栓配置為令電源系之栓（VDD、vss、vDDq、VSSq所 代表之栓）、數據栓（DQi所代表之栓）、地址栓（Ai所代表 之栓）及控制信號栓（CLK、CKE、WE、RAS、CAS、CS等所代 表之栓）等為沿著二邊配置。尚，關於元件編號丨3 A為述於
\\365\365\2d\91113743.pid 第7頁 559828 五、發明說明（2) 後 又，圖29為示出對應於圖28所示TS〇Pi先前的以2倍 才成DRAM的墊狀物配置圖。此DRAM為對應，故與包 裝物$栓排列同=，且，於中央部排列墊狀物。 另一方面，如前述，根據半導體裝置之包裝方法使得半 $體記憶裝置之墊狀物配置構成不同，就削減製造費用、 付合多樣製品品種等方面而言為不佳。 又就扣广構成半導體記憶裝置之觀點而言，於構成多 王之X 3 2 L b i t %，例如，若欲以周邊墊狀物配置實現X 3 2 2 b 11構成的TSOP ’則在確保引線框架之空間關係上，具 有裝置為整體變成大型化之問題。 另方面，於x 1 6倍b 11以下之情形中，栓數目少，若考 心xl 6倍bit構成的BGA包裝物和Mcp，則期望以周邊墊狀物 配置，f且若考慮MCP，則期望僅配置二邊。
、，1題雖在上述將xl 6倍bit和χ3 2倍bit於交接點中定義 為夕柽而發生，但將來再進行更微細技術時，即使於x32 和x64倍bit、及比其更多Μΐ之構成化中認 會發生同樣之問題。 ~ T 、^年ί著日盃進展的高密度實裝化，半導體記憶裝置亦 、、可付a夕樣的包裝物、並且亦必須可令包裝物小型化 不可。 發明之概要 可5:夕:為用以解決此類課題’其目的為在於提供 可付合多樣包裝物的半導體記憶裝置。
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五、發明說明（4) 使用。 較佳地，記憶元件 陣列、和接續至結合執包含有含數個記憶單元的記憶單元 出輸入數據的輪出輪所含之數據輸出墊之進行與外部鈐
入電路之間進行數據傳藤j 早兀陣列與輪出輪 為當該半導體記憶事 ^ >机、、泉，且記憶單元陣歹,J 分別分割配置的四以=以 為被配置於結合墊之〜w庫^ )所構成，輸出輸入電路 匯流線為沿著各記憶；^ ::其他：邊的周邊#，且數據 其他二邊平行之記憶 ，、他一、配置，各記憶庫為與 又，若根據本發明，B配置的中央數據匯流線接續。 部電源電壓及介面電厭則半導體記憶裝置為可分別切換内 部電源電壓發生第—:的半導體記憶裝置，其具備切換内 和切換介面電壓發生^換信號的第一切換信號發生電路、 電路、和依據第一切一切換#號的第二切換信號發生之 之内部電源電壓且往^彳5唬，將外部電源電壓變換成指定 路、和依據第二切換作广電源節點輸出的内部電源發生電 程度之電壓臨限值的二號，切換成決定外部輸入信號理論 為包含第-結合塾，電路，且第一切換信號發生電路 電位之電線而發生第 據第一結合墊是否接續供給指定 人〜 I生第一切換信號，第二切換信號發生電路 為包含第二結合塾，且根據第二結合墊是否接續供給指定 電位之電線而發生第二切換信號。 如上述’若根據本發明的半導體記憶裝置，將墊狀物的 配置作成周邊墊狀物配置，且作成即使於TSOP中亦可應付
559828 五、發明說明（5) 的配置，故可應付採用先 和MCP以及多樣的包裝物c 又，作成對於第一語言 --3吾S構成^任·者可應、 更可應付多樣的使用態樣 又、’若根據本發明的半 狀物配置之電壓降低電路 置於電源墊附近，故不合 墊狀物配置的多樣包裝物 更且’令第二語言構成 成時的電壓降低電路能力 省電力化。 又，再者，若根據本發 之最小限度的打開動力電 早期開始運作且亦可省電 路’對於裝置全體的小型 又，更且，若根據本發 墊狀物配置中最適當的數 的包裝物，且，可實現注 化的半導體記憶裝置。 更且，因為於數據匯流 數據傳送時的數據延遲。 又，更且，若根據本發 周邊墊狀物配置的電壓降 前周邊墊狀物配置的BGA包裝物 構成時及大於第 付的周邊墊狀物 〇 導體記憶裝置， 亦作成周邊配置 令電源特性惡化 0 時之消耗電力更 適切化，故可於 明之半導體記憶 路，故於電源投 力4匕’並且’不 化亦有貢獻。 明之半導體記憶 據匯流條之構成 意數據傳送延遲 明之半導體記憶 低電路配置，故 一語言構成之第 配置之構成，故 將對應於周邊塾 ’且，儘可能配 ，並可應付周邊 少的第一語言構 第一語言構成時 裝置’具有必要 入後即可將裝置 需设置不要的電 裝置，作成周邊 ，故可應付多樣 所造成之特性惡 _ 條各處配置均等電路’故可防止 裝置’作成應付 如此亦可令裝置
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五、發明說明（6) 小型化。 置 線 更且，因為於感應放大帶亦可將 ，故可實現裝置的更小型化，並 $壤降低電路分散配 ’亦可強化外部電源 又，更且，若根據本發明之半導體 結合選擇（bonding option)而更換動作二^置’因為經由 各種式樣，故於裝配步驟中可將製#八電I及介面電壓之 容易。 衣0分別製作，生產控制 更且，結合選擇加上有無保險絲的泰 两、‘ L i 田射炼斷亦可更換電
壓方式，故即使於採用任一手段均為 I丌了炅 .^ J哩難之愔汉Φ ，亦可
確實進行製品的分開製作。 月况中 刀J
[較佳實施形態之說明] 一邊參照圖面一邊詳細 分為加以相同元件編號 以下，關於本發明之實施形態， 說明。尚，於圖中相同或其相當部 並且不重複其說明。 圖 圖1為機能性說明本發明半導體記憶裝置 之概略方塊 參照圖1，半導體記憶裝置為具備記憶單元陣列丨、控制 ，間電路2、地址緩衝器3、輸出入緩衝器4、列地址解工 器5、行地址解碼器6、感應放大器/輸出入控制電路·’、、 電壓降低電路8(Voltage Down Converter，以下，壬< 矛 VDC電路8)。 冉為 記憶單元陣列1為包含行列狀配置的複數記憶單元、 各記憶單元與列地址解碼器5予以接續的複數字線、心
559828 五、發明說明（7) 與感應放大器/輪出入控制電路7予以接續的複
An地為”來自外部所接受的地址信號〜 地址信號方、&制k間電路2所接受的時間信號CLK，輸出 間== 路受包含來自外部的時間信臟、時 间双此乜唬CKE、列地址選通传声 > τ /CAS、光致能俨fA/WE之疒味彳° #u/RAS、订地址選通信號 址選通作妒/1?^ ^ °。控制時間電路2為根據列地 jL 5虎/RAS及打地址選通信號/as之 二度：變化，則可判斷地址緩衝器3所取入里 電路地;其後，控制°時間 時間信號CLK且令列地址解碼哭5歹活'址虎，，” 器5輸出。 七號在列地址解碼 列地址解碼器5若依據控制時間電路2 ::單=r緩衝器3所取入的地址信號二令 另，控制時間電路2若判斷地址信號a 地址W ’則將同期於時間信號cu且令行地址:仃 化之#號往行地址解碼器6輸出。 1 6活 仃地址解碼器6若依據控制時間電路2所接受之 活化，則基於地址緩衝器3所取人的地址信號aq〜^虎^皮 記憶單元陣列1上之指定的位元線對活化。 々
I 第13頁 C:\2D.CODE\91-O9\91113743.ptd 559828 五、發明說明（8) ，應放大器/輸出人控制電路7例如若於讀出數據時 器4化位兀線對上之信號放大且透過1/〇線輸往輸出入緩衝 抑如士，對應於地址信#uAQ〜An之記憶單元陣列 早凡為被活化，並且進行數據的輸出輸入。 。己匕 輸出入緩衝窃4於數據輪出日寺’經由感應放大器 Ϊ =接受由記憶單元陣列1上之位元線對所讀 二刚IDQ，且同期於控制時間電路2所接受的 勺内 CLK並將數據DQ1〜DQi往外部輸出。 氣 μ二’輸出入緩衝器4於數據輸入時，輸出來自外部的數 1〜^Ql_’且同期於時間信號CLK並將内部數據IDQ往感 應放大/輸出入控制電路7輸出。 心 其後，感應放大器/輪出入控制電路7為經由感應放大哭 將内部數據IDQ往記憶單元陣列1上之位元線對輸出。°。 上述之控制時間電路2、地址緩衝器3、輸出入緩衝器 4、列地址解碼器5、行地址解碼器6及感應放大器/輸出入 控制電路7之各電路，為由m電路接受内部電源μ·· =供給而動作。VDC電路8為將外部電源ext . VDD降壓至指 =的内電源lnt. VDD ’且往半導體記憶裝置内之各電路 供給的電路。 (墊狀物配置） [實施形態1 ] 圖2為不出本發明貫施形態i之半導體記憶裝置之墊狀物 配置圖。參照圖2 ’墊狀物為沿著半導體記憶裝置之對向
559828 五、發明說明（9) 二邊之周邊部排列（以下，將沿著墊狀物排列二邊的周邊 區域稱為EAST/WEST帶，並且，簡稱為E/w帶）。又，以 往，於墊狀物行之最端部配置的電源,VDD墊〗1及墊 1 2，為被配置於墊狀物未排列之其他二邊的中央部附近 (以下，將沿著非EAST/WEST帶之二邊的周邊區域 NORTH/SOUTH 帶，並且，簡稱 4N/S 帶）。 ·、 若根據實施形態1，則於半導體記憶裝置之周邊E/w帶配 置墊狀物，並將最端部之電源墊配置於N/s帶的中央部附 近’故於使用引線框架的TS0P中，經由亦有效利用n/s帶 外側的空間，使得引線框架的設計變為可能，令先前困難 的周邊墊狀物配置變為可能。 、 因此，根據實施形態1的半導體記憶裝置即使為周 狀物之構造亦可應付TSOP ’且可應付以往採用周邊塾狀物 配置構造的B G A包裝物和M C P以及多樣的包束物。 [實施形態2 ] " 於實施形態2中，係令實施形態！中，再將ε 墊狀物行之端部墊狀物為與包裝物之栓排列呈逆向配 圖3為示出實施形態2之半導體記憶裝置之墊狀物配置 圖。於元件編號13〜16所示之各個墊狀物群中，配置盥包 裝物之栓排列逆向的墊狀物。即，若以-墊狀物來看，則對應於此半導體記唬1 3所不之 元件編號13的栓配置’以圖28中所示之元件編號 示。元件編號13Α之栓配置，為由端部開始依序以、 VDDQ、DQ1、DQ2、VSSQ、DQ3 之順序。 559828 五、發明說明（10) 另一方面，再參照圖3，元件編號13之墊狀物配置為由 端部開始依序以叫3、VSSQ、DQ2、DQ1、VDDQ、DQ〇之順 序’與元件編號13A之栓配置呈逆向。 、 此墊狀物之逆向配置於其他元件編號14〜16亦為同樣。 *圖4為示出關於實施形態2之半導體記憶裝置為以丁_包 t日】之引線框架的設計圖。圖4為將包裝物與半導體記憶 衣置之-角放大示出之圖示，關於其他角亦為同樣的設 計。如圖4所示般，關於端部之塾狀物為由N/s㈣㈣引 線框架為其構成，故此半導體記憶裝置可為以周 配置應付TSOP。 若根據實施形態2，則半導體記憶裝置為以周邊墊狀物 配置，且最端部之電源墊為被設置於N/s帶，並且墊狀物 行之端部的排列順序為與包裝物之栓排列呈逆向，故使得 引線框架的設計容易。 根據貫施形態2之半導體記憶裝置即使為周邊墊狀物之 構造亦可應付TSOP，且可應付以往採用周邊墊狀物配置構 造的BGA包裝物和MCP以及多樣的包裝物。 [實施形態3 ] 參照圖5，貫施形怨3為於實施形態2中，再於£ / w帶所排 列之墊狀物行的最端部，配置該半導體記憶裝置為以xl 6 倍bit使用時所用的VDD墊17及VSS墊18。於實施形態2中說 明的VDD墊1 1及VSS墊1 2可使用做為半導體記憶裝置為以 x32倍bit使用時的電源墊。 半導體記憶裝置為以X1 6倍b i t使用時，因為栓數少，故
C:\2D-C0DE\91-09\91113743.ptd 第16頁 559828 五、發明說明（11) 即使僅於E / W帶的周邊墊狀物配置亦可應付T s 〇 P。 又，於BGA包裝物中，使用做為X 16倍bit時，未使用VDD 墊11及VSS墊12而使用配置於E/W帶之VDD墊17及VSS墊18者 較可令包裝物小型化。 更且，同樣關於常使用做為幻6倍bi t的MCP，亦於MCP為 於半導體記憶裝置疊層包裝之構造上，以墊狀物為僅於二 邊配置者較易設計。 由上述，若根據實施形態3，將N/S帶所配置之VDD墊11 及V S S墊1 2為於X 3 2倍b i t使用，又，於E / W帶排列之塾狀物 行之最端部再配置VDD墊17及VSS墊18並作成於X16倍bit時 使用，故此半導體記憶裝置可應付TS〇p、BGA包裝物及MCP 等之多樣的包裝物。 [實施形態4 ] 參照圖6，實施形態4為於E/W帶排列之墊狀物行的最端 部’將VDD塾17及VSS墊18成對配置。 於BGA包裝物中，於各個墊狀物行之各個最端部可進行 接線’此實施形態4中的半導體記憶裝置可應付此狀況。
若根據實施形態4，則半導體記憶裝置為可應付多樣的 包裝物’加上於E/W帶排列之各個墊狀物行的最端部將VDd 墊1 7及VSS墊1 8成對配置，故於BGA包裝物中，電源系統為 冗長化，且可強化電源系統。 [實施形態5 ] 於實施形態5中，於E/W帶排列之墊狀物行的各個端部， 對於DQ墊間配置的VDDQ墊及VSSQ墊為設計為χ16倍bit用及
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χ32 倍bit 用。 此處，VDDQ墊及VSSQ墊為與VDD墊及VSS墊同樣地，為由 外部供給電源的電源墊。又，DQ墊為將外部和數據予以輸 出入的墊狀物。 μ 參照圖7，半導體記憶裝置為於E/w帶排列之墊狀物行的 各個端部’分別具備xl6倍bit用之VDDQ墊19及VSSQ墊20、 和x3 2倍bi t用之VDDQ墊21及VSSQ墊22。並且，VDDQ墊21及 V S S Q墊2 2為與包裝物之栓排列呈逆向配置。
因X 3 2 L b i t日寸為呈多检構造’故如上述由包裝物之检往 塾狀物行就其原樣將引線框架予以延線困難，對於E / W帶 排列之塾狀物行之端部，如圖4所示般，由n / S帶迴入引線 框架則可設計引線框架。 此處’關於以DQ墊所輸出入的數據信號DQ i，若變更信 號定義則可轉換信號順序，故亦可替換墊狀物的配置順 序，但關於電源則無法替換成電源和接地。 於是’如圖7所示般，以X32倍bit用及X16倍bit用分開 VDDQ墊及VSSQ墊，並將X32倍bit用之VDDQ墊21及VSSQ墊22 與栓排列之順序逆向配置，作成圖4所示之引線框架構 造，由包裝物之外部為VDDQ及VSSQ之排列順序相同。
另一方面，X1 6倍b i t時，因為栓數少，故不必要作成圖 4所示的引線框架設計，相反若作成如此，則半導體記憶 裝置大型化，故引線框架無法迴入。因此，將x 1 6倍b i t用 之V D D Q塾1 9及V S S Q塾2 0為與检排列之順序同向配置。 若根據實施形態5，則半導體記憶裝置於使用X1 6倍b i t
C:\2D-C0DE\91-09\91113743.ptd 第18頁 559828 五、發明說明（13) 或使用x32倍bi t均令VDDQ栓及VSSQ栓之排列順序由外部開 始為相同，故可應付多樣的包裝物，加上亦可應付乂 1 6倍 bit及x32倍bit之任一者。 [實施形態6 ] 實施形態6為實現實施形態1〜5中說明的全部墊狀物構 造0
參照圖8，於半導體記憶裝置中，於沿著各個£ / w帶的周 邊部排列墊狀物。x32倍bit用之VDD墊11及VSS墊12被配置 於N/S帶之中央部附近。又，墊狀物行之端部墊狀物為與 栓排列呈逆向配置。又，呈逆向配置之墊狀物所含的”叫 墊21及VSSQ墊22為被使用做為χ32倍bit用，且χ16倍bit用 之VDDQ墊19及VSSQ墊20為與栓排列呈同向配置。又，更 且，於各個墊狀物行之各最端部，將xl 6倍bit用之VDD墊 17及VSS塾18成對配置。 若根據實施形態6，則半導體記憶裝置可應付bga包裝 物、MCP及TSOP之任一種，更且，亦可應付xl6倍bit用或 X 3 2倍b i t用’於任一種組裝步驟中僅以結合選擇即可應付 多樣的構成。 (VDC電路）
[實施形態7 ] 於實施形態7中，亦同實施形態1〜6，墊狀物為被排列 於各個E/W帶’以往，於墊狀物行之最端部所配置之VDd墊 及VSS塾為被配置於n/s帶之中央部附近。於實施形態7 中’對應此些墊狀物配置，VDC電路被配置於電源墊之附
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近。於VDC電路中，具有記憶單元陣列用之VDCS電路、和 周邊電路用之VDCP電路。 圖9為不出實施形態7中之VDCS電路及VDCP電路之配置設 計圖。於各個E/W帶，主要將BGA包裝物及Mcp時所使用之 VDCS電路81及VDCP電路82為分別各配置2個。又，於N/s帶 之中央部，主要配置Ts〇p時所使用之VDCS電路83及VDCP電 路8 4 〇 尚，E/W帶所配置之VDCS電路81 &VDCp電路82分別亦可 使用做為xl6倍bit用，且於N/S帶配置之VDCS電路83及 VDCP電路84分別亦可使用做為χ32倍bi1;用。 又’根據使用電源之内部電路的容量，VDCS電路81、83 及VDCP電路82、84並非限定於圖9所示之數目，且亦可配 置必要數。 若根據實施形態7，對應周邊墊狀物配置iVDCS電路及 VDCP電路亦作成周邊配置，且，儘可能配置於電源墊附 近，故半導體記憶裝置不會令電源特性惡化，且亦可以周 邊墊狀物配置應付多樣的包裝物。 [實施形態8 ]
於貫施形態8中，關於實施形態7中說明之yj)cs電路81、 83或VDCP電路8 2、84，將半導體記憶裝置為以χ16倍bit使 用時和以x32倍bit使用時之能力予以切換。即，χ16倍bit 時比x32倍bit時可在小電力下動作，故可適切減低〇^電 路的能力並且省電力化。 VDCS電路81、83及VDCP電路82、84之構成為完全相同
559828 五、發明說明（15) 故以下說明VDCS電路81。 動圖10，vdcs電路81為包含差動放大電路811、和驅 動電路812、和切換雷路^ . 邱番·s 。 】3、和内部節點814、815，和外 。口電源郎點8 1 6、和内部電源節點8〗7。 ，上動it電,81 1為包含P通道M〇S電晶體⑴H U 2， VDCSlV^S1ίl日肢8ll3、8ll4。N通道M0S電晶體8ll3為將 V S電路81輸出之内部電源電位int.卿以驅動電力型式 又’N，道M0S電晶體8n 4為將内部電源電位 二。·之目私電位之基準電位VREF以驅動電位型式輸 .•隹ί f心差動放大電路811為將内部電源電位int. VDD與基 出了立EF之電位差放大的輸出電位，往内部節點川輸 _驅動電路812為包含p通道M〇s電晶體8121、8122通道 MOS電晶體8121為將差勤姑女雷攸β11 竹差動放大電路8 1 1之輸出電位以驅動電 。又’P通道M〇S電晶體8122為將後述切換電路 幸刖出電位以驅動電位型式輸入。 驅動電路812為根據差動放大電路811及切換電路8ι 3 輸出電位，將外部電源節點81 6所供給之外部電源電位 降I至内部電源電位1111：· VDD，並往内部電源節點 8 1 (輸出。 切換電路813為包含反相器81 31〜8133、和P通道m〇s電 晶=8134、8135，和N通道MOS電晶體8136。於反相器8131 中輸入之信號於此半導體記憶裝置為以xl 6倍bi t使用時為
第21頁 \\365\365\2cl\91113743.pid 559828 五、發明說明（16) Η(理論高值）程度，以x32倍bit使用時為L(理論低值）程度 之信號。P通道M0S電晶體8134為將反相器8132之輸出功$ 以驅動電位型式輸入。又，N通道M〇S電晶體8136及P通道、 MOS電晶體81 35為將反相器81 33的輸出功率以驅動電位型 式輸入又，P通道Μ 0 S電晶體81 3 5之沒極側為與外部雷、、眉 源節點816接續。 # 其次，於反相器81 31輸入之信號為高程度時，即於χ16 fbit時，切換電路813為透過ρ通道M〇s電晶體8135將内部 節點8 1 5充電至外部電源電位ex t. v。 另一方面，於反相器81 31輸入之信號為低程度時，即於 x32倍bit時，切換電路813為將内部節點814的電位程度就 其原樣輸入内部節點8 1 5。 又’ 目前’，若以X32倍bit時的動作來看’則内部電源電位 int. VDD為高於基準電位VREF時，於内部節點814所輸出之 差動放大電路811的輸出電位為在高程度，驅動電路Η?中 之P通道MOS電晶體8121、8122均為㈣ 内部電源節點817。因此，内部電源電位Μ.·為降低至 另一方面，内部電源電位lntVDD為低於基準電位…評 L氏Γΐ節點814所輸出之差動放大電路811之輸出電位為 灼為二：？電路812中之?通道_電晶體8121、8122 均為關閉’由外部電源節點816透 、8 1 22將電流供給至内部雷、、译汾料〇，7 电日日粗8 電位mUDD為上升 電源即點817。因此，内部電源 其次，若以xl6倍bit時的動作來看，此時，如上述内部 第22頁 C:\2D-C0DE\91-09\91113743.ptd 559828
Ξ:8二I電：程、度為在高程度，·驅動電路812之p通道M0S :to 為經常關閉。内部電源電位i n t · VDD為高於基 y位簡時，内部節點814所輸出之差動放大電路8n之 ^電位為在高程度，驅動電路81 2中之P通道MOS電晶體 1為關閉，抑制往内部電源節點81 7的供給電流。因 此’内部電源電位int· VDD為降低。
士另方面’内部電源電位int· VDD為低於基準電位VREF 日寸，内部節點8 1 4所輸出之差動放大電路8丨工之輸出電位為 在低程度，驅動電路812中之p通道M〇s電晶體8121為關閉 且由外部電源節點816，透過p通道M0S電晶體8121將電流 供給至内部電源節點8 1 7。因此，内部電源電位丨n t · VDD為 上升。但’因為P通道M〇S電晶體81 22為關閉，故驅動電路 812往内部電源節點817的電流供給能力為χ32倍^士時的一 半，能力被抑制。 如此’若根據實施形態8，令電力消耗比χ32倍bi t時更 少之X 16倍bit時的VDC電路能力適切化，故於χι 6倍bit時 可省電力化。 [實施形態9 ] 於實施形態8中，將X1 6倍b i t時之驅動電路8 1 2能力抑 制，而於實施形態9中，經由抑制差動放大電路8 11的能 力，則可取得與實施形態8同樣之效果。 於實施形態9中，分別使用VDCS電路81A、83A及VDCP電 路82A、84A 代替 VDCS 電路81、83 及VDCP 電路82、84 °VDCS 電路81A、83A及VDCP電路82A、84A均為同樣之構成，故於
C:\2D-CODE\91-O9\91113743.ptd 第23頁 559828 五、發明說明（18) 以下說明VDCS電路81A。 參照圖11，VDCS電路81A為包含差動放大電路811A、和 驅動電路81 2 A、·和内部節點8 1 4、和外部電源節點8 1 6、和 内部電源節點8 1 7。 差動放大電路8 11 A為於實施形態8所說明之差動放大電 路811中，再包含反相器8115，和N通道MOS電晶體8116、 8117。 於反相器8 11 5所輸入之信號於此半導體記憶裝置為以 X 1 6倍b i t使用時在高程度，以X 3 2倍b i t使用時在低程度之 h號。N通道MOS電晶體8 1 1 6為將反相器8 11 5之輸出功率以 驅動電位型式輸入。又，N通道MOS電晶體81 17為經常接受 高程度的驅動電位而被經常關閉。 其次，差動放大電路811 A為將内部電源電位int. VDD和 基準電位VREF之電位差放大之輸出電位往内部節點8 1 4輸 出’但根據反相器8 11 5所輸入之信號，將不同電位程度往 輸出節點8 1 4輸出。 又 反相态8 11 5所輸入之信號為高程度時，即χ 1 6倍匕丨七時， N通道MOS電晶體811 6為關閉，故比n通道M〇s電晶體81 i 6為 打開狀態的x32倍bit之内部814電位程度為相對變高。 另一方面，驅動電路812A為僅由p通道M0S電晶體8121所暑 構成。P通道M0S電晶體81 21為以内部節點814的電位做為 驅動電位，令外部電源節點81 6所供給之外部電源電位” ext· VDD降壓至内部電源電位int· VDD且往内部電源節點 8 1 7輸出。 μ
C:\2D-00DE\91-09\91113743.ptd 第24頁 559828 五、發明說明（19) "—"' ---- 夕Ϊ ί ί，於汕⑵電路81A中，x16倍blt時比x32倍bU時 ^ 18 1 4的电位程度為相對變高，故於驅動電路 a 由外部電源節點81 6供給至内部電源節點81 7的電 /’•L；?卬制。即，川倍…時，比x32倍bit時之VDCS電路 8 1 A的能力受到抑制。 士〇此’右根據實施形態9，則與實施形態8同樣地，令電 力f耗比X32倍bit時更少之χ16倍bi t時的慨電路能力適 刀化，故於xl 6倍bit時可達成省電力化。 (ALIVE 電路） [實施形態1 〇 ] •於K知形悲10中’於實施形態7之E/W帶所配置之χ1 6倍 用之VDCS電路81之任一者，接續動力開啟電路的^乂15 電路。 所謂ALIVE電路為如圖12所示般接續至復電4，於半導 體圯fe裝置之動力打開後，於内部電源電位int· vdd未充 分開始時發生令VDC電路能力提高的信號/auve，且往vdc 電路輸出功率的電路。
VDC電路若接受信號/AU VE則往内部電源節點的電流供 給增加、，並且進行内部電源電位intVDD的早期啟動。 圖13為示出ALIVE電路之電路構成圖。ALIVE電路1〇〇為 包含N通道MOS電晶體ΐ(π〜1〇6、和p通道M〇s電晶體1〇7〜 11 0、和電阻111、11 2，和外部電源節點丨丨3〜丨丨5、和内 部電源節點1 1 6、1 1 7，和内部節點} j 8〜丨22、和反相器 123、和輸出節點124。 ° 559828
559828 五、發明說明（21) 成。參照圖14，被輸入信號/ALIVE之VDCS電路81B為包含 VDCS電路81加上N通道MOS電晶體81 18、8119。 N通道MOS電晶體8118為將來自ALIVE電路1〇〇所輸出之信 號/ A L I V E以驅動輸入功率接受並且動作。n通道μ 〇 s電晶體 8119為將活化VDCS電路81Β之信號ACT以驅動輸入功率接受 並且動作。於以下之動作說明中，信號ACT為經常打開， 因此，N通道MOS電晶體8119為經常呈現打開狀態。
動力打開後，信號/ALIVE立即在高程度，故n通道m〇s電 晶體8 1 1 8為打開，且内部節點8 1 4之電位程度比通常之動 作時相對降低。因此，驅動電路8丨2為由外部電源節點8 j 6 往内部電源節點8 1 7供給更多之電流，且促進往内部電源 節點817的充電。即，VDCS電路81B為令内部電源電位iru. VDD早期開始動作。 ’ 其次’若内部電源電位int. VDD開啟，則信號/ALIVE呈 低程度’ N通道Μ 0 S電晶體8 1 1 8為關閉。由差動放大電路 811所輸出之内部節點814的電位程度為返回通常之程度。 尚，於圖14中，說明對實施形態8所說明之VDCS電路81 輸入彳&號/ALIVE之情況，但於實施形態9說明之VDCS電路 81A中，以同樣之構成將信號/ALI VE輸入亦可。 尚，上述雖說明關於VDCS電路，但關於VDCP電路亦為同 樣，於實施形態7中之E/W帶配置之χΐ 6倍bit用之VDCP電路 82之任一者接續ALIVE電路1〇〇。 又’於E/W帶配置VDCP電路82A時，於VDCP電路82A之任 一者接續ALIVE電路1 〇〇亦可。
559828 五、發明說明（22) 此處，一般分別配置複數的VDCS電路及VDCP電路，全部 的VDCS電路之輸出功率為接續至一個，又，全部的VDCp電 路之輸出功率亦接續至一個。 於實施形態10中，於E/W帶至少配置一個以上之χ16倍 bit用之VDCS電路81 (或VDCS電路81 Α)僅任一者為接續 ALIVE電路100 ’且於N/S帶配置之χ32倍bit用之VDCS電路 83(或VDCS電路83A)為不具有ALIVE電路。又，關於VDCp電 路亦同樣地，於E/W帶至少配置一個以上之乂丨6倍bit用之
VDCP電路82(或VDCP電路82A)僅任一者為接續ALIVE電路 100 ’且於N/S帶配置之χ32倍bit用之VDCP電路84(或VDCP 電路8 4A)為不具有ALIVE電路。 如上述，若根據實施形態1 〇，則半導體記憶裝置為具備 最小必要限度的AL I VE電路1 0 0，故裝置可早期開始且亦可 省電力化，更且，於未設置不必要的A L I V E電路下，對於 裝置之小型化亦有貢獻。 (數據匯流線之構成） [實施形態11 ]
於實施形態11中，構成對應周邊墊狀物配置的最適數 據匯流線。首先，於圖1 5中示出比較用之TSOP包裝時之先 前之中央墊狀物配置中之數據匯流線的設計。 圖1 5為由數據傳送面概念地示出半導體記憶裝置之圖 示，半導體記憶裝置為包含記憶庫2 01〜2 0 4，和DQ墊 2 0 5、和局部I / 0線2 0 6、和數據匯流線2 0 7。 記憶庫201〜204為包含數個記憶單元的記憶單元陣列。
C:\2D-CODE\9】-09\91]13743 .ptd 第28頁 559828 五、發明說明（23) D Q墊2 0 5為進行外部與信號派送的端子。 局部I / 0線2 0 6 (以下，稱為L I 0線2 0 6 )為進行各記憶庫 2 0 1〜2 0 4與數據匯流線2 0 7之數據派送的I / 〇線，圖中，包 含各記憶庫與數據匯流線2 0 7接續之全部箭頭線。 數據匯流線2 0 7為於半導體記憶裝置上所配線的數據匯 流線。 中央墊狀物配置時，於晶片中央配置Dq墊2〇5及於其附 近配置輸出入電路（未予圖示），故由各記憶庫2〇1〜204透 過L I 0線2 0 6所讀出之數據，為透過晶片中央部布置之各記 憶庫2 0 1〜2 0 4所接續的數據匯流線2 〇 7，往輸出入電路及 DQ墊2 0 5輸出。 蒼照圖1 6 ’示出根據此實施形態丨丨之數據匯流線的布 置。DQ墊2 0 5為對應於周邊墊狀物配置而被配置於E/w帶。 數據匯流線207為配線至各記憶庫間及E/w帶的記憶庫端。 又’數據為由各記憶庫，於元件編號2 〇 7丨所示之中央數據 匯流線中讀出。 周邊塾狀物配置時，因於E/w帶配置DQ墊2〇5及於其附近 配置輸出入電路（未予圖示），故必須將各記憶庫2 〇 1〜2 〇 4 透過LIO線20 6所讀出之數據，傳送至E/w帶的DQ墊2〇5。於 疋，於實施形態11中，各記憶庫所讀出之數據為於中央之 數據匯流線207 1進行，經由記憶庫間往E/w帶所配置的輸 出入電路及DQ墊傳送數據。尚，關於書寫輸入時，信號途 徑亦相同。 此處’令各記憶庫反轉將LI〇線2〇6朝向晶片外端，且於 第29頁 559828
559828 五、發明說明（25) 〜 所示之情況相同。 若根據實施形態1 3，則與實施形態1 1同樣地，因為作成 於周邊墊狀物配置中最適的數據匯流線構成，故半導體^ 憶裝置可應付多樣的包裝物，且可實現注意數據傳送延遲 所造成之特性惡化的半導體記憶裝置。 [實施形態1 4 ] 於實施形態1 4中，構築出階層I / 0構成之記憶單元陣歹 時之最適的數據匯流線。參照圖1 9，示出根據此實施形態 14之數據匯流線20 7的布置。於階層I/O構成中，透過球^ Ϊ /0線2 0 9 (圖中，包含各記憶庫與數據匯流線2 0 7接續之全 部的箭頭線）並由平行於E/W帶之各記憶庫輸出入數據。於<· 是，於實施形態1 4中，來自各記憶庫之數據為於中央的數 據匯流線2 0 7 2中被t買出’並且被傳送至E / W帶所配置的輪 出入電路及DQ墊。 若根據實施形態1 4，因為於階層I / 0構成之記憶單元陣 列時作成周邊墊狀物配置中最適的數據匯流線構成，故即 使為階層I /0亦可實現可應付多樣包裝物的半導體記憶裂 置。 … [實施形態1 5 ] 於實施形態1 5中，以周邊墊狀物配置時之數據匯流線長 _ 之縮短化為其目的’將各記憶庫予以分割，且於分割之各 記憶庫間配線以數據匯流線。參照圖2 0，半導體記憶裝置 中之各記憶庫2 0 1〜2 0 4分別以記憶庫2 0 1 1、2 0 1 2，記憶庫 20 2 1、2 0 22，記憶庫 2 0 3 1、2 032 及記憶庫 204 1、2042 於
C:\2D-CODE\91-O9\91113743.ptd 第31頁 559828 五、發明說明（26) N/S方向上二分割。記憶庫2 012與記憶庫2042為交換配 置，記憶庫20 22與記憶庫2 0 32為交換配置。其次，於可分 割之空間中配線以數據匯流線20 7 3、2074，透過各記憶庫 與L 10線20 6進行數據的派送。 如圖2 0所示般將記憶庫予以分割，則可令數據匯流線長 度大幅縮短。 若根據實施形態1 5 ’將各記憶庫予以分割，並且經由交 換一部分墊狀物之配置，使得數據不會由NORTH側往SOUTH 側進行傳送，故即使為周邊墊狀物配置亦可縮短數據匯流 線長度，且可實現注意數據傳送延遲所造成之特性惡化的 半導體記憶裝置。 (VDC電路之配置） [實施形態1 6 ] 於實施形態16中，於N/S帶所配置之VDC電路為被配置於 沿著N/S帶之周邊部所配線之内部電源線VDDS線的下方。 首先，於圖2 1中示出做為比較之中央墊狀物配置時之VDC 電路配置例。圖21為僅示出半導體記憶裝置之north侧（於 SOUTH側亦同樣）’於NORTH端將内部電源線VDDS線予以配 線，且於記憶庫間配置VDD墊狀物1 1及VDC電路8。 圖2 2為示於根據實施形態1 6之周邊塾狀物配置時之v j) C 電路8的配置圖。圖22亦與圖2 1同樣地，僅圖示半導體記 憶裝置之NORTH側。VDD墊11及VDC電路8並非於記憶庫間而 為沿著NORTH端配置，且VDC電路8為被配置於VDDS線之下 方0
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若根據實施形態1 6，則對應於周邊墊狀物配置，將VDC 電路8由記憶庫間配置更換成N/s帶，故可令記憶 窄，且可令晶片小型化。 & [實施形態1 7 ] 貫施形悲1 7為將小型的VDC電路予以分散配置令妒置更 加/丄、型化。參照圖23，VDC電路SA，使用小型電路，、且於 延著N/S帶之外部電源線VDD線下方被分散配置。 尚，VDC電路為在構成VDC電路的電路中，驅動電路於構 造上為大，且差動放大電路為小，故僅將VDC電路中的驅
動電路予以分散配置，關於差動放大電路即使未分散化亦 玎。但，此時，由差動放大電路至驅動電路為止的路徑綈 長，必須注意雜訊。 二又 或者，令分散配置之數個驅動電路各具備一個差動放大 電路亦可。二個驅動電路若為以一個差動放大電路左右， 則差動放大電路與驅動電路之距離可縮短，且雜訊耐性 不會惡化。 #如此，若根據實施形態丨7，因為令小型的VDC電路沿 著N / S帶分散配置，故可再使得裝置小型化。 [實施形態1 8 ]
於實施形態1 8中，於再令裝置小型化之目的下，將小型 的VDC電路8B於記憶單元陣列上的感應放大帶中分散配 置。 參照圖24，VDC電路8B為使用小型電路，並且於記憶單 元陣列上之感應放大帶中分散配置。外部電源線VDI)線為
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=13、和輸出節點3114所構成。輸出信號/ ^ V為衣組裝步驟中，將電壓選擇墊3111是否接線至VDD 墊=以切換。即，動作電源的電壓方式為3· 3V時，經由
H選擇墊3⑴無任何接、線，則可使得切換信號發生電路 、1為將/ 0LV以高程度輸出至輸出節點3114。又，動作電 源的電壓方式為2· 5V時，經由令電壓選擇墊31n為與VDD 墊以電線接續，則可使得切換信號發生電路31 i為將/必lv 以低程度輸出至輸出節點3丨丨4。
、差動放大電路312為由P通道MOS電晶體3121、3122，和N
通道MOS電晶體3 123〜3 125所構成。N通道MOS電晶體3 123 為將内部電源電位inteVDD輸入驅動電位且動作。^準電 位VREF可任意設定成通常電壓時之内部電源電壓int. VDD 的目標電壓。N通道MOS電晶體3 125為將來自切換信號發生 電路31 1的輸出功率/ 0 LV以驅動電位型式輸入。 •差動放大電路312於/ 0LV為高程度時，將内部電源電位 int.VDD與基準電位vref之電位差予以放大並且輸出至内 部節點316。又，差動放大電路3丨2於/ 0LV為低程度時不 動作。/ 0 LV為在低程度時，因n通道M0S電晶體315為打 開’故内部節點3 1 6的電位程度經常為低程度。
驅動電路313為由p通道M0S電晶體3131所構成。p通道 M0S電晶體3 1 3 1為將内部節點3 1 6的電位以驅動電位型式輸 入動作。Ρ通道M〇S電晶體31 31於内部節點316為低程度時 為打開’且由外部電源節點3丨7對内部電源節點3丨8進行充 電’内部節點3 1 6為高程度為關閉，且不對内部電源節點
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第36頁 559828 五、發明說明（31) 325 〜328 〇 ^換信號發生電路321為由電壓選擇塾3211、和反相器 3 12、和電阻3213、和輸出節點3214 =於組裝步驟中’以電壓選擇侧丄：= _ 2切換。即’介面方式為m介面時，㉟由對電壓 ^ 1 1無任何接線，使得切換信號發生電路3 2 1為將 輸出#號/ 0 I 〇以高程度輸出至輸出節點32丨4。又，;面 =式為1.8V介面時，電壓選擇塾3211為與觸塾以電線接 ί出號發生電路321為將輸出信號/010以低程度 輸出至輸出節點3 2 1 4。 TTL介面用輸入電路322及丨· 8V介面用輸入電路“^ 對於士個輸入信號之臨限值為不同的n〇r閘。 ”、、 =’若輸出信號/ 01〇為高程度，則節點33 …職介面用輸入電路322所心 儿 為低耘度，故丁丁L介面用輸入電路32 2為根據外 所輸入之外部輸入信號(例如地址信號上 /)而動作。因此’外部輸入信號為根據TTL介面用輸 1電的臨限值而決定理論程度，並且透過反相器輸 and電路324及反相器327而往電路内部輸出。 輸2 “號/必1〇為低程度時，L 8V介面用輸入電路 為彳艮_據外部輸入端子331所輸入的外部輸入信號而動 鲈ώ τΐ面’於m介面用輸入電路32 2所輸入之輸出信 ，010 ^局程度，故節點32 9為呈高程度固定。因此，外 邛輸入彳§號為根據丨· 8V介面用輸入電路3 23之臨限值而決 559828 五、發明說明（32) 定理論程度，並且透過反相器326、NAND電路324及反相器 327而往電路内部輪出。 β如上述若根據貫施態樣1 9，則經由結合選擇將動作電 壓及”面電壓之各方式予以切換，故於組裝步驟中可將製 品分開製作，可令生產控制容易。 [實施形態2 0 ] 貫，形悲2 0為分別使用切換信號發生電路3 1 1 A、3 2 1 A， 代替實施形態19所說明的切換信號發生電路311、321。 切換信號發生電路311A與切換信號發生電路32u為構造 相同’故以下說明切換信號發生電路3丨丨A。 切換信號發生電路3丨丨A為用以發生切換信號，故兼且墊 狀物^保險絲。參照圖27，切換信號發生電路3lu為具備 切換信號發生電路31 1加上保險絲3 J丨5。輸出信號/必Ly 根據電壓選擇墊31U是否接線至VDD墊、加上保險絲3ιΐ5’' 是否以雷射熔斷亦可將其切換。 BGA包裝物等之小型包裝物、和χ32倍bit等之多栓構成 之情況由於空間上之問題，有時亦難對墊狀物進行接線。 此類情況，以有無對於保險絲3丨丨5之雷射熔斷，則可進— 切換信號發生電路3 11 A之輸出信號/ 0 LV的切換。 订
又，於採用接線、雷射熔斷之任何手段之情況、錯誤 行雷射斷之情況均於此實施形態2 〇中，可經接線' 復。 、、、，U 若根據實施形態2 0，則因為具備結合選擇及雷射熔 種手段做為切換製品方式的手段，故即使於任何炎兩 τΧ ^困
559828 五、發明說明（33) 難之情形中，亦可確實進行製品的分開製作。 本回所揭示的實施形態於全部方面為例示，而非為限 制。本發明之範圍並非為上述實施形態之說明而為根據申 請專利範圍所示，且意圖包含與申請專利範圍為均等意義 及範圍内之所有的變更。 元件編號之說明 1 記憶單元陣列 2 控制時間電路 3 地址緩衝器 4 輸出輸入緩衝器 5 列地址解碼器 6 行地址解碼器 7 感應放大器/輸出入控制電路 8 電壓降低電路 11 VDD墊 12 VSS墊 13 〜16 墊 17 VDD墊 18 VSS墊 19 VDDQ 墊 20 VSSQ 墊 21 VDDQ 墊 22 VSSQ 墊 81 VDCS 墊
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五、發明說明（34) 82 VDCP電路 83 VDCS電路 84 VDCP電路 100 ALIVE電路 1 01〜 106 N通道MOS電晶體 107〜 110 P通道MOS電晶體 1 1卜 112 電阻 1 13〜 115 外部電源節點 116、 117 内部電源節點 1 18〜 122 内部節點 123 反相器 124 輸出節點 201〜 204 記憶庫 205 DQ墊 206 局部I / 0線 207 數據匯流線 208 均等電路 302 介面電壓型切換電路 31 1 切換信號發生電路 31 1 A 切換信號發生電路 312 差動放大電路 313 驅動電路 314 反相器 315 N通道MOS電晶體 \\365\365\2cl\91113743.pid 第40頁 559828 五、發明說明（35) 316 内部節點 317 外部電源節點 318 内部電源節點 321 切換信號發生電路 321 A 切換信號發生電路 3 2 2 TTL介面用輸入電路 3 2 3 1.8V介面用輸入電路 3 24 NAND 電路 3 2 5〜3 2 8 反相器 811 差動放大電路 81 2 驅動電路 813 切換電路 814 '815 内部節點 816 外部電源節點 817 内部電源節點 2 0 1 1、2 0 1 2、2 0 2 1、2 0 2 2、 記憶庫 2031 、 2032 、 2041 、 2042 2 0 7 2、20 73、2 0 74 數據匯流線 3111 電壓選擇墊 3112 反相器 3113 電阻 3114 輸出節點 3121、3122 P通道MOS電晶體 3123〜3125 N通道MOS電晶體
\\365\365\2d\91113743.ptd 第41頁 559828 五、發明說明（36) 3131 P通道MOS電晶體 3211 電壓選擇墊 3212 反相器 3213 電阻 3 214 輸出節點 81 1 1、81 1 2 P通道MOS電晶體 8113、8114 N通道MOS電晶體 81 1 8、81 1 9 N通道MOS電晶體 8131〜8133 反相器 8134、8135 P通道MOS電晶體 8136 N通道MOS電晶體
\\365\365\2d\91113743.ptd 第42頁 559828 圖式簡單說明 圖1為機能性說明本發明半導體記憶裝置之概略方塊 圖。 圖2為示出本發明實施形態1之半導體記憶裝置的墊狀物 配置圖。 圖3為示出本發明實施形態2之半導體記憶裝置的墊狀物 配置圖。 圖4為示出本發明實施形態2之半導體記憶裝置為以TSOP 貫裝時之引線框架的設計圖。 圖5為示出本發明實施形態3之半導體記憶裝置之墊狀物 配置圖。 圖6為示出本發明實施形態4之半導體記憶裝置之墊狀物 配置圖。 圖7為示出本發明實施形態5之半導體記憶裝置之墊狀物 配置圖。 圖8為示出本發明實施形態6之半導體記憶裝置之墊狀物 配置圖。 圖9為示出本發明半導體記憶裝置之VDCS電路及VDCP電 路之配置設計圖。 圖1 0為本發明實 圖1 1為本發明實 圖1 2為概略性說 圖13為圖12所示 圖1 4為輸入來自 作之VDCS電路的電 施形態8之VDCS電路 施形態9之VDCS電路 明本發明ALIVE電路 之AL I VE電路的電路 圖12所示ALIVE電路 路圊。 的電路圖。 的電路圖。 機能的方塊圖。 圖。 所輪出信號並且運
559828 圖式簡單說明 圖1 5為 圖16為 匯流線的 圖1 7為 匯流線的 圖1 8為 匯流線的 圖1 9為 匯流線的 圖20為 匯流線的 圖21為 圖2 2為 電路配置 圖2 3為 電路配置 圖24為 電路配置 圖25為 圖2 6為 圖27為 圖。 圖28為 圖29為 示出中央墊狀物配置時之數據匯流線的呈現圖。 示出本發明實施形態11之半導體記憶裝置之數據 王現圖。 示出本發明實施形態1 2之半導體記憶裝置之數據 呈現圖。 示出本發明實施形態1 3之半導體記憶裝置之數據 呈現圖。 示出本發明實施形態1 4之半導體記憶裝置之數據 呈現圖。 示出本發明實施形態1 5之半導體記憶裝置之數據 呈現圖。 示出中央墊狀物配置時之VDC電路配置圖。 示出本發明實施形態1 6之半導體記憶裝置之γ d c 圖。 示出本發明實施形態1 7之半導體記憶裝置之VDC 圖。 示出本發明實施形態1 8之半導體記憶裝置之VDc 圖。 本發明之動作電壓型式切換電路的電路圖。 本發明之介面電壓型式切換電路的電路圖。 本發明實施形態2 0之切換信號發生電路的電路 示出x32倍bit構成之DRAM中之TSOP的栓配置圖。 示出x32倍bi t構成之DRAM中之TSOP時的先前塾狀 559828 圖式簡單說明 物配置圖。 uni C:\2D-C0DE\91-09\91113743.ptd 第45頁

Claims (1)

  1. 559828 六、申請專利範圍 1 · 一種半導 導體記憶裴置 具備將外部 上述記憶元 之複數的結合 於該半導體 置第一電源墊 於分 包含第 2.如 該半導 分別 線、上 該半 一種予 分別 線、上 3 ·如 該半導 言構成 當該 分別 線、上 當該 別沿著 一電源 申請專 體記憶 體記憶 所輪人 件為分 墊， 記憶裝 及第一 與上述 墊及第 利範圍 裝置為 令上述第 述第一 導體記 以包裝 令上述 述第二 申請專 體記憶 之第二半導體 令上述 述第二 半導體 電 接地墊 憶裝置 時， 第二電 接地塾 利範圍 裝置為 語言構 記憶裝 第二電 接地墊 記憶裝 裝置，其為可應付多樣 ^衣的矩形半 之數據予以記憶的記憶元件、 別派送至外部和電源、金+ 數據及信號用 置之對向二邊的各個中止 接地塾， 巾央部附近’配 二邊不同的其他二邊的周邊部，排列 二接地塾之其他的結合塾。 第1項之半導體記憶裝置/其中，舍 經由TSOP予以包裝時， w 源塾為與供給外部電源之引線框芊接 為與經接地之引線框架接線供使用， 為經由BGA包裝物及多晶片包裝物任 源墊為與供給外部電源之引線框架接 為與經接地之引線框架接線供使用。 第1項之半導體記憶裝置，其中，當 可將第一語言構成、及大於該第一語 成予以切換， 置為以上述第一語言構成被使用時， 源墊為與供給外部電源之引線框架接 為與經接地之引線框架接線供使用， 置為以上述第二語言構成被使用時，
    C:\2D-C0DE\91-09\91113743.ptd 第46頁 ^專利範圍 _____ 線分^士述第一電源塾為與供給 ^~ 述弟一接地墊為與、細技从 P電源之引線框架接 第如申請專利範圍第3 之引線框架接線供使用。 再他-、友t , 艾馬分別被配晋於V八α , 5.:ΐΐ==塾行的各個最端部。 上述 備將上't::專利範圍第1項之半導體記”置甘 綠電ΐΐΓ=所供給之外部電源電〜= 將 0弟一電壓降低電路、和 又換成内部電 源電位：J:::=所供給之外部電源電位變換成 、儿的弟一電壓降低電路， 丨儿文換成内部電 上述第一電壓降低電 —=地墊之附近， 為被配置於上述第—電源墊及第 二二電壓降低電路為被配置於上述第_Φ 安地墊之附近。 弟一電源墊及第 對當該半導體記愔枣’l弟- 一堅降低電路分別為包含 内：電源、節點、和“之内部電路供給内部電源電“ 將上、十卜°p電源電位的外部電源節點、和 上述内部源電位且供給至 第：：！=;裝置為可將第-語言構成、及大於上述 :5構成之第二語言構成予以切換， ^ κ m源i生電路為在該半導體記憶裝置為以上述 第47頁 C:\2D-CODE\91-O9\91113743.ptd 、申請專利範圍 第一評t構、 祁電源節點所供給的t =由上述外部電源節點往上述内 7如申請專利範圍第 備外部電源投入後，八、、之半導體記憶裝置，其中，具 到指定電仿為止的動:述内部電源電位發生活化信號直 上诚叙丄 切刀開啟電路， 上述動力開啟電路為 之上述第二電壓降低電路^ 一個接續至具備至少一個以上 上述動力開啟電路所拉病^ 據由上述動力開啟電路所^ t上述第二電壓降低電路為根 部電源節點往上述内部雷、馬：的上述活化信號，令上述外 δ· ^ t tt ^ .J II i ^ ^ ^ ° 述第-電壓降低電路為一二，記f裝置，其Λ’上 電路，被脱番於π英2t〔D 5己fe早兀陣列電源的電壓降低 雷，；自' ' W半導體記憶裝置外周所配線之内部 电你線的下方。 9.如申請專利範圍第1項之半導體記 直中， 述沿著各個其他二邊所排列之各個結合塾行端部所配置的 硬數的結合塾’為與該半導體記憶裝置被封入之包裝物的 才王排列呈逆向配置。 1 0 ·如申請專利範圍第9項之半導體記憶裝置，其中，上 述沿著各個其他二邊所排列之結合墊行為各別含有至少一 對以上之第一語言構成所使用的第三電源墊及第三接地墊 之對、及大於上述第一語言構成之第二語言構成所使用的 第四電源墊及第四接地墊之對， 上述第三電源墊及第三接地墊之對以及上述第四電源墊
    C:\2D-CODE\91-O9\91113743.ptd 第48頁 559828 六、申請專利範圍 邊 及第四接地墊之對，各別被配置於上述沿著各個 所排列之結合墊行之該各個端部， 、一 上述第三電源塾及第三接地墊為與該半導體記 封入之包裝物的栓排列呈同向配置， 心扁置破 上述第四電源墊及第四接地墊為與該半 封入之包裝物的栓排列呈逆向配置。 丨…凌置被 、11.如申請專利範圍第丨項之半導體記憶裝置，豆 述記憶元件為包含含有複數記憶單元的記憶單元i ^ 接續至上述結合墊所含之數據輸出入墊之進行外盥J 據輸出入的輸出入電路、和 人數 進行上述記憶單元陣列與上述輸出入電路之 送的數據匯流線， M據傳 上述記憶單元陣列為將該半導體記憶裝置於中央 5區分形成的四個區域所分別分割配置的四個記憶庫所5 上述輸出入電路為沿著上述結合墊之行以及該 的周邊部配置， 、他一邊 上述數據匯流線為沿著上述各記憶庫間及上述 配置， 、心一邊 上述各記憶庫為與上 他平行之上述 置的中央數據匯流線接續。 。厚間配 1 2 _如申請專利範圍第1丨項之半導體記憶裝置，其 亡述具備於指定期’指定電位設定上述數據匯流線’ 等電路， ％的％
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    559828 六、申請專利範圍 上述均等電路Α 之上述數據匯流结 矛上述各記倍庙 13.tt ^ # ^ ^ ^ 〇 4 、f ~ P Α β 靶圍第】項之半導體記丨音# ¥ 4+ 述為包含含有複數記憶單元的b，ί中’上 :上述弟—電源墊所供給電：：7C陣列、和 源電位I對上述記憶單位變換成内部電 上述電壓降低電路為於：=:;=電壓降低電路， 放大帶中予以小型化配置，透過虚上述二列上之各個感應 一外部電源線接續且於哼-卜°P電源線、及與上述第 外部電源線，由上述第X :心早兀陣列上複數配線的第二 π.-種半導體記V;置電，給上述外部電源電位。 面電壓予以分別切換的半導雕^為可將内部電源電壓及介 具備切換上述内部電源二s己憶裝置， 切換信號發生電路、和、^ 發生第一切換信號的第一 切換上述介面電壓且發 發生電路、和 弟~切換信號的第二切換信號 根據上述第一切換信號， 内部電源電壓並往内部電 j外4電源電壓變換成指定的 路、和 Λ、節點輪出的内部電源發生電 根據上述第二切換信號，h 並切換電壓之臨限值的於 》、定外部輸入信號之理論程度 上述第一切換信號發電路， 上述第一結合墊是否接續供3為包含第一結合墊，且根據 、“給指定電位之電線而發生該第
    559828 六、申請專利範圍 一切換信號， 上述第二切換信號發生電路為包含第二結合墊，且根據 上述第二結合墊是否接續供給指定電位之電線而發生上述 第二切換信號。 1 5.如申請專利範圍第1 4項之半導體記憶裝置，其中， 上述第一切換信號發生電路為再含有將上述第一結合墊所 接續之節點及内部電源節點予以接續的第一保險絲，根據 上述第一保險絲是否雷射熔斷而發生上述第一切換信號， 並且於上述第一保險絲誤切斷時，根據上述第一結合墊是 否接續供給指定電位之電線而發生上述第一切換信號， 上述第二切換信號發生電路為再含有將上述第二結合墊 所接續之節點及内部電源節點予以接續的第二保險絲，根 據上述第二保險絲是否雷射熔斷而發生上述第二切換信 號，並且於上述第二保險絲誤切斷時，根據上述第二結合 墊是否接續供給指定電位之電線而發生上述第二切換信 號。
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