JPH038363A

JPH038363A - 樹脂封止型半導体装置

Info

Publication number: JPH038363A
Application number: JP1143676A
Authority: JP
Inventors: Yoshitaka Kinoshita; 木下　嘉隆; Satoru Koshiba; 小柴　悟
Original assignee: Hitachi Ltd; Akita Electronics Co Ltd
Current assignee: Hitachi Ltd; Akita Electronics Systems Co Ltd
Priority date: 1989-06-05
Filing date: 1989-06-05
Publication date: 1991-01-16
Anticipated expiration: 2013-05-13
Also published as: JP2748940B2; KR910001951A; KR0154532B1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、樹脂封止型半導体装置に関し、特に、シング
ルインラインパッケージ構造を採用する樹脂封止型半導
体装置に適用して有効な技術に関するものである。

〔従来の技術〕

実装密度が高い樹脂封止型半導体装置として、Ｚ　Ｉ　
Ｐ（Ｚｉｇｚａｇ　Ｉｎ−１ｉｎｅ　Ｐａｃｋａｇｅ）
構造を採用した樹脂封止型半導体装置がある。この樹脂
封止型半導体装置はタブの表面上に搭載された半導体ペ
レットを樹脂封止部（レジン）で気密封止している。半
導体ペレットには例えばＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒ
ａｎｄｏ−八ｃｃａｓｓ　Ｍｅ＋ｍｏｒｙ）が搭載され
る。半導体ペレットの外部端子（ポンディングパッド）
はボンディングワイヤを介在させてインナーリードの一
端側に電気的に接続される。インナーリードの他端側は
アウターリードに一体に構成される。アウターリード（
外部ピン）は樹脂封止部の一面に複数本ジグザグに配置
される。

ＺＩＰ構造を採用する樹脂封止型半導体装置はそのアウ
ターリードを介して実装基板に実装される。この樹脂封
止型半導体装置は半導体ペレットの素子形成面、インナ
ーリード、アウターリードの夫々を実装基板に対してほ
ぼ垂直に配置する。

つまり、ＺＩＰ構造の樹脂封止型半導体装置はＤＩ　Ｐ
（Ｄｕａｌ　Ｉｎ−１ｉｎｅ　Ｐａｃｋａｇｅ）、ＳＯ
Ｐ（Ｓｍａｌｌ○ｕｔ−１ｉｎｅ　Ｐ　ａｃｋａｇｅ）
の夫々に比べて実装基板上での占有面積が小さく実装密
度が高い。

なお、ＺＩＰ構造を採用する樹脂封止型半導体装置につ
いては例えば特願昭６２−２６４６７９号に記載されて
いる。

〔発明が解決しようとする課題〕

本発明者は半導体ペレットに　１［Ｍｂｉｔｌの大容量
を備えたＤＲＡＭを搭載するＺＩＰ構造の樹脂封止型半
導体装置の開発を行っている。ＤＲＡＭのメモリセルは
メモリセル選択用ＭＩＳＦＥＴと情報蓄積用容量素子と
の直列回路で構成される。

ＤＲＡＭの周辺回路は相補型ＭＩＳＦＥＴ、バイポーラ
トランジスタの夫々を組合せて構成される。

前記半導体ペレットは平面長方形状で構成され、ＤＲＡ
Ｍの大容量化が進むにつれて、この半導体ペレットの平
面サイズは増大される。これに対して、ＺＩＰ構造の樹
脂封止型半導体装置は、統一の標準規格に基づき４００
［ｍｉｌ］のサイズで構成される。

前記ＤＲＡＭはアクセスタイムの高速化を図る目的でア
ドレスノンマルチ方式を採用する。このアドレスノンマ
ルチ方式の採用により、半導体ペレットの素子形成面に
配置されるアドレス信号用外部端子数はアドレスマルチ
方式の２倍になる。

例えば、半導体ペレットはアドレス信号用外部端子、ク
ロック系信号用外部端子、データ信号用外部端子、電源
用外部端子等少なくとも２８個の外部端子が必要とされ
る。このため、外部端子は半導体ペレットの長方形状の
各辺（４辺）の夫々に沿った周辺部分の素子形成面に配
置される。この半導体ペレットを樹脂封止部に封止した
場合、樹脂封止部のアウターリードが配列された面に対
向しかつ最つども離隔する半導体ペレットの辺に沿って
配置された外部端子に電気的に接続するために、インナ
ーリードを引き回す必要が生じる。前述のように、半導
体ペレットの大型化及びＺＩＰ構造の樹脂封止型半導体
装置のサイズの規制があるので、樹脂封止部にはインナ
ーリードの引き回しを行う領域がほとんどない、このた
め、インナーリードの引き回しの領域に相当する分、樹
脂封止部のサイズが特に高さ方向のサイズが増大し、Ｚ
ＩＰ構造を採用する樹脂封止型半導体装置が大型化する
という問題点が生じる。

また、このＺＩＰ構造を採用する樹脂封止型半導体装置
の大型化は、メモリボードに実装された際、メモリボー
ドの立体的な実装密度を低下するという問題点を生じる
。

本発明の目的は、シングルインラインパッケージ構造を
採用する樹脂封止型半導体装置において、小型化を図る
ことが可能な技術を提供することにある。

本発明の他の目的は、前記樹脂封止型半導体装置におい
て、前記小型化を図ると共に歩留りを向上することが可
能な技術を提供することにある。

本発明の他の目的は、前記樹脂封止型半導体装置におい
て、電気的信頼性を向上することが可能な技術を提供す
ることにある。

本発明の他の目的は、前記樹脂封止型半導体装置におい
て、動作速度の高速化を図ることが可能な技術を提供す
ることにある。

本発明の他の目的は、前記樹脂封止型半導体装置の放熱
効率を向上することが可能な技術を提供することにある
６本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

（１）平面方形状の各辺に沿った素子形成面に外部端子
を複数配置する半導体ペレットが樹脂封止部で封止され
るＺＩＰ構造の樹脂封止型半導体装置であって、前記半
導体ペレットの素子形成面と対向する裏面に、絶縁材を
介在させ、前記樹脂封止部の７ウターリードが配置され
た面と対向しかつ最つども離隔した半導体ペレットの辺
に沿って配置された外部端子に電気的に接続される信号
用インナーリードを配置し、前記半導体ペレットの裏面
に、前記絶縁材を介在させ、前記半導体ペレットを支持
する電源用インナーリード又はノンコネクション用イン
ナーリードを配置する。

（２）前記半導体ペレットの裏面に前記絶縁材を介在さ
せて配置された信号用インナーリードの幅寸法は、それ
以外の信号用インナーリードの前記半導体ペレットの周
囲を引き回す部分の幅寸法に比べて細く構成される。

（３）前記半導体ペレットの裏面に前記絶縁材を介在さ
せて配置された電源用インナーリード又はノンコネクシ
ョン用インナーリードの幅寸法は、前記半導体ペレット
の裏面に前記絶縁材を介在させて配置された信号用イン
ナーリードの幅寸法に比べて太く構成される。

〔作　　用〕

上述した手段（１）によれば、前記半導体ペレットの最
つども離隔した辺に沿って配置された外部端子に電気的
に接続される信号用インナーリードを半導体ペレットの
占有面積内において引き回し、この信号用インナーリー
ドの引き回しに相当する分、樹脂封止部のサイズを縮小
することができるので、ＺＩＰ構造の樹脂封止型半導体
装置の小型化を図ることができると共に、前記電源用イ
ンナーリード又はノンコネクション用インナーリードで
半導体ペレット、絶縁材の夫々の支持を補強し、半導体
ペレットを安定に保持することができるので、ＺＩＰ構
造の樹脂封止型半導体装置の歩留りを向上することがで
きる。また、前記半導体ペレットの裏面に配置された信
号用インナーリードの長さは引き回した場合に比べて短
縮され、この信号用インナーリードのインダクタンスを
小さくすることができるので、信号ノイズを低減し、半
導体ペレットに搭載された回路の誤動作を防止し、ＺＩ
Ｐ構造の樹脂封止型半導体装置の電気的信頼性を向上す
ることができる。また、ＺＩＰ構造の樹脂封止型半導体
装置の小型化により、メモリボード上での立体的な実装
密度を向上することができる。

上述した手段（２）によれば、前記半導体ペレットの裏
面に配置された信号用インナーリードと半導体ペレット
との間に形成される寄生容量を低減し、信号用インナー
リードの信号伝達速度を速くすることができるので、Ｚ
ＩＰ構造の樹脂封止型半導体装置の動作速度の高速化を
図ることができる。

上述した手段（３）によれば、前記電源用インナーリー
ド又はノンコネクション用インナーリードと半導体ペレ
ットとの間に形成される寄生容量を増加し、前記半導体
ペレットに搭載された回路で使用される電源のノイズを
カップリング作用により低減することができるので、ｚ
ｒｐ構造の樹脂封止型半導体装置の電気的信頼性を向上
することができる。また、前記電源用インナーリードの
インダクタンスを小さくし、電源ノイズを低減すること
ができるので、ＺＩＰ構造の樹脂封止型半導体装置の電
気的信頼性を向上することができる。

また、前記半導体ペレットの裏面に配置された前記電源
用インナーリード（又はノンコネクション用インナーリ
ード）及び信号用インナーリードは、前記半導体ペレッ
トに搭載された回路の動作で発生する熱を前記絶縁材、
前記電源用インナーリード（又はノンコネクション用イ
ンナーリード）及び信号用インナーリードの夫々を通し
て樹脂封止部の外部に放出することができるので、樹脂
封止型半導体装置の熱抵抗を低減することができる。

以下、本発明の構成について、ＺＩＰ構造を採用する樹
脂封止型半導体装置に本発明を適用した実施例とともに
説明する。

なお、実施例を説明するための全回において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。

〔発明の実施例〕

（実施例り本発明の実施例ＩであるＺＩＰ構造を採用する樹脂封止
型半導体装置の基本的構造を第２図（外観図）及び第１
図（拡大部分断面外観図）で示す。

第２図に示すように、ＺＩＰ構造を採用する樹脂封止型
半導体装置１０は樹脂封止部（レジンモールド部）５の
実装側の一端面にアウターリード（外部ピン）３Ｂを複
数配列する。つまり、Ｚ　Ｉ　Ｐｌｉｌ造を採用する樹
脂封止型半導体装置１０は、シングルインラインパッケ
ージ構造で構成され、ピン挿入型で構成される。

このＺＩＰ構造を採用する樹脂封止型半導体装［１０は
、第１図及び第３図（第１図のｍ−ｍ切断線で切った断
面図）に示すように、インナーリード３Ａ上に絶縁フィ
ルム２、半導体ペレット１の夫々を順次積み重ねて構成
される。

前記インナーリード３Ａ、アウターリード３Ｂの夫々は
同一のリードフレームに打抜き加工を又はエツチング加
工を施すことにより形成される。

つまり、インナーリード３Ａ、アウターリード３Ｂの夫
々は一体に成型される。インナーリード３Ａ及びアウタ
ーリード３Ｂは例えば鉄−ニッケル合金（例えばニッケ
ルの含有量は５０［％］）で形成される。この鉄−ニッ
ケル合金の表面には例えばＺｎ−Ｎｉ合金メツキ層が設
けられる。このインナーリード３Ａ及びアウターリード
３Ｂは例えば約２００［μｍ］の膜厚で形成される。な
お、インナーリード３Ａ及びアウターリード３Ｂは電気
伝導性及び熱伝導性に優れた銅（Ｃｕ）系材料で形成し
てもよい。

前記アウターリード３Ｂは、標準規格に基づき、各端子
に番号が付され、夫々に印加される信号が規定される。

前述のように、インナーリード３Ａはアウターリード３
Ｂと一体に成型されるので、インナーリード３Ａに印加
される信号はアウターリード３Ｂに印加される信号と同
様である。第１図中、ＺＩＰ構造を採用する樹脂封止型
半導体装置１０は左端から右端に向って１番端子、２番
端子、・・・、２８番端子の夫々が順次配列される。つ
まり。

ＺＩＰ構造を採用する樹脂封止型半導体装置１０は合計
２８端子（２８ピン）で構成される。

前記１番端子（アウターリード３Ｂ）にはリフレッシュ
信号ＲＦ、２番端子にはチップイネーブル信号ＣＥ、３
番端子にはアウトプットイネーブル信号ＯＥ、４番端子
にはライトイネーブル信号ＷＥの夫々が印加される。５
番端子にはデータ出力信号Ｄｏｕｔ　、６番端子にはデ
ータ入力信号Ｄｉｎの夫々が印加される。７番端子には
アドレス信号Ａ０９．８番端子にはアドレス信号Ａ１い
９番端子にはアドレス信号Ａ４．の夫々が印加される。

１０番端子には基準電源電圧Ｖｓｓ例えば回路の接地電
位０［ｖ］が印加される。１１番端子にはアドレス信号
Ａい１２番端子にはアドレス信号Ａ０．１３番端子には
アドレス信号Ａ４．１４番端子にはアドレス信号Ａ、、
１５番端子にはアドレス信号へ６の夫々が印加される。

１６番端子にはアドレス信号Ａ７．１７番端子にはアド
レス信号Ａ３．１８番端子にはアドレス信号Ａ２の夫々
が印加される。

１９番端子には動作電源電圧Ｖｃｃ例えば回路の動作電
圧５［ｖ］が印加される。２０番端子にはアドレス信号
Ａ、、２１番端子にはアドレス信号Ａ１１゜２２番端子
にはアドレス信号Ａ□６．２３番端子にはアドレス信号
Ａ、０２４番端子にはアドレス信号Ａ□、の夫々が印加
される。２５番端子にはアドレス信号Ａ　１ｚ、２６番
端子にはアドレス信号Ａ□、。

２７番端子にはアドレス信号Ａ　Ｌ　６．２８番端子に
はアドレス信号Ａ、の夫々が印加される。

前記半導体ペレット１は前記第１図に示すように樹脂封
止部５の中央部分に配置される。半導体ペレット１は平
面長方形状の単結晶珪素基板で形成される。半導体ペレ
ット１の素子形成面（インナーリード３Ａに対向する面
と反対側の面）には１［Ｍｂｉｔｌの大容量を有するＤ
ＲＡＭが搭載される。このＤＲＡＭが搭載された半導体
ペレットｌを第４図（チップレイアウト図）に示す。

第４図に示すように、半導体ペレット１の素子形成面に
搭載されたＤＲＡＭは中央部分にメモリセルアレイ（Ｍ
Ａ）１１を配置する。このメモリセルアレイ１１は、同
第４図中、半導体ペレット１の上部において４分割（メ
モリセルアレイＩＩＡ〜１１Ｄ）され、下部において４
分割（メモリセルアレイ１１Ｅ〜ＩＩＨ）され１合計８
分割される。つまり、ＤＲＡＭは８マツト構成を採用す
る。この８分割されたメモリセルアレイ１１Ａ〜ＩＩＨ
の夫々はさらに２分割され、メモリセルアレイ１１は合
計１６個のメモリセルアレイＭＡに細分化される。この
１６個に細分化されたうちの１つのメモリセルアレイＭ
Ａは２５６　［Ｋｂｉｔ］の容量で構成される。

前記１６個に細分化されたうちの２個のメモリセルアレ
イＭＡの間には夫々カラムアドレスデコーダ回路（Ｙ　
Ｄ　Ｅ　Ｃ）１２及びセンスアンプ回路（ＳＡ）１３の
一部が配置される。センスアンプ回路１３は相補型ＭＩ
　ＳＦＥＴ（ＣＭＯ８）で構成され、センスアンプ回路
１３の一部はｎチャネルＭＩＳＦＥＴで構成される。セ
ンスアンプ回路１３の他部であるｐチャネルＭＩＳＦＥ
Ｔは前記一部と対向した位置においてメモリセルアレイ
ＭＡの端部に配置される。センスアンプ回路１３の一端
側からは相補性データ線（２本のデータ線）がメモリセ
ルアレイＭＡ上に延在し、本実施例のＤＲＡＭはフォー
ルデッドビットライン方式（２交点方式）で構成される
。

前記１６個に細分化されたメモリセルアレイＭＡの夫々
の中央側の一端にはロウアドレスデコーダ回路（Ｘ　Ｄ
　Ｅ　Ｃ）１４及びワードドライバ回路（図示しない）
が配置される。前記ロウアドレスデコーダ回路１４の近
傍にはデータ線プリチャージ回路１５、コモンソース切
換スイッチ回路１６．ワード線プリチャージ回路１７の
夫々が配置される。

前記１６個に細分化されたメモリセルアレイＭＡの夫々
の周辺側の他端にはコモンソース切換スイッチ回路１８
が配置される。

これら１６個に細分化されたメモリセルアレイＭＡの周
辺に配置された回路１２〜１８はＤＲＡＭの直接周辺回
路として構成される。

前記ＤＲＡＭの上辺には上辺周辺口ｉ１％１９、下辺に
は下辺周辺回路２０が夫々配置される。ＤＲＡＭの上側
に配置された８分割のうちの４個のメモリセルアレイＩ
ＩＡ〜ＩＩＤと下側に配置された４個のメモリセルアレ
イＩＩＥ〜ＩＩＨとの間には中込周辺回路２１が配置さ
れる。これらの周辺回路１９〜２１はＤＲＡＭの間接周
辺回路として構成される。

前記ＤＲＡＭのメモリセルアレイ１１Ａ〜ＩＩＨの夫々
は１　［：ｂｉｔｌの情報を保持するメモリセルが行列
状に複数配置される。メモリセルはメモリセル選択用Ｍ
ＩＳＦＥＴと情報蓄積用容量素子との直列回路で構成さ
れる。前記直接周辺回路１２〜１８゜間接周辺回路１９
〜２１の夫々は基本的に相補型ＭＩＳＦＥＴとバイポー
ラトランジスタとを組合せて構成される。

半導体ペレット１に搭載されるＤＲＡＭは、アドレスノ
ンマルチ方式を採用するので、同第４図に示すように、
長方形状の各辺に沿った周辺部分において、ｌ／４子形
酸形成複数個の外部端子（ポンディングパッド）ＢＰを
配置する。半導体ペレット１の上側の短辺に沿った領域
にはアドレス信号Ａ、、　Ａ、、　Ａ、、、　Ａ工、ｐ
　Ａｌｌ＠　Ａ１２ｇ　Ａ工４ｔＡｉ！ｔＡ、６．基準
電源電圧Ｖｓｓ、動作電源電圧ｖｃｃの夫々が印加され
る外部端子ＢＰが配置される。下側の短辺に沿った領域
にはリフレッシュ信号ＲＦ。

チップイネーブル信号ＧＥ、アウトプットイネープル信
号ＯＥ、ライトイネーブル信号ＷＥ、データ出力信号Ｄ
ｏｕｔ　、データ入力信号Ｄｉｎ、アドレス信号Ａよ３
．Ａ□、、Ａ、、の夫々が印加される外部端子ＢＰが配
置される。また、この領域には基準電圧Ｖ　ｒｅｆが印
加される外部端子ＢＰが配置される。左側の長辺に沿っ
た領域にはＡ。、Ａ工、Ａ２゜Ａ１、動作電源電圧Ｖｃ
ｃの夫々が印加される外部端子ＢＰが配置される。右側
の長辺に沿った領域にはＡ４．　Ａ、、　Ａ、、　Ａ７
、基準電源電圧Ｖｓｓの夫々が印加される外部端子ＢＰ
が配置される。

このＤＲＡＭが搭載された半導体ペレット１は例えば５
．３　Ｘ　Ｌ　２．４［ｍｍ”　］のチップサイズで構
成される。

前記半導体ペレット１の外部端子ＢＰは、前記第１図に
示すように、樹脂封止部５内に引き回されたインナーリ
ード３Ａの先端側に電気的に接続される。この接続はボ
ンディングワイヤ４で行われる。ボンディングワイヤ４
は例えばＡｕワイヤを使用する。ボンディングワイヤ４
はこれに限定されないがボール・ボンディング法でボン
ディングされる。ボール・ボンディング法は、ボンディ
ングワイヤ４の一端側に金属ボールを形成し、この金属
ボールを熱圧着に超音波振動を併用して外部端子ＢＰに
ボンディングする方式である。ボンディングワイヤ４の
他端側は同様に熱圧着に超音波振動を併用してインナー
リード３Ａの表面にボンディングされる。また、前記ボ
ンディングワイヤ４としてはＣｕワイヤやＡＪワイヤを
使用してもよい。

前記インナーリード３Ａの先端側の表面つまりボンディ
ング領域にはＡｇメツキ層３ａが設けられる。Ａｇメツ
キ層３ａはインナーリード３Ａの表面とボンディングワ
イヤ４との接続に際してボンダビリティを高める目的で
形成される。

前記インナーリード３Ａと半導体ペレット１との間に設
けられた絶縁フィルム２は、主に両者間を電気的に分離
し、かつ両者間を接着する目的で形成される。絶縁フィ
ルム２は例えば熱硬化性樹脂であるポリイミド系樹脂フ
ィルムで形成される。

このポリイミド系樹脂フィルムは例えば１００〜３００
［μｍ］程度の厚さで形成される。また、必要に応じて
、絶縁フィルム２の表面には接着剤層を設ける。絶縁フ
ィルム２は、半導体ペレット１と実質的に同様の平面長
方形状で形成し、半導体ペレット１の平面サイズに比べ
て若干大きい平面サイズで形成する。

前記樹脂封止部５は例えばフェノール硬化型エポキシ系
樹脂で形成される。このフェノール硬化型エポキシ系樹
脂にはシリコーンゴム及びフィラーが添加される。シリ
コーンゴムは、若干量添加され、フェノール硬化型エポ
キシ系樹脂の弾性率を低下させる作用がある。フィラー
は１球形の酸化珪素粒で形成され、熱膨張率を低下させ
る作用がある。

このＺＩＰ構造を採用する樹脂封止型半導体装！１０は
４００［ｍ１ｌｌのサイズで構成される。

このように構成されるＺＩＰ構造を採用する樹脂封止型
半導体装置１０は前記第１図及び第３図に示すようにタ
ブを廃止した所謂タブレス構造で構成される。タブの廃
止により、半導体ペレット１の裏面に絶縁フィルム２を
介在させてインナーリード３Ａを配置し、このインナー
リード３Ａは半導体ペレット１を横切れるように構成さ
れる。半導体ペレット１は前述のように各辺に沿って外
部端子ＢＰが配置されるので、樹脂封止部５のアウター
リード３が配列された面と対向しかつ最つども離隔した
半導体ペレット１の辺に沿って配置された外部端子ＢＰ
に接続されるインナーリード３Ａは半導体ペレット１の
下側を通過する。半導体ペレット１のアウターリード３
Ａの配列された面から最つども離隔した辺は、第１図中
上側の辺であり、前記第４図においては左側の長辺に相
当する。半導体ペレット１の下側を通過するインナーリ
ード３Ａはアドレス信号Ａ、（１１番端子）、八〇（１
２番端子）、Ａ、（１７番端子）、Ａ、（１８番端子）
の合計４本である。これら４本のインナーリード３Ａは
絶縁フィルム２を介在させて半導体ペレット１を支持す
る。このインナーリード３Ａの半導体ペレット１を支持
する部分は、その他の部分又は他のインナーリード３Ａ
に比べて若干半導体ペレット１の配置される方向と反対
方向に折り曲げられ（下げられ）でいる、つまり、半導
体ペレット１の外部端子ＢＰの位置とインナーリード３
Ａの先端のボンディング領域の位置との差を小さくし、
ボンディングし易いように構成される。

この半導体ペレット１の下側を通過する４本のインナー
リード３Ａの絶縁フィルム２が存在する領域の幅寸法は
、それ以外のインナーリード３Ａの樹脂封止部５内で引
き回される領域の幅寸法に比べて細く構成される。また
、前記４本のインナーリード３Ａの幅寸法は基準電源電
圧Ｖｓｓ、動作電源電圧Ｖｃｃの夫々が印加されるイン
ナーリード３Ａの幅寸法に比べて細く構成される。つま
り。

前記４本のインナーリード３Ａは、その幅寸法を細くす
ることにより、絶縁フィルム２を介在させた半導体ペレ
ット１との間に形成される寄生容量を低減するように構
成される。インナーリード３Ａの幅寸法を細くすること
は抵抗値の増加につながるが、本実施例は、抵抗値の増
加に比べて、アクセスタイムの高速化に寄生容量が大き
く関与するのでこの寄生容量を積極的に小さくする。

また、半導体ペレット１の絶縁フィルム１を介在させた
下側には基準電源電圧Ｖｓｓが印加されたインナーリー
ド３Ａ（１０番端子）、動作電源電圧Ｖｃｃが印加され
たインナーリード３Ａ（１９番端子）の合計２本が配置
される。この２本のインナーリード３Ａの幅寸法は、他
のインナーリード３Ａの樹脂封止部５内での引き回され
た領域の幅寸法に比べて太く構成される。基準電源電圧
Ｖｓｓが印加されたインナーリード３Ａは、前記第４図
中、下側の短辺（下辺周辺回路２１側）の右部分に配置
される。動作電源電圧Ｖｃｃが印加されたインナーリー
ド３Ａは、第４図中、上側の短辺（上辺周辺回路１９側
）の右部分に配置される。つまり、２本のインナーリー
ド３Ａは、半導体ペレット１の対向する短辺側の夫々に
配置され、半導体ペレットｌの角部の２点を支持する。

前記アドレス信号Ａ。、Ａ、、　Ａ、、　Ａ、の夫々が
印加される４本のインナーリード３Ａは積極的に幅寸法
を細くしているので、半導体ペレット１の実質的な支持
は電源が印加された前記２本のインナーリード３Ａによ
り行われる。

前記基準電源電圧Ｖｓｓが印加されたインナーリード３
Ａ、動作電源電圧Ｖｃｃが印加されたインナーリード３
Ａの夫々は半導体ペレット１の短辺側の近傍においてア
ウターリード３Ｂに即座に一体化される。つまり、２本
の夫々のインナーリード３Ａは、樹脂封止部５内での引
き回しの領域が少なく、短い寸法で構成され、インダク
タンスを低減できるように構成される。

また、リフレッシュ信号ＲＦが印加されるインナーリー
ド３Ａ、アドレス信号Ａ９が印加されるインナーリード
３Ａの夫々は先端部分において２本に分岐される。イン
ナーリード３Ａの先端側の分岐された一方はボンディン
グ領域としてボンディングワイヤ４に接続される。イン
ナーリード３Ａの先端側の分岐された他方は半導体ペレ
ット１の下側に絶縁フィルム２を介在させて配置される
。

この分岐された他方は、前記基準電源電圧Ｖｓｓ、動作
電源電圧Ｖｃｃの夫々が印加されたインナーリード３Ａ
で支持される２点以外において、半導体ペレット１の他
の２点を支持するように構成される。つまり、リフレッ
シュ信号ＲＦが印加されるインナーリード３Ａの先端側
の分岐された他方は、第４図中、下側の短辺（下辺周辺
回路２１側）の左部分に配置される。また、アドレス信
号Ａ、が印加されるインナーリード３Ａの先端側が分岐
された他方は、第４図中、上側の短辺（上辺周辺回路１
９側）の左部分に配置される。すなわち、基準電源電圧
Ｖｓｓ、動作電源電圧Ｖｃｃ、リフレッシュ信号ＲＦ、
アドレス信号Ａ、の夫々が印加される４本のインナーリ
ード３Ａの先端部分は、半導体ペレット１の各角部に配
置され、絶縁フィルム２の長方形状の各角部に接着され
る。つまり、絶縁フィルム２はその各角部において４点
で支持される。

したがって、絶縁フィルム２は適度な張力を持ってイン
ナーリード３Ａに支持することができる。

このように、平面長方形状の各辺に沿った素子形成面に
外部端子ＢＰを複数配置する半導体ペレット１が樹脂封
止部５で封止されるＺＩＰ構造の樹脂封止型半導体装Ｉ
ＥＩＯであって、前記半導体ペレット１の素子形成面と
対向する裏面に、絶縁フィルム２を介在させ、前記樹脂
封止部５のアウターリード３Ｂが配置された面と対向し
かつ最つども離隔した半導体ペレット１の辺に沿って配
置された外部端子ＢＰに電気的に接続される信号用イン
ナーリード（Ａ、、Ａ□、Ａ２、Ａ、）３Ａを配置し、
前記半導体ペレット１の裏面に、前記絶縁フィルム２を
介在させ、前記半導体ペレット１を支持する電源用イン
ナーリード（Ｖｓｓ、　Ｖｃｃ）　３　Ａを配置する。

この構成により、前記半導体ペレット１の最つども離隔
した辺に沿って配置された外部端子ＢＰに電気的に接続
される信号用インナーリード３Ａを半導体ペレット１の
占有面積内において引き回し、この信号用インナーリー
ド３Ａの引き回しに相当する分、樹脂封止部５のサイズ
を縮小することができるので、ＺＩＰ構造の樹脂封止型
半導体装置１０の小型化を図ることができると共に、前
記電源用インナーリード３Ａで半導体ペレット１、絶縁
フィルム２の夫々の支持を補強し、半導体ペレット１を
安定に保持することができるのでＺＩＰ構造の樹脂封止
型半導体装１１０の歩留りを向上することができる。ま
た、前記半導体ペレット１の裏面に配置された信号用イ
ンナーリード３Ａの長さは引き回した場合に比べて短縮
され、この信号用インナーリード３Ａのインダクタンス
を小さくすることができるので、信号ノイズを低減し、
半導体ペレット１に搭載されたＤＲＡＭの誤動作を防止
し、ＺＩＰ構造の樹脂封止型半導体装！１０の電気的信
頼性を向上することができる。また、ＺＩＰ構造の樹脂
封止型半導体装置１０は、その小型化により、メモリボ
ード上での実装密度を高めることができる。

また、前記半導体ペレット１の裏面に前記絶縁フィルム
２を介在させて配置された信号用インナーリード３Ａの
幅寸法は、それ以外の信号用インナーリード３Ａの前記
半導体ペレット１の周囲を引き回す部分の幅寸法に比べ
て細く構成される。

この構成により、前記半導体ペレット１の裏面に配置さ
れた信号用インナーリード３Ａと半導体ペレット１どの
間に形成される寄生容量を低減し、信号用インナーリー
ド３Ａのアドレス信号の伝達速度を速くすることができ
るので、ＺＩＰ構造の樹脂封止型半導体装置１０（ＤＲ
ＡＭ）の動作速度の高速化を図ることができる。

また、前記半導体ペレット１の裏面に前記絶縁フィルム
２を介在させて配置された電源用インナーリード３Ａの
幅寸法は、前記半導体ペレットｌの裏面に前記絶縁フィ
ルム２を介在させて配置された信号用インナーリード３
Ａの幅寸法に比べて太く構成される。この構成により、
前記電源用インナーリード３Ａと半導体ペレット１との
間に形成される寄生容量を増加し、前記半導体ペレット
１に搭載されたＤＲＡＭで使用される電源のノイズをカ
ップリング作用により低減することができるので、ＺＩ
Ｐ構造の樹脂封止型半導体装［１０の電気的信頼性を向
上することができる。また、前記電源用インナーリード
３Ａのインダクタンスを小さくシ、電源ノイズを低減す
ることができるので、ＺＩＰ構造の樹脂封止型半導体装
置１０の電気的信頼性を向上することができる。また、
前記電源用インナーリード３Ａ及び前記半導体ペレット
１の裏面に配置された４本の信号用インナーリード３Ａ
は、前記半導体ペレット１に搭載されたＤＲＡＭの動作
で発生する熱を前記絶縁フィルム２、前記電源用インナ
ーリード３Ａ及び前記半導体ペレット１の裏面に配置さ
れた４本の信号用インナーリード３Ａの夫々を通して樹
脂封止部５の外部に放出することができるので、樹脂封
止型半導体装１１１１０の熱抵抗を低減することができ
る。

なお、前記ＺＩＰ構造を採用する樹脂封止型半導体装置
１０は、半導体ペレット１の支持に電源用インナーリー
ド３Ａを使用したが、ノンコネクション用インナーリー
ド（空ピン）がある場合にはこれを使用してもよい。

（実施例■）本実施例■は、前記実施例ＩのＺ　Ｉ　ＰＱ造を採用す
る樹脂封止型半導体装置のインナーリードの形状を変え
た、本発明の第２実施例である。

本発明の実施例■であるＺＩＰ構造を採用する樹脂封止
型半導体装置の基本的構造を第５図（拡大部分断面外観
図）で示す。

本実施例のＺＩＰ構造を採用する樹脂封止型半導体装１
１０は、第５図に示すように、基本的には前記実施例Ｉ
のものと実質的に同様に構成される。

半導体ペレット１の短辺側の夫々は基準電源電圧Ｖｓｓ
、動作電源電圧Ｖｃｃの夫々が印加された２本のインナ
ーリード３Ａで支持される。つまり、絶縁フィルム２は
２点で支持される。

このように構成されるＺＩＰ構造を採用する樹脂封止型
半導体装１１１０は、前記実施例■と実質的に同様の効
果を奏することができる。

以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。

例えば、本発明は、前記ＺＩＰ構造を採用する樹脂封止
型半導体装置１０の半導体ペレット１にＳＲＡＭ、ＲＯ
Ｍ等他０メモリを搭載してもよい。

また、本発明は、ＺＩＰ構造以外のシングルインライン
パッケージ構造を採用する半導体装置に適用することが
できる。

また、本発明は、前記実施例のＺＩＰ構造を採用する樹
脂封止型半導体装置において、半導体ペレット１に４Ｃ
Ｍｂｉｔ］又はそれ以上の大容量のＤＲＡＭを搭載して
もよい。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

シングルインラインパッケージ構造を採用する樹脂封止
型半導体装置において、小型化を図ることができる。

また、前記樹脂封止型半導体装置において、前記小型化
を図ると共に歩留りを向上することができる。

また、前記樹脂封止型半導体装置において、電気的信頼
性を向上することができる。

また、前記樹脂封止型半導体装置において、動作速度の
高速化を図ることができる。

また、前記樹脂封止型半導体装置の熱抵抗を低減するこ
とができる。

【図面の簡単な説明】

第１図は、本発明の実施例ＩであるＺＩＰ構造を採用す
る樹脂封止型半導体装置の基本的構造を示す拡大部分断
面外観図、第２図は、前記ＺＩＰ構造を採用する樹脂封止型半導体
装置の外観図、第３図は、前記ＺＩＰ構造を採用する樹脂封止型半導体
装置の要部断面図、第４図は、前記ＺＩＰ構造を採用する樹脂封止型半導体
装置の半導体ペレットのレイアウト図、第５図は、本発
明の実施例■であるＺＩＰ構造を採用する樹脂封止型半
導体装置の基本的構造を示す拡大部分断面外観図である
。図中、１・・・半導体ペレット、２・・・絶縁フィルム
、３Ａ・・・インナーリード、３Ｂ・・・アウターリー
ド、４・・・ボンディングワイヤ、５・・・樹脂封止部
、１０・・・ＺＩＰ構造を採用する樹脂封止型半導体装
置、ＢＰ・・・外部端子である。

Claims

【特許請求の範囲】１、平面方形状の各辺に沿った素子形成面に外部端子を
複数配置する半導体ペレットが樹脂封止部で封止される
シングルラインパッケージ構造の樹脂封止型半導体装置
であって、前記半導体ペレットの素子形成面と対向する
裏面に、絶縁材を介在させ、前記樹脂封止部のアウター
リードが配置された面と対向しかつ最っとも離隔した半
導体ペレットの辺に沿って配置された外部端子に電気的
に接続される信号用インナーリードを配置すると共に、
前記半導体ペレットの裏面に、前記絶縁材を介在させ、
前記半導体ペレットを支持する電源用インナーリード又
はノンコネクション用インナーリードを配置したことを
特徴とする樹脂封止型半導体装置。２、前記半導体ペレットの裏面に前記絶縁材を介在させ
て配置された信号用インナーリードの幅寸法は、それ以
外の信号用インナーリードの前記半導体ペレットの周囲
を引き回す部分の幅寸法に比べて細く構成されることを
特徴とする請求項１に記載の樹脂封止型半導体装置。３、前記半導体ペレットの裏面に前記絶縁材を介在させ
て配置された電源用インナーリード又はノンコネクショ
ン用インナーリードの幅寸法は、前記半導体ペレットの
裏面に前記絶縁材を介在させて配置された信号用インナ
ーリードの幅寸法に比べて太く構成されることを特徴と
する請求項１又は請求項２に記載の樹脂封止型半導体装
置。４、前記樹脂封止型半導体装置はジグザグインラインパ
ッケージ構造で構成されることを特徴とする請求項１乃
至請求項３に記載の夫々の樹脂封止型半導体装置。５、前記半導体ペレットは、バイポーラトランジスタ及
び相補型ＭＩＳＦＥＴを混在するダイナミック型ランダ
ムアクセスメモリが搭載されることを特徴とする請求項
１乃至請求項４に記載の夫々の樹脂封止型半導体装置。