KR100326823B1 - 반도체 장치 - Google Patents

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Abstract

액세스속도의 뱅크간 차를 발생시키지 않고, 패드 사이의 간격을 좁혀 칩 사이즈를 축소할 수 있는 반도체장치를 제공한다.
각각 복수의 메모리어레이 (도 1 의 101) 와, 배치의 대칭성이 요구되는 증폭회로, 구동회로 등으로 이루어지는 제 1 주변회로소자군 (도 1 의 102) 과, 배치의 대칭성이 요구되지 않는 입출력회로, 논리회로 등으로 이루어지는 제 2 주변회로소자군 (도 1 의 103) 과, 패드 (도 1 의 104) 를 포함하는 센터본딩구조의 반도체장치에 있어서, 복수의 제 2 주변회로소자군을 패드의 배열에 대하여 한쪽 편에 형성한다.

Description

반도체장치 {SEMICONDUCTOR DEVICE}
본 발명은 반도체장치에 관한 것이다.
최근의 반도체메모리장치에 있어서는, 집적밀도가 향상되어 칩 면적에 대한 패드 면적의 비율이 커지고 있다. 본딩패드의 배치에 관해서는 주변에 배치하는 구조와 칩의 중심에 배치하는 센터본딩구조가 있는데, 특히 센터본딩구조에서는 패드수가 많기 때문에 패드를 배치하기 위하여 칩의 장변 사이즈를 길게 하여야만 한다. 따라서, 패드 사이를 통과하는 배선의 수를 최대한 줄여서 패드의 간격을 작게 할 필요가 있었다.
종래의 반도체메모리장치의 레이아웃에 대해 도면을 참조하여 설명한다. 도 3 은 종래의 반도체메모리장치의 레이아웃을 모식적으로 설명하기 위한 레이아웃도로서, 도 3(a) 는 센터본딩구조의 본딩패드 주변을 나타내는 레이아웃도이고, 도 3(b) 는 도 3(a) 의 배선접속의 일부를 나타내는 레이아웃도이고, 도 3(c) 는 센터본딩구조의 다른 구조를 설명하기 위한 레이아웃도이다.
도 3 에 나타내는 바와 같이, 센터본딩구조에서는 본딩패드 (104) 를 사이에 두고, 그 양측에 입출력회로, 내부전압 강하 회로, 논리회로 등으로 이루어지는 제 2 주변회로소자배치선반 (103) 이 배치되며, 그 외측에는 데이터 증폭회로, 워드선 구동회로 등으로 구성되는 제 1 주변회로소자배치선반 (102) 이, 그리고 그 더욱 외측에 메모리어레이영역 (101) 이 배치된다. 패드의 양측에 배치된 제 1 주변회로소자배치선반 (102) 및 제 2 주변회로소자배치선반 (103) 사이에는 각각 신호를 전달하는 배선이 형성되어 있다.
이와 같이 본딩패드를 중심으로 하여 그 양측에 제 1 및 제 2 주변회로소자배치선반 (102,103) 을 배치하는 구조에서는, 데이터의 액세스속도의 뱅크간 차를 줄일 수 있으나, 이와 같은 레이아웃에서는 패드 (104) 사이를 통과하는 배선의 수가 제 2 주변회로소자배치선반 사이의 접속배선 (108) 만큼 증가한다는 문제가 있었다.
또한 패드 (104) 사이를 통과하는 배선을 줄이기 위해서는, 도 3(c) 에 나타내는 바와 같이 패드 (104) 의 양측에 장변 방향의 배선 (106) 을 배치할 필요가 있으며, 이와 같은 구성에서는 단변 방향 (도면중의 상하방향) 의 사이즈가 증가하여 칩 사이즈도 증가한다는 문제가 있었다.
본 발명은 상기 문제점을 감안하여 이루어진 것으로서, 그 주된 목적은 액세스속도의 뱅크간 차를 발생시키지 않고, 패드 (104) 사이의 간격을 좁혀 칩 사이즈를 축소할 수 있는 반도체장치를 제공하는 데 있다.
도 1 은 본 발명의 제 1 실시예에 관한 반도체장치를 설명하기 위한 레이아웃도.
도 2 는 본 발명의 제 2 실시예에 관한 반도체장치를 설명하기 위한 레이아웃도.
도 3 은 종래의 반도체장치의 본딩패드 주변을 나타내는 레이아웃도.
*도면의 주요 부분에 대한 부호의 설명*
101 : 메모리어레이영역
102 : 제 1 주변회로소자배치선반 (데이터 증폭회로, 워드선 구동회로 등)
103 : 제 2 주변회로소자배치선반 (입출력회로, 내부 전압 강하 회로, 논리회로 등)
104 : 패드 1
05 : 칩 에어리어
106 : 장변 방향의 접속배선
107 : 접속배선
108 : 제 2 주변회로소자배치선반 사이의 접속배선
109 : 배선 사이의 컨택트
s1 : 칩의 장변 사이즈
s2 : 패드 사이의 거리
본 발명에 관한 반도체장치는, 배열된 복수의 패드와, 이 패드의 배열에 대하여 그 양측에 각각 배치되는 복수의 메모리어레이와, 이 복수의 메모리어레이에끼인 영역에 형성되는 복수의 주변회로소자군을 포함하는 반도체장치에 있어서, 상기 복수의 패드의 각각에 끼인 영역을 통과하는, 상기 복수의 주변회로소자군을 접속하는 배선이 적어지도록 상기 복수의 주변회로소자군을 배치한 것이다.
또한 본 발명에 관한 반도체장치는, 배열된 복수의 패드와, 이 패드의 배열에 대하여 그 양측에 각각 배치되는 복수의 메모리어레이와, 이 복수의 메모리어레이에 끼인 영역에 형성되는 복수의 제 1 주변회로소자군 및 복수의 제 2 주변회로소자군을 포함하고, 상기 제 1 주변회로소자군은 회로특성상 상기 패드의 배열에 대하여 대칭적인 배치가 요구되는 회로로 이루어지고, 상기 제 2 주변회로소자군은 회로특성상 상기 패드의 배열에 대하여 대칭적인 배치가 요구되지 않는 회로로 이루어지는 반도체장치에 있어서, 상기 복수의 제 2 주변회로소자군을 접속하는 배선이 상기 복수의 패드의 각각에 끼인 영역을 통과하지 않도록 상기 복수의 제 2 주변회로소자군 사이에 형성한 것이고, 상기 복수의 제 2 주변회로소자군을 상기 패드의 배열에 대하여 한쪽 편에 형성하는 구성으로 하여도 된다.
그리고, 상기 복수의 제 1 주변회로소자군은 증폭회로, 구동회로 또는 이들과 동등한 기능을 갖는 회로에 의해 이루어지고, 상기 복수의 제 2 주변회로소자군은 입출력회로, 논리회로 또는 이들과 동등한 기능을 갖는 회로에 의해 이루어지는 것이 바람직하다.
발명의 실시형태
본 발명에 관한 반도체장치는 그 바람직한 일실시형태에 있어서, 각각 복수의 메모리어레이 (도 1 의 101) 와, 배치의 대칭성이 요구되는 증폭회로, 구동회로 등으로 이루어지는 제 1 주변회로소자군 (도 1 의 102) 과, 배치의 대칭성이 요구되지 않는 입출력회로, 논리회로 등으로 이루어지는 제 2 주변회로소자군 (도 1 의 103) 과, 패드 (도 1 의 104) 를 포함하는 센터본딩구조의 반도체장치에 있어서, 복수의 제 2 주변회로소자군을 패드의 배열에 대하여 한쪽 편에 형성한다.
실시예
상기한 본 발명의 실시형태에 대해 더욱 상세하게 설명하기 위하여, 본 발명의 실시예에 대해 도면을 참조하여 이하에 설명한다.
실시예 1
도 1 은 본 발명의 제 1 실시예를 설명하기 위한 레이아웃도로서, 도 1(a) 는 패드와 주변회로와 메모리어레이의 배치를 설명하기 위한 레이아웃도이고, 도 1(b) 는 주변회로간의 접속배선을 설명하기 위한 레이아웃도이다.
도 1 을 참조하면, 칩 에어리어 (105) 의 주변에는 큰 영역을 차지하는 메모리어레이영역 (101) 이 배치되어 있고, 메모리어레이영역 (101) 에 끼인 칩의 센터부분에는 데이터 증폭회로, 워드선 구동회로 등으로 이루어지는 제 1 주변회로소자배치선반 (102) 과, 입출력회로, 내부전압 강하 회로, 논리회로 등으로 이루어지는 제 2 주변회로소자배치선반 (103) 과, 패드 (104) 가 배치된다.
여기서, 데이터 증폭회로, 워드선 구동회로로 이루어지는 제 1 주변회로소자배치선반 (102) 을 메모리어레이영역 (101) 의 내측에 각각 배치한다. 그리고, 일측 제 1 주변회로소자배치선반 (102) (도 1 상측) 의 내측에는 입출력회로, 내부전압 강하 회로, 논리회로 등으로 이루어지는 제 2 주변회로소자배치선반 (103) 을 2 열 배열하고, 타측 제 1 주변회로소자배치선반 (102) (도 1 하측) 의 내부에는 패드 (104) 를 배치한다.
이 때, 패드 (104) 는 레이아웃의 센터위치로 되지 않으며, 제 2 주변회로소자배치선반 (103) 은 패드 (104) 의 열에 대하여 대칭으로는 되어 있지 않다. 그러나, 회로특성적으로 대칭성을 필요로 하는 회로소자 (데이터 증폭회로, 워드선 구동회로) 는 제 2 주변회로소자배치선반 (103) 에는 배치하지 않고, 제 1 주변회로소자배치선반 (102) 에 배치하기 때문에, 상하 메모리어레이 (101) 와의 데이터의 액세스속도의 뱅크간 차를 증가시키는 경우는 없다.
본 실시예에 나타내는 구성으로 함으로써, 상하 1 쌍의 제 2 주변회로소자배치선반 (103) 은 패드 (104) 의 열에 대하여 한쪽 편에 배열되기 때문에, 상하의 제 2 주변회로소자배치선반 (103) 사이의 접속배선 (107) 은 패드 (104) 사이를 통과하지 않으며, 따라서 패드 (104) 사이의 배선수를 줄일 수 있으므로 패드 (104) 사이의 거리 (s2) 를 작게 할 수 있다.
보다 구체적으로는 장변 방향의 접속배선 (106) 과 제 1 주변회로소자배치선반 (102) 의 접속배선 (107) 은 데이터 버스, 어드레스배선이 주로서, 통상 4 ∼ 5 개 정도이나, 상하의 제 2 주변회로소자배치선반 (103) 사이에는 입출력회로, 내부전압 강하 회로, 그 외의 논리회로를 배치하게 되기 때문에, 그 접속배선 (108) 의 수는 접속배선 (107) 에 비하여 많다.
따라서, 본 실시예에서는 패드 (104) 사이를 가로지르는 접속배선은 개수가 적은 접속배선 (107) 뿐이기 때문에, 패드 사이의 거리 (s2) 를 작게 할 수 있으며, 패드 (104) 의 배열이 칩 사이즈를 지배하는 반도체장치에서는 칩의 장변 사이즈 (s1) 을 작게, 즉 칩 사이즈를 축소할 수 있다.
실시예 2
이어서, 본 발명의 제 2 실시예에 대해 도면을 참조하여 설명한다. 도 2 는 본 발명의 제 2 실시예를 설명하기 위한 레이아웃도이다.
도 2 를 참조하면, 칩 에어리어 (105) 의 주변에는 큰 영역을 차지하는 메모리어레이영역 (101) 이 배치되어 있고, 메모리어레이영역 (101) 에 끼인 칩의 센터부분에는 데이터 증폭회로, 워드선 구동회로 등으로 이루어지는 제 1 주변회로소자배치선반 (102) 과, 입출력회로, 내부전압 강하 회로, 논리회로 등으로 이루어지는 제 2 주변회로소자배치선반 (103) 과, 패드 (104) 가 배치된다.
본 실시예에서는 제 1 주변회로소자배치선반 (102) 사이 및 제 2 주변회로소자배치선반 (103) 사이의 접속개수에 대응하여, 그 접속개수가 많은 경우에는 상기한 제 1 실시예와 마찬가지로 회로특성적으로 대칭성이 필요로 되지 않는 회로소자로 이루어지는 제 2 주변회로소자배치선반 (103) 을 칩 에어리어 (105) 의 한쪽 편에 배열하고, 패드수에 여유가 있는 레이아웃에 관해서는 패드 (104) 를 중심으로 배열한 레이아웃으로 한 것이다.
이상 설명한 바와 같이, 본 발명에 의하면 회로특성적으로 대칭성이 필요로 되지 않는 입출력회로, 내부전압 강하 회로, 논리회로 등으로 이루어지는 1 쌍의 제 2 주변회로소자배치선반을 패드에 대하여 한쪽 편에 배치함으로써, 상하 메모리어레이와의 데이터액세스속도의 뱅크간 차를 증가시키지 않고, 칩 사이즈를 축소할 수 있다는 효과가 있다.
그 이유는 장변 방향의 접속배선과 제 1 주변회로소자배치선반의 접속배선은 데이터 버스, 어드레스 배선이 주로서, 그 개수는 적으나, 상하의 제 2 주변회로소자배치선반은 입출력회로, 내부전압 강하 회로, 그 외의 논리회로를 배치하게 되기 때문에 그 접속배선의 수는 많다.
본 발명에서는 제 2 주변회로소자배치선반을 패드에 대하여 한쪽 편에 배치함으로써, 개수가 많은 1 쌍의 제 2 주변회로소자배치선반 사이의 접속배선이 패드 사이를 가로지르지 않기 때문에, 패드 사이의 거리를 줄일 수 있으며, 칩의 장변 사이즈를 작게, 즉 칩 사이즈를 축소할 수 있기 때문이다.
종래 센터 본딩 구조체에 따르면, 패드는 센터에 위치하며, 배열된 패드는 인접한 패드 사이로 통과되는 다수의 접속 배선을 필요로한다. 주변 회로 소자 군이 패드 배열의 양측상에 배치되는 경우, 주변 회로 소자군 사이의 접속 배선 수가 크게 증가한다 (종래에는 약 200 개의 배선). 한편, 회로 동작에 영향을 주지 않는 주변 회로 소자 군이 패드열의 일측에 배치되는 경우, 그들 사이에 접속하는 배선의 수는 크게 감소될 수 있다 (즉, 약 50 개의 배선).
예를들면, 본 발명에 따르면, 장변 방향 레이아웃 크기는 감소될 수 있다.
종래 : (패드수 ×패드 피치) + (200 개의 배선*× 배선 피치)
발명 : (패드수 ×패드 피치) + (50 개의 배선*× 배선 피치)
감소 효과 : 150 (배선 감소) × 배선 피치
여기에서 * 은 인접하는 패드 사이를 통과하는 배선을 나타냄.

Claims (5)

  1. 패드열을 사이에 두고 양측에 복수의 메모리 어레이를 갖는 영역을 포함하는 반도체 장치에 있어서,
    상기 패드와 각 메모리 어레이사이에는 데이터 증폭회로 및 워드선 구동 회로를 포함하는 복수의 제 1 주변 회로 소자군이 각 메모리 어레이에 일대일 대응으로 형성되고, 각 메모리 어레이에 대응하여 형성될 입출력 회로 및 강압 회로를 포함하는 복수의 제 2 주변 회로군은 그 적어도 2개가 상기 패드열과 상기 복수의 메모리 어레이중 선택된 1개의 메모리 어레이 사이에 형성되도록 배치된 것을 특징으로 하는 반도체 장치.
  2. 배열된 복수의 패드와, 이 패드의 배열에 대하여 그 양측에 각각 배치되는 복수의 메모리어레이와, 이 복수의 메모리어레이에 끼인 영역에 형성되는 복수의 제 1 주변회로소자군 및 복수의 제 2 주변회로소자군을 포함하고, 상기 제 1 주변회로소자군은 회로특성상 상기 패드의 배열에 대하여 대칭적인 배치가 요구되는 회로로 이루어지고, 상기 제 2 주변회로소자군은 회로특성상 상기 패드의 배열에 대하여 대칭적인 배치가 요구되지 않는 회로로 이루어지는 반도체장치에 있어서,
    상기 복수의 제 2 주변회로소자군을 접속하는 배선이 상기 복수의 패드의 각각에 끼인 영역을 통과하지 않도록 상기 복수의 제 2 주변회로소자군 사이에 형성되는 것을 특징으로 하는 반도체장치.
  3. 배열된 복수의 패드와, 이 패드의 배열에 대하여 그 양측에 각각 배치되는복수의 메모리어레이와, 이 복수의 메모리어레이에 끼인 영역에 설치되는 복수의 제 1 주변회로소자군 및 복수의 제 2 주변회로소자군을 포함하고, 상기 제 1 주변회로소자군은 회로특성상 상기 패드의 배열에 대하여 대칭적인 배치가 요구되는 회로로 이루어지고, 상기 제 2 주변회로소자군은 회로특성상 상기 패드의 배열에 대하여 대칭적인 배치가 요구되지 않는 회로로 이루어지는 반도체장치에 있어서,
    상기 복수의 제 2 주변회로소자군을 상기 패드의 배열에 대하여 한쪽 편에 형성하는 것을 특징으로 하는 반도체장치.
  4. 제 2 항에 있어서, 상기 복수의 제 1 주변회로소자군은 증폭회로, 구동회로 또는 이들과 동등한 기능을 갖는 회로에 의해 이루어지고,
    상기 복수의 제 2 주변회로소자군은 입출력회로, 논리회로 또는 이들과 동등한 기능을 갖는 회로에 의해 이루어지는 것을 특징으로 하는 반도체장치.
  5. 제 3 항에 있어서, 상기 복수의 제 1 주변회로소자군이 증폭회로, 구동회로 또는 이들과 동등한 기능을 갖는 회로에 의해 구성되고,
    상기 복수의 제 2 주변회로소자군이 입출력회로, 논리회로 또는 이들과 동등한 기능을 갖는 회로에 의해 구성되는 것을 특징으로 하는 반도체장치.
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