JP2859195B2 - 半導体集積回路の配線構造とその配線方法 - Google Patents
半導体集積回路の配線構造とその配線方法Info
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- JP2859195B2 JP2859195B2 JP8014058A JP1405896A JP2859195B2 JP 2859195 B2 JP2859195 B2 JP 2859195B2 JP 8014058 A JP8014058 A JP 8014058A JP 1405896 A JP1405896 A JP 1405896A JP 2859195 B2 JP2859195 B2 JP 2859195B2
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Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、特に配線構造とその配線方法に関する。
し、特に配線構造とその配線方法に関する。
【０００２】
【従来の技術】従来プリント基板やフラットケーブル
は、特開平４−２００１９号公報（以下従来例という）
に示されるように、パタン配線によってアナログまたは
ディジタル信号伝送路を形成し、信号入力側のドライバ
からパタン配線を通して信号出力側のレシーバに信号伝
送を行う。このようなパタン配線において、複数のパタ
ンが並列配置されて複数の信号電送路が形成されるとき
にパタン配線間のクロストークが発生する。
は、特開平４−２００１９号公報（以下従来例という）
に示されるように、パタン配線によってアナログまたは
ディジタル信号伝送路を形成し、信号入力側のドライバ
からパタン配線を通して信号出力側のレシーバに信号伝
送を行う。このようなパタン配線において、複数のパタ
ンが並列配置されて複数の信号電送路が形成されるとき
にパタン配線間のクロストークが発生する。
【０００３】図７は従来例の回路に相当する回路であ
る。この図は、２本のパタン配線による信号伝送路を示
し、電圧駆動のドライバ３３，３４の出力信号がパタン
配線３１，３２を通して電圧駆動のレシーバ３５，３６
に伝送される。この構成において、パタン配線３１，３
２が近接配置される時には、配線間の相互キャパシタン
スＣと相互インダクタンスＬ等によって配線３１上の信
号が配線３２上に誘導されてレシーバ３６の出力に現れ
たり、配線３２上の信号に重畳してくるというクロスト
ークが発生する。
る。この図は、２本のパタン配線による信号伝送路を示
し、電圧駆動のドライバ３３，３４の出力信号がパタン
配線３１，３２を通して電圧駆動のレシーバ３５，３６
に伝送される。この構成において、パタン配線３１，３
２が近接配置される時には、配線間の相互キャパシタン
スＣと相互インダクタンスＬ等によって配線３１上の信
号が配線３２上に誘導されてレシーバ３６の出力に現れ
たり、配線３２上の信号に重畳してくるというクロスト
ークが発生する。
【０００４】このようなクロストークを防止するため、
従来からパタン配線間にガード電極を設け、その電極を
隣接するパタン配線に誘導される電圧と同レベルかつ逆
極性で駆動することが提案されている。図７で、この隣
接するパタン配線に誘導される電圧と同レベルかつ逆極
性で駆動するガード電極を設けた信号伝送回路を示して
いる。ドライバ３３，３４からパタン配線３１，３２を
通してレシーバ３５，３６に同方向でアナログ又はディ
ジタル信号を伝送する信号伝送回路において、パタン配
線３１，３２には両側にガードライン５１〜５３が並列
に設けられ、ガードライン５２はパタン配線３１，３２
の共用のガードラインにされ、信号数が３本以上になる
ときには５１，６３も隣接する信号系の共用のガードラ
インにされる。
従来からパタン配線間にガード電極を設け、その電極を
隣接するパタン配線に誘導される電圧と同レベルかつ逆
極性で駆動することが提案されている。図７で、この隣
接するパタン配線に誘導される電圧と同レベルかつ逆極
性で駆動するガード電極を設けた信号伝送回路を示して
いる。ドライバ３３，３４からパタン配線３１，３２を
通してレシーバ３５，３６に同方向でアナログ又はディ
ジタル信号を伝送する信号伝送回路において、パタン配
線３１，３２には両側にガードライン５１〜５３が並列
に設けられ、ガードライン５２はパタン配線３１，３２
の共用のガードラインにされ、信号数が３本以上になる
ときには５１，６３も隣接する信号系の共用のガードラ
インにされる。
【０００５】ガードライン５１，５２は電流源アンプ４
１，４２によって電流駆動され、電流源４１，４２の入
力にはドライバ３３の入力信号を反転する反転アンプ３
７から与えられる。またガードライン５２，５３は電流
源アンプ４３，４４によって駆動され、電流源アンプ４
３，４４の入力にはドライバ３４の入力信号を反転する
反転アンプ３８から与えられる。各電流源アンプ４１〜
４４はパタン配線の信号レベルに比例するレベルに設定
された電流出力を得る。また、パタン配線３１，３２及
びガードライン５１〜５３は両端がその特性インピーダ
ンスに合わせた終端抵抗Ｒで終端され、電圧駆動の信号
又は電流駆動による反射を防ぐ整合がとられる。
１，４２によって電流駆動され、電流源４１，４２の入
力にはドライバ３３の入力信号を反転する反転アンプ３
７から与えられる。またガードライン５２，５３は電流
源アンプ４３，４４によって駆動され、電流源アンプ４
３，４４の入力にはドライバ３４の入力信号を反転する
反転アンプ３８から与えられる。各電流源アンプ４１〜
４４はパタン配線の信号レベルに比例するレベルに設定
された電流出力を得る。また、パタン配線３１，３２及
びガードライン５１〜５３は両端がその特性インピーダ
ンスに合わせた終端抵抗Ｒで終端され、電圧駆動の信号
又は電流駆動による反射を防ぐ整合がとられる。
【０００６】この構成において、ドライバ３４からレシ
ーバ３６への信号電送時には反転アンプ４３，４４によ
る逆極性の信号、かつ電流源アンプ４３，４４による伝
送信号、かつ電流源アンプ４３，４４による伝送信号に
比例したレベルの電流出力がガードライン５２，５３に
供給される。従って、パタン配線３１にはパタン配線３
２からの誘導電圧の他に、反転アンプと電流源アンプに
より駆動されるガードライン５２，５３からの逆極性の
誘導電圧が発生する。このうち、ガードライン５３とパ
タン配線３１とは距離的に結合度が小さいことからパタ
ン配線３１へのクロストークは極めて小さくなる。
ーバ３６への信号電送時には反転アンプ４３，４４によ
る逆極性の信号、かつ電流源アンプ４３，４４による伝
送信号、かつ電流源アンプ４３，４４による伝送信号に
比例したレベルの電流出力がガードライン５２，５３に
供給される。従って、パタン配線３１にはパタン配線３
２からの誘導電圧の他に、反転アンプと電流源アンプに
より駆動されるガードライン５２，５３からの逆極性の
誘導電圧が発生する。このうち、ガードライン５３とパ
タン配線３１とは距離的に結合度が小さいことからパタ
ン配線３１へのクロストークは極めて小さくなる。
【０００７】このことからパタン配線３１には、パタン
配線３２からの誘導電圧とガードライン５２からの逆極
性の誘導電圧があり、ガードライン５２の電流を適当に
比例設定する事でパタン配線３１へのクロストークをキ
ャンセルすることができる。
配線３２からの誘導電圧とガードライン５２からの逆極
性の誘導電圧があり、ガードライン５２の電流を適当に
比例設定する事でパタン配線３１へのクロストークをキ
ャンセルすることができる。
【０００８】また、特開昭６３−２３２４４６号公報に
示されるように、メモリ等の半導体集積回路において、
自動配置配線を容易化し、さらにクロストークによる影
響を排除し、メモリ回路の安定をより得るためブロック
周回電源配線の内側に自動配線領域と配線禁止領域を設
定するというものがある。
示されるように、メモリ等の半導体集積回路において、
自動配置配線を容易化し、さらにクロストークによる影
響を排除し、メモリ回路の安定をより得るためブロック
周回電源配線の内側に自動配線領域と配線禁止領域を設
定するというものがある。
【０００９】図８はこの第２の従来の回路に相当するレ
イアウト図である。図において、ブロックＡは、例えば
メモリセル等が配置される配線禁止領域２０と自動配線
領域１０とに区分されており、他のブロックＢとの信号
配線２４は自動配線領域１０において施されるようにな
っている。自動配線領域１０は配線禁止領域２０ととも
に、ブロック周回電源２１及び２２の内側に設けられて
いるため、今まで端子位置Ｓが固定できず自動配線配置
配線が困難だった点を解決し、電源結線位置Ｖに関係な
く信号配線２４を施すことができる。
イアウト図である。図において、ブロックＡは、例えば
メモリセル等が配置される配線禁止領域２０と自動配線
領域１０とに区分されており、他のブロックＢとの信号
配線２４は自動配線領域１０において施されるようにな
っている。自動配線領域１０は配線禁止領域２０ととも
に、ブロック周回電源２１及び２２の内側に設けられて
いるため、今まで端子位置Ｓが固定できず自動配線配置
配線が困難だった点を解決し、電源結線位置Ｖに関係な
く信号配線２４を施すことができる。
【００１０】また、メモリマクロ設計において、メモリ
セルのデジット線（Ｄ１１）とこのデジット線の反転信
号のデジットバー線（ＤＢ１２）とのデジット対線の微
小電位差で読み出すをするような回路構成の場合、これ
らデジット対線に他の信号線からのクロストークの影響
で電位変動が生じると回路の誤動作やメモリセル内のデ
ータ破壊等の不具合が生じる。しかし、メモリマクロに
おいて、クロストークによる影響を一番受けてはならな
い場所はこのデジット対線である。チップレベルでメモ
リマクロやプリミティブを用いて設計をする場合、配線
層として１アルミ層、２アルミ層はもとより、３アルミ
層、４アルミ層まで許されている。仮に、メモリマクロ
で配線層として１アルミ層、２アルミ層までが使用され
設計されており、３アルミ層、４アルミ層が全く使われ
ていないとしても、図９のように、クロストークによる
影響を排除し、メモリ回路２５（特にＤ１１，ＤＢ１
２）の安定をより得るため、メモリセル部２７の上はい
かなる信号線１７も配線禁止としている。
セルのデジット線（Ｄ１１）とこのデジット線の反転信
号のデジットバー線（ＤＢ１２）とのデジット対線の微
小電位差で読み出すをするような回路構成の場合、これ
らデジット対線に他の信号線からのクロストークの影響
で電位変動が生じると回路の誤動作やメモリセル内のデ
ータ破壊等の不具合が生じる。しかし、メモリマクロに
おいて、クロストークによる影響を一番受けてはならな
い場所はこのデジット対線である。チップレベルでメモ
リマクロやプリミティブを用いて設計をする場合、配線
層として１アルミ層、２アルミ層はもとより、３アルミ
層、４アルミ層まで許されている。仮に、メモリマクロ
で配線層として１アルミ層、２アルミ層までが使用され
設計されており、３アルミ層、４アルミ層が全く使われ
ていないとしても、図９のように、クロストークによる
影響を排除し、メモリ回路２５（特にＤ１１，ＤＢ１
２）の安定をより得るため、メモリセル部２７の上はい
かなる信号線１７も配線禁止としている。
【００１１】
【発明が解決しようとする課題】上述した従来のセルベ
ースＩＣメモリなどの半導体集積回路において、メモリ
マクロとしてチップに搭載する場合、デジット線とデジ
ット線の反転信号であるデジット線バーの微小電位差で
読み出しするような回路構成の場合、クロストークによ
る影響でデジット線やデジット線バーにノイズが乗り、
回路の誤動作や、メモリセル内のデータ破壊が生じると
いう不具合がある。仮にメモリマクロでは配線層として
１アルミ層、２アルミ層までが使用され設計されてお
り、３アルミ層、４アルミ層が全く使用されていないと
しても、チップレベルの設計では、クロストークによる
影響を排除し、メモリ回路の動作安定をより得るため、
マクロ上、メモリセル上はいかなる配線も通過禁止とな
っている。
ースＩＣメモリなどの半導体集積回路において、メモリ
マクロとしてチップに搭載する場合、デジット線とデジ
ット線の反転信号であるデジット線バーの微小電位差で
読み出しするような回路構成の場合、クロストークによ
る影響でデジット線やデジット線バーにノイズが乗り、
回路の誤動作や、メモリセル内のデータ破壊が生じると
いう不具合がある。仮にメモリマクロでは配線層として
１アルミ層、２アルミ層までが使用され設計されてお
り、３アルミ層、４アルミ層が全く使用されていないと
しても、チップレベルの設計では、クロストークによる
影響を排除し、メモリ回路の動作安定をより得るため、
マクロ上、メモリセル上はいかなる配線も通過禁止とな
っている。
【００１２】しかしながら、図１０に示すように、メモ
リマクロにおいてメモリセル部２７はその大半を占めて
おり、この部分が配線禁止ということは配線性を非常に
悪化させている。そのため信号線を配線しようとした場
合、信号線が配線禁止領域を迂回しなければならず、必
然的にマクロ周辺に配線領域を確保しなければならずチ
ップサイズが大きくなり、それによってコストが大きく
なるという問題点がある。
リマクロにおいてメモリセル部２７はその大半を占めて
おり、この部分が配線禁止ということは配線性を非常に
悪化させている。そのため信号線を配線しようとした場
合、信号線が配線禁止領域を迂回しなければならず、必
然的にマクロ周辺に配線領域を確保しなければならずチ
ップサイズが大きくなり、それによってコストが大きく
なるという問題点がある。
【００１３】また、クロストークによる影響を排除する
ため、相補し、かつ平行に延在する配線間にガードライ
ンを追加することによってもチップのサイズが大きくな
るという問題点がある。
ため、相補し、かつ平行に延在する配線間にガードライ
ンを追加することによってもチップのサイズが大きくな
るという問題点がある。
【００１４】本発明の目的は、このような問題を解決
し、クロストークの影響を除きながら配線禁止領域を少
くし、ひいてはチップサイズを縮小した半導体集積回路
の配線構造およびその配線方法を提供することにある。
し、クロストークの影響を除きながら配線禁止領域を少
くし、ひいてはチップサイズを縮小した半導体集積回路
の配線構造およびその配線方法を提供することにある。
【００１５】
【課題を解決するための手段】本発明の半導体集積回路
の配線構造の構成は、半導体集積回路の信号電送配線と
して複数の平行に延在する第１の配線のうち相補信号を
伝達する一対の第２の配線からそれぞれ等しい静電結合
を有する部位に、第３の信号電送配線を配置したことを
特徴とする。
の配線構造の構成は、半導体集積回路の信号電送配線と
して複数の平行に延在する第１の配線のうち相補信号を
伝達する一対の第２の配線からそれぞれ等しい静電結合
を有する部位に、第３の信号電送配線を配置したことを
特徴とする。
【００１６】また、本発明において、第３の信号伝送配
線の信号を、相補関係にある第２の配線に伝達される信
号と異なるものとすることができ、複数の平行に延在す
る第１の配線を、ＳＲＡＭのデジット線とし、またＳＲ
ＡＭにおけるメモリセルアレイ上にあり、相補関係にあ
る各デジット線と等間隔に第３の信号伝送配線を配置す
ることもできる。
線の信号を、相補関係にある第２の配線に伝達される信
号と異なるものとすることができ、複数の平行に延在す
る第１の配線を、ＳＲＡＭのデジット線とし、またＳＲ
ＡＭにおけるメモリセルアレイ上にあり、相補関係にあ
る各デジット線と等間隔に第３の信号伝送配線を配置す
ることもできる。
【００１７】本発明の配線方法の構成は、半導体集積回
路の信号伝送配線として複数の平行に延在する第１の配
線のうち相補信号を伝達する一対の第２の配線からそれ
ぞれ等しい静電結合を有する部位に、第３の信号伝送配
線を配置する半導体集積回路の配線方法において、前記
第１の配線の各々に自動配置配線ツールにおける配線禁
止領域を設け、この配線禁止領域を除いて前記第３の信
号伝送配線を行なうことを特徴とする。
路の信号伝送配線として複数の平行に延在する第１の配
線のうち相補信号を伝達する一対の第２の配線からそれ
ぞれ等しい静電結合を有する部位に、第３の信号伝送配
線を配置する半導体集積回路の配線方法において、前記
第１の配線の各々に自動配置配線ツールにおける配線禁
止領域を設け、この配線禁止領域を除いて前記第３の信
号伝送配線を行なうことを特徴とする。
【００１８】また、本発明において、配線禁止領域は、
平行に延在する第１の配線の各々に設定すると共に、相
補信号を伝達する一対の第２の配線の配線禁止領域は、
相対する配線禁止領域が等間隔に設定されることもで
き、第３の信号伝送配線が、相対する位置にある配線禁
止領域と等間隔の位置に設定されることもでき、複数の
平行な第１の配線に対して第３の信号伝送配線を直交し
て設けられるように、配線禁止領域が一定間隔で隙間を
もってマトリックス上に設定されることもできる。
平行に延在する第１の配線の各々に設定すると共に、相
補信号を伝達する一対の第２の配線の配線禁止領域は、
相対する配線禁止領域が等間隔に設定されることもで
き、第３の信号伝送配線が、相対する位置にある配線禁
止領域と等間隔の位置に設定されることもでき、複数の
平行な第１の配線に対して第３の信号伝送配線を直交し
て設けられるように、配線禁止領域が一定間隔で隙間を
もってマトリックス上に設定されることもできる。
【００１９】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。図１は本発明の一実施形態の半導体集積回
路のメモリセル部の一部を示すレイアウト図であり、デ
ジット線１１（以下Ｄ１１という）とデジット線の反転
信号であるデジット線バー１２（以下ＤＢ１２という）
と、トランスファーゲート１５、１６とラッチ１８と、
配線禁止領域２０と、信号線１７とで構成されている。
て説明する。図１は本発明の一実施形態の半導体集積回
路のメモリセル部の一部を示すレイアウト図であり、デ
ジット線１１（以下Ｄ１１という）とデジット線の反転
信号であるデジット線バー１２（以下ＤＢ１２という）
と、トランスファーゲート１５、１６とラッチ１８と、
配線禁止領域２０と、信号線１７とで構成されている。
【００２０】本実施形態は、図に示すように配線禁止領
域２０を作成する事により、自動配置配線ツールやマニ
ュアルでＤ１１，ＤＢ１２の中心に信号線１７を配線
し、この信号線１７からのクロストークの影響をあえて
相補信号であるＤ１１，ＤＢ１２に均等に与えることに
より、どちらか片方だけがクロストークによる影響を受
けデータの破壊が生じることを防ぎ、また配線性の悪化
も緩和している。また、信号線１７がＤ１１，ＤＢ１２
と直交にも配線可能なように配線禁止領域２０は一定間
隔で信号線１７が配線可能な程度の隙間を空け、マトリ
クス状に配置して配線の自由度を上げている。
域２０を作成する事により、自動配置配線ツールやマニ
ュアルでＤ１１，ＤＢ１２の中心に信号線１７を配線
し、この信号線１７からのクロストークの影響をあえて
相補信号であるＤ１１，ＤＢ１２に均等に与えることに
より、どちらか片方だけがクロストークによる影響を受
けデータの破壊が生じることを防ぎ、また配線性の悪化
も緩和している。また、信号線１７がＤ１１，ＤＢ１２
と直交にも配線可能なように配線禁止領域２０は一定間
隔で信号線１７が配線可能な程度の隙間を空け、マトリ
クス状に配置して配線の自由度を上げている。
【００２１】本実施形態の従来例との大きな違いは、ク
ロストークによる影響を排除するために、図７のガード
ライン５１〜５３の様なダミー的な配線を設けるのでは
なく、必要な信号線１７を相補動作する配線であるＤ１
１，ＤＢ１２の中心にあえて配線することでクロストー
クの影響を均等にあたえ、動作上の問題や、データ破壊
を生じさせず、また配線性の悪化も緩和できるという点
にある。
ロストークによる影響を排除するために、図７のガード
ライン５１〜５３の様なダミー的な配線を設けるのでは
なく、必要な信号線１７を相補動作する配線であるＤ１
１，ＤＢ１２の中心にあえて配線することでクロストー
クの影響を均等にあたえ、動作上の問題や、データ破壊
を生じさせず、また配線性の悪化も緩和できるという点
にある。
【００２２】次に、図２に示す図１のＤ１１，ＤＢ１２
方向の模式的断面図により、本実施形態の動作原理を説
明する。デジット対線Ｄ１１とＤＢ１２の電位差で読み
出し、書き込みをするような場合の回路構成において、
信号線１７の電圧変化量をＶａ、許容できるＤ１１とＤ
Ｂ１２の電位差をＶｄ（これだけの電位差があっても読
み出し、書き込みに影響のない電位差）とし、実際のＤ
１１，ＤＢ１２の電位差をＶｘ、信号線１７とＤ１１の
層間容量をＣ３、信号線１７とＤＢ１２の層間容量をＣ
４、Ｄ１１の配線容量及び接続しているトランスファゲ
ートの拡散層容量をＣ１、ＤＢ１２の配線容量及び接続
しているトランスファゲートの拡散層容量をＣ２とする
と、次式のＶｘがＶｄより小さいことが最低条件とな
る。
方向の模式的断面図により、本実施形態の動作原理を説
明する。デジット対線Ｄ１１とＤＢ１２の電位差で読み
出し、書き込みをするような場合の回路構成において、
信号線１７の電圧変化量をＶａ、許容できるＤ１１とＤ
Ｂ１２の電位差をＶｄ（これだけの電位差があっても読
み出し、書き込みに影響のない電位差）とし、実際のＤ
１１，ＤＢ１２の電位差をＶｘ、信号線１７とＤ１１の
層間容量をＣ３、信号線１７とＤＢ１２の層間容量をＣ
４、Ｄ１１の配線容量及び接続しているトランスファゲ
ートの拡散層容量をＣ１、ＤＢ１２の配線容量及び接続
しているトランスファゲートの拡散層容量をＣ２とする
と、次式のＶｘがＶｄより小さいことが最低条件とな
る。
【００２３】｜Ｖａ（Ｃ３／（Ｃ１＋Ｃ３））−Ｖａ
（Ｃ４／（Ｃ２＋Ｃ４））｜＝Ｖｘ Ｃ３，Ｃ４が非常に小さい場合（距離が離れている場合
等）は、Ｖｘ＝０となり、クロストークの影響をほとん
ど受けない。これは信号線１７とＤ１１，Ｄ１２が垂直
に重なった場合や、信号線１７とＤ１１，ＤＢ１２の距
離が離れている場合である。また、本発明では、Ｃ３＝
Ｃ４となるような信号線１７を通すことにあるから、Ｃ
３＝Ｃ４＝Ｃとすると次式が成立する。
（Ｃ４／（Ｃ２＋Ｃ４））｜＝Ｖｘ Ｃ３，Ｃ４が非常に小さい場合（距離が離れている場合
等）は、Ｖｘ＝０となり、クロストークの影響をほとん
ど受けない。これは信号線１７とＤ１１，Ｄ１２が垂直
に重なった場合や、信号線１７とＤ１１，ＤＢ１２の距
離が離れている場合である。また、本発明では、Ｃ３＝
Ｃ４となるような信号線１７を通すことにあるから、Ｃ
３＝Ｃ４＝Ｃとすると次式が成立する。
【００２４】Ｖｘ＝Ｖａ（（Ｃ／（Ｃ１＋Ｃ））−（Ｃ
／（Ｃ２＋Ｃ）） この式でＣ１＝Ｃ２であるので、Ｖｘ＝０となり動作上
の問題や、クロストークによる影響を受けデータの破壊
が生じることはない。なお、信号線１７とＤＢ１２が直
交するような配線を行う場合は自ずとＣ３＝Ｃ４の関係
が成り立ち同様のことが言える。
／（Ｃ２＋Ｃ）） この式でＣ１＝Ｃ２であるので、Ｖｘ＝０となり動作上
の問題や、クロストークによる影響を受けデータの破壊
が生じることはない。なお、信号線１７とＤＢ１２が直
交するような配線を行う場合は自ずとＣ３＝Ｃ４の関係
が成り立ち同様のことが言える。
【００２５】次に、本発明の第二の実施形態として、セ
ルベースＩＣの様に、マクロ設計において配線格子上に
乗せる設計をしていない様な場合に自動配置配線ツール
を使用し配線する場合の実施例を図３〜６を用いて説明
する。図３はこの実施形態の構成を示すレイアウト図で
あり、図４は図３を自動配置配線ツールにより配線する
場合のレイアウト図であり、図５は図３の補足説明をす
るレイアウト図である。図４において、自動配置配線ツ
ールはデザインルールに乗取り配線禁止領域２０を避け
ながら配線格子２３上に沿って信号線１７を配線する。
しかし、図５のようにマクロ設計時点で配線禁止領域２
０をぎりぎりの禁止領域間隔２６で作成し自動配置配線
ツールを使用した場合、この禁止領域間隔２６の間に自
動配置配線時の配線格子のくる確率が低くなり、配線性
はさほど向上されない。
ルベースＩＣの様に、マクロ設計において配線格子上に
乗せる設計をしていない様な場合に自動配置配線ツール
を使用し配線する場合の実施例を図３〜６を用いて説明
する。図３はこの実施形態の構成を示すレイアウト図で
あり、図４は図３を自動配置配線ツールにより配線する
場合のレイアウト図であり、図５は図３の補足説明をす
るレイアウト図である。図４において、自動配置配線ツ
ールはデザインルールに乗取り配線禁止領域２０を避け
ながら配線格子２３上に沿って信号線１７を配線する。
しかし、図５のようにマクロ設計時点で配線禁止領域２
０をぎりぎりの禁止領域間隔２６で作成し自動配置配線
ツールを使用した場合、この禁止領域間隔２６の間に自
動配置配線時の配線格子のくる確率が低くなり、配線性
はさほど向上されない。
【００２６】そこで、禁止領域間隔２６のある程度の余
裕を持たせた配線禁止領域２０の設計をする事により配
線性の向上を図っている。この場合のある程度の余裕と
は、図３において、Ｄ１１とＤＢ１２の間を通過する信
号線１７がＤ１１，ＤＢ１２のどちらかに偏り、クロス
トークの影響を均等に受けなくても、これらＤ１１，Ｄ
１２の電位差Ｖｘが許容できるＤ１１とＤＢ１２の電位
差（Ｖｘ）を越えない程度の余裕としている。
裕を持たせた配線禁止領域２０の設計をする事により配
線性の向上を図っている。この場合のある程度の余裕と
は、図３において、Ｄ１１とＤＢ１２の間を通過する信
号線１７がＤ１１，ＤＢ１２のどちらかに偏り、クロス
トークの影響を均等に受けなくても、これらＤ１１，Ｄ
１２の電位差Ｖｘが許容できるＤ１１とＤＢ１２の電位
差（Ｖｘ）を越えない程度の余裕としている。
【００２７】次に、図６のフロー図を用いて自動配置配
線の簡単な流れを説明する。これは、自動配置配線のフ
ローを示す。まず、対象となるマクロの禁止情報を配置
する。次に自動配置配線ツールは、この配線禁止情報を
避けながら、配線格子（２３）上に概略配線を行う。こ
の概略配線が終了したら、その結果をもとに詳細配線を
行い、接続チェックを行うようにしている。
線の簡単な流れを説明する。これは、自動配置配線のフ
ローを示す。まず、対象となるマクロの禁止情報を配置
する。次に自動配置配線ツールは、この配線禁止情報を
避けながら、配線格子（２３）上に概略配線を行う。こ
の概略配線が終了したら、その結果をもとに詳細配線を
行い、接続チェックを行うようにしている。
【００２８】
【発明の効果】以上説明したように、本発明によれば、
従来の配線禁止とした領域内を配線可能にすることによ
り、配線領域確保が不要となり、これによりチップサイ
ズの縮小が実現できる。例えば、メモリサイズ６４ワー
ド×１０ビット、カラム本数８のＳＲＡＭに対して、配
線を８０本通過させることができるので配線のピッチを
２．４μｍとすると、単純に０．１９２ｍｍの領域の縮
小が実現できる。また、この配線領域が７割しか配線か
通過できないとしても、０．１３４μｍの縮小が実現で
きる。
従来の配線禁止とした領域内を配線可能にすることによ
り、配線領域確保が不要となり、これによりチップサイ
ズの縮小が実現できる。例えば、メモリサイズ６４ワー
ド×１０ビット、カラム本数８のＳＲＡＭに対して、配
線を８０本通過させることができるので配線のピッチを
２．４μｍとすると、単純に０．１９２ｍｍの領域の縮
小が実現できる。また、この配線領域が７割しか配線か
通過できないとしても、０．１３４μｍの縮小が実現で
きる。
【００２９】また、相補する、かつ平行している２組の
配線に均等にクロストークの影響を与えているので、デ
ータの破壊を防止することができ、信頼性を向上させる
ことができる。さらに、ダミー的配線であるガードライ
ンの追加が不要となり、その分だけチップサイズを縮小
することが出来る。なお、この配線構造は従来の自動配
置配線ツールに配線禁止情報を付加するだけで実行可能
とすることができる。
配線に均等にクロストークの影響を与えているので、デ
ータの破壊を防止することができ、信頼性を向上させる
ことができる。さらに、ダミー的配線であるガードライ
ンの追加が不要となり、その分だけチップサイズを縮小
することが出来る。なお、この配線構造は従来の自動配
置配線ツールに配線禁止情報を付加するだけで実行可能
とすることができる。
【００３０】
【図１】本発明の第１の実施形態を示すレイアウト図で
ある。
ある。
【図２】図１の信号線方向の断面図である。
【図３】本発明の第２の実施形態を示すレイアウト図で
ある。
ある。
【図４】図３を自動配置配線ツールにより配線する場合
のレイアウト図である。
のレイアウト図である。
【図５】図３を補足説明するレイアウト図である。
【図６】図３を自動配線する場合のフロー図である。
【図７】従来例の平行配線のクロストークを少くした場
合の回路図である。
合の回路図である。
【図８】他の従来例の配線方法を説明するレイアウト図
である。
である。
【図９】さらに別の従来例の配線方法を説明するレイア
ウト図である。
ウト図である。
【図１０】一般のメモリマクロ等のＩＣ配置例を示すレ
イアウト図である。
イアウト図である。
１０ 自動配線領域 １１ デジット線 １２ デジット線バー １３ ワード線 １５，１６ トランスファゲート １７ 信号線 １８ ラッチ ２０ 配線禁止領域 ２１，２２ ブロック周回電源 ２３ 配線格子 ２４ 信号配線 ２５ メモリ回路 ２６ 禁止領域間隔 ２７ メモリセル部 ３１，３２ パタン配線 ３３，３４ ドライバ ３５，３６ レシーバ ３７，３８ 反転アンプ ４１〜４４ 電流源アンプ ５１〜５３ ガードライン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/11 27/115 29/788 29/792 (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/10 491 H01L 21/8242 H01L 21/8244 H01L 21/8247 H01L 27/108 H01L 27/11 H01L 27/115 H01L 29/788 H01L 29/792
Claims (8)
- 【請求項１】 半導体集積回路の信号伝送配線として複
数の平行に延在する第１の配線のうち相補信号を伝達す
る一対の第２の配線からそれぞれ等しい静電結合を有す
る部位に、第３の信号伝送配線を配置したことを特徴と
する半導体集積回路の配線構造。 - 【請求項２】 第３の信号伝送配線の信号が、相補関係
にある第２の配線に伝達される信号と異なるものである
請求項１記載の半導体集積回路の配線構造。 - 【請求項３】 複数の平行に延在する第１の配線が、Ｓ
ＲＡＭのデジット線である請求項１記載の半導体集積回
路の配線構造。 - 【請求項４】 複数の平行に延在する第１の配線が、Ｓ
ＲＡＭにおけるメモリセルアレイ上にあり、相補関係に
ある各デジット線と等間隔に第３の信号伝送配線を配置
した請求項１記載の半導体装置の配線構造。 - 【請求項５】 半導体集積回路の信号伝送配線として複
数の平行に延在する第１の配線のうち相補信号を伝達す
る一対の第２の配線からそれぞれ等しい静電結合を有す
る部位に、第３の信号伝送配線を配置する半導体集積回
路の配線方法において、前記第１の配線の各々に自動配
置配線ツールにおける配線禁止領域を設け、この配線禁
止領域を除いて前記第３の信号伝送配線を行なうことを
特徴とする半導体集積回路の配線方法。 - 【請求項６】 配線禁止領域は、平行に延在する第１の
配線の各々に設定すると共に、相補信号を伝達する一対
の第２の配線の配線禁止領域は、相対する配線禁止領域
が等間隔に設定される請求項５記載の半導体集積回路の
配線方法。 - 【請求項７】 第３の信号伝送配線が、相対する位置に
ある配線禁止領域と等間隔の位置に設定される請求項５
記載の半導体集積回路の配線方法。 - 【請求項８】 複数の平行な第１の配線に対して第３の
信号伝送配線を直交して設けられるように、配線禁止領
域が一定間隔で隙間をもってマトリックス状に設けられ
る請求項５記載の半導体集積回路の配線方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8014058A JP2859195B2 (ja) | 1996-01-30 | 1996-01-30 | 半導体集積回路の配線構造とその配線方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8014058A JP2859195B2 (ja) | 1996-01-30 | 1996-01-30 | 半導体集積回路の配線構造とその配線方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09213900A JPH09213900A (ja) | 1997-08-15 |
| JP2859195B2 true JP2859195B2 (ja) | 1999-02-17 |
Family
ID=11850498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8014058A Expired - Fee Related JP2859195B2 (ja) | 1996-01-30 | 1996-01-30 | 半導体集積回路の配線構造とその配線方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2859195B2 (ja) |
-
1996
- 1996-01-30 JP JP8014058A patent/JP2859195B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09213900A (ja) | 1997-08-15 |
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