JP3905337B2 - 半導体集積回路 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 44
- 230000000295 complement effect Effects 0.000 claims description 23
- 239000000758 substrate Substances 0.000 claims description 15
- 239000010410 layer Substances 0.000 description 73
- 239000002184 metal Substances 0.000 description 30
- 230000003071 parasitic effect Effects 0.000 description 26
- 230000008878 coupling Effects 0.000 description 12
- 238000010168 coupling process Methods 0.000 description 12
- 238000005859 coupling reaction Methods 0.000 description 12
- 230000007257 malfunction Effects 0.000 description 11
- 230000006870 function Effects 0.000 description 8
- 238000003491 array Methods 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
Landscapes
- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
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- Power Engineering (AREA)
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- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路におけるデータ線の配線構造に関する。
【０００２】
【従来の技術】
従来、DRAM等の半導体集積回路では、隣接配線からのカップリングノイズを避けるため、データ線間にシールド線を挿入していた。しかし、データのビット数が多い場合、多数のデータ線が必要になり、シールド線の数も増えてしまう。この結果、データ線の配線領域が増大してしまう。特開２００１−２３３７４号公報には、DRAMにおいて、データが同時に伝達されることのない書き込みデータ線と読み出しデータ線を交互に配線し、読み出し動作時に書き込みデータ線をシールド線として利用し、書き込み動作時に読み出しデータ線をシールド線と利用する技術が開示されている。シールド線が実質的に不要な配線構造にすることで、配線面積が増大することが防止される。
【０００３】
図７は、この種の半導体集積回路において、メモリセルアレイとデータ入出力回路との間にデータを伝達するためのデータ線の配線構造を示している。メモリセルアレイとデータ入出力回路との間には、書き込み動作時に相補の書き込みデータを伝達する書き込みデータ線WDL、/WDLと、読み出し動作時に相補の読み出しデータを伝達する読み出しデータ線RDL、/RDLとが交互に配線されている。書き込みデータ線WDL、/WDL、読み出しデータ線RDL、/RDLは、例えば、図示しない相補のビット線BL、/BL（ビット線対）の配線ピッチと同じピッチで配線されている。すなわち、書き込みデータ線WDL、/WDL、読み出しデータ線RDL、/RDLは、メモリセルアレイ内の２つのビット線対毎に配線され、２つのビット線対で共有されている。
【０００４】
図において、隣接するデータ線の間には、寄生容量C0が付いている。データ線と半導体基板との間、およびデータ線と上層の金属配線ULとの間には、それぞれ寄生容量C1、C2が付いている。どのデータ線にも、"2・C0＋C1＋C2"の容量が付いているため、データ線上を伝達されるデータの伝達時間（遅延時間）は、どのデータ線も同じになる。
【０００５】
【発明が解決しようとする課題】
ところで、DRAMコアを混載するシステムLSI等の半導体集積回路では、DRAMコアに読み書きされるデータを、集積回路内部のコントローラに直接入出力する場合がある。このような半導体集積回路では、メモリセルからビット線に読み出されセンスアンプで増幅された多数のデータを、同時にコントローラに出力するほうが、データ転送レートを向上できる。この場合、データ線を複数のビット線に対応してそれぞれ形成しなくてはならないため（データ線を複数のビット線で共有できないため）、図６と異なり複数の配線層を使用してデータ線を形成する必要がある。
【０００６】
図８は、２つの配線層L1、L2を使用してデータ線を配線した例を示している。この例では、半導体基板側の配線層L1に、書き込みデータ線WDLおよび読み出しデータ線/RDLが交互に配線され、配線層L1の上の配線層L2に、読み出しデータ線RDLおよび書き込みデータ線/WDLが交互に配線されている。２つの配線層L1、L2を使用することで、書き込みデータ線WDL、/WDL、読み出しデータ線RDL、/RDLは、ビット線対に対応してそれぞれ配線可能になる。このため、センスアンプで増幅された多数のデータを、書き込みデータ線WDL、/WDL、読み出しデータ線RDL、/RDLを介して同時にコントローラ等に出力でき、データ転送レートを向上できる。
【０００７】
しかしながら、図８の配線構造では、配線層L1における隣接するデータ線の間、および配線層L2における隣接するデータ線の間には、それぞれ寄生容量C0、C3が付いている。また、配線層L1において、データ線と基板との間、およびデータ線と配線層L2のデータ線との間には、それぞれ寄生容量C1、C2が付いている。配線層L2におけるデータ線と上層の金属配線ULとの間には、寄生容量C4が付いている。このため、図８においては、配線層L1のデータ線に、"2・C0＋C1＋C2"の容量が付き、配線層L2のデータ線に、"2・C3＋C1＋C4"の容量が付いていることになる。
【０００８】
図８の配線構造では、データ線に付く寄生容量が、配線層L1、L2によって異なるため、配線層L1、L2のデータ線上を伝達されるデータの伝達時間（遅延時間）は、異なってしまう。半導体基板上の絶縁膜および金属配線ULの下の絶縁膜の材質および厚さは、相違している場合が多い。このため、特に、容量C1と容量C4との差は大きい。寄生容量の差は、絶縁膜の材質だけでなく、製造工程で生じる製造誤差にも起因する。
【０００９】
この結果、データ線WDL、/WDLを伝達される相補の書き込みデータは、同じタイミングでメモリセルアレイに伝達できず、メモリセルへのデータの誤書き込みが発生するおそれがあった。同様に、データ線RDL、/RDLを伝達される相補の読み出しデータが、同じタイミングでコントローラ等に伝達できず、メモリセルから読み出されたデータを正しく読めないおそれがあった。
【００１０】
本発明の目的は、複数の配線層を使用してデータを伝送する半導体集積回路において、データ線の寄生容量を等しくし、寄生容量の差に起因する回路の誤動作を防止することにある。特に、相補のデータ線を使用してデータが伝達される場合に、各データ線の伝達時間を等しくし、回路の誤動作を防止することにある。
【００１１】
【課題を解決するための手段】
請求項１の半導体集積回路では、第１領域には、半導体基板上に形成される第１配線層を使用して第１データ線が配線されるとともに、第１配線層上に形成される第２配線層を使用して第１データ線上に沿う第２データ線が配線される。第２領域には、第１配線層を使用して第２データ線が配線されるとともに、第２配線層を使用して第２データ線上に沿う第１データ線が配線される。ここで、第１および第２データ線に伝達されるデータは、同時に伝達されることがない。
【００１２】
切換領域は、第１および第２領域にそれぞれ配線された第１データ線を互いに接続するとともに、第１および第２領域にそれぞれ配線された第２データ線を互いに接続する。切換領域は、第１領域および第２領域の間に形成されている。切換領域において、前記第１および第２データ線の少なくともいずれかは、半導体基板上に形成される第３配線層を介して、互いに接続されている。
【００１３】
一般に、第１配線層に形成されるデータ線と半導体基板との間に形成される寄生容量は、第２配線層に形成されるデータ線と上層の配線との間に形成される寄生容量と異なる。本発明では、第１領域および第２領域とで第１および第２データ線の上下の位置関係が逆になるため、第１および第２データ線に付くトータルの寄生容量は、ほぼ等しくなる。この結果、第１および第２データ線に伝達される信号の遅延時間が等しくなり、寄生容量の差に起因する回路の誤動作を防止できる。
【００１４】
また、第１領域および第２領域とで第１および第２データ線の上下の位置関係が逆になるため、第１および第２データ線が、上層あるいは下層の配線と併走する距離が短くなる。したがって、隣接配線とのカップリング容量に起因する回路の誤動作を防止できる。
さらに、請求項１の半導体集積回路では、メモリコアは、複数のメモリセルを有するメモリセルアレイと複数のセンスアンプを有するセンスアンプ列とを交互に配置して構成されている。第１領域および第２領域は、メモリセルアレイ上に形成され、切換領域は、センスアンプ列上に形成されている。センスアンプ列は、メモリセルアレイに比べてトランジスタ等の素子の配置密度が低い。素子の配置密度が低いセンスアンプ列上に切換領域を形成することで、第１および第２データ線とメモリセルアレイとを容易に接続できる。
請求項２の半導体集積回路では、第１データ線は、書き込み動作時にメモリセルアレイへの書き込みデータを伝達し、第２データ線は、読み出し動作時にメモリセルアレイからの読み出しデータを伝達する。書き込みデータおよび読み出しデータは、センスアンプを介してメモリセルアレイに入出力される。
【００１５】
一般に、メモリコアの読み出し動作時に、読み出しデータは、センスアンプで増幅された後、データ線に出力される。また、メモリコアの書き込み動作時に、データ線に伝達されてきた書き込みデータは、センスアンプで増幅された後、メモリセルに書き込まれる。すなわち、読み出しデータを伝達する第２データ線および書き込みデータを伝達する第１データ線は、ともにセンスアンプに接続されている。例えば、第１および第２データ線は、センスアンプ列上で異なる配線層およびスルーホールを介してセンスアンプに接続される。このように、第１および第２データ線は、センスアンプ列上で複数の配線層により形成されるため、この領域に切換領域を形成することで、第１領域の第１および第２データ線と、第２領域の第１および第２データ線とを容易に接続できる。
【００１６】
また、センスアンプ列は、メモリセルアレイに比べてトランジスタ等の素子の配置密度が低い。素子の配置密度が低いセンスアンプ列上に切換領域を形成することによっても、第１および第２データ線とメモリセルアレイとを容易に接続できる。
請求項３の半導体集積回路では、第１データ線は、読み出し動作時に所定の電圧に固定され、第２データ線は、書き込み動作時に所定の電圧に固定される。すなわち、第１データ線は、読み出し動作時にシールド線として機能し、第２データ線は、書き込み動作時にシールド線として機能する。一方のデータ線にデータが伝達されるときに、他方のデータ線がシールド線として機能するため、隣接配線からのカップリングノイズを防止でき、回路の誤動作を防止できる。
【００１７】
請求項４および請求項５の半導体集積回路では、第１および第２データ線で構成されたデータ線領域が形成されており、このデータ領域に隣接して別の第１および第２データ線で構成されたデータ線領域が形成されている。２つのデータ線領域は、第１領域と第２領域とが互いに逆に配置されている。２つのデータ線領域に伝達される２つの書き込みデータおよび２つの読み出しデータは、それぞれ単層でもよく、相補でもよい。このような配線構造にすることで、上下方向に隣接するデータ線だけでなく、横方向に隣接するデータ線も同時に動作することはない。したがって、上下方向および横方向の隣接配線からのカップリングノイズを防止できる。
【００１８】
請求項６の半導体集積回路では、メモリセルは、相補のビット線対のいずれかによってセンスアンプに接続されている。相補の書き込みデータおよび相補の読み出しデータを伝達する２つのデータ線領域は、ビット線対に対応して形成されている。すなわち、複数のビット線対に対応して、２つのデータ線領域がそれぞれ形成されている。このため、メモリセルから読み出されセンスアンプで増幅された全ての読み出しデータを同時にデータ線領域を介して外部に出力することができる。また、外部からデータ線領域を介して入力されセンスアンプで増幅された全ての書き込みデータをメモリセルに同時に書き込むことができる。したがって、読み出しデータおよび書き込みデータの転送レートを向上できる。
【００１９】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の半導体集積回路の一実施形態を示している。従来技術で説明した要素と同一のものについては、同一の符号を付し、これ等については、詳細な説明を省略する。半導体集積回路は、シリコン基板上にDRAMとして形成されている。
DRAMは、メモリコアMと入出力回路部I/Oとを有している。メモリコアMは、交互に配置された複数のメモリセルアレイALYと複数のセンスアンプ列RSAとを有している。メモリコアMと入出回路部I/Oとの間には、半導体基板上の金属配線層を使用して、相補の書き込みデータ線WDL、/WDL（第１データ線）および相補の読み出しデータ線RDL、/RDL（第２データ線）が配線されている。図中の破線は、上側の配線層を示し、実線は、下側の配線層を示している。この実施形態では、データ線/WDL、/RDLは、半導体基板上の同じ位置に配線され、データ線WDL、RDLは、半導体基板上の同じ位置に配線されている。
【００２０】
また、データ線/WDL、/RDLおよびデータ線RDL、WDLは、センスアンプ列RSA上に形成された切換領域で配線層が互いに入れ換えられている。例えば、図の下側に示すように、図の一番右側のメモリセルアレイALY上では、データ線/WDL、/RDLは、それぞれ上側の配線層および下側の配線層を使用して配線されており、隣のメモリセルアレイALY上では、データ線/WDL、/RDLは、それぞれ下側の配線層および上側の配線層を使用して配線されている。
【００２１】
ここで、メモリセルアレイALY上には、下側の配線層を使用して書き込みデータ線WDL（または/WDL）が配線され、上側の配線層を使用して読み出しデータ線RDL（または/RDL）が配線される第１領域と、上側の配線層を使用して書き込みデータ線WDL（または/WDL）が配線され、下側の配線層を使用して読み出しデータ線RDL（または/RDL）が配線される第２領域とが形成されている。第１および第２領域の詳細は、後述する図４で説明する。
【００２２】
図２は、メモリコアMの詳細を示している。メモリセルアレイALYは、マトリックス状に配置された複数のメモリセルMCを有している。メモリセルMCは、図の横方向に沿って配線された相補のビット線対BL、/BLのいずれかに接続されている。センスアンプ列RSAは、図の縦方向に配置された複数のセンスアンプSAを有している。図中、ビット線BL、/BLに沿う太い破線は、ビット線BL、/BL上に配線されたデータ線（/WDL、/RDL、WDL、RDL）を示している。
【００２３】
メモリセルMCからビット線BL、/BLに読み出され、センスアンプSAで増幅された読み出しデータは、ビット線BL、/BLの真上にそれぞれ位置する読み出しデータ線RDL、/RDLを介して入出力回路部I/Oに出力される。入出力回路部I/Oから書き込みデータ線WDL、/WDLを介して供給された書き込みデータは、センスアンプSAで増幅された後、これ等書き込みデータ線WDL、/WDLの真下にそれぞれ位置するビット線BL、/BLを介してメモリセルMCに書き込まれる。すなわち、この実施形態では、ビット線対BL、/BLにそれぞれ対応して、専用のデータ線WDL、/WDL、RDL、/RDLが形成されている。
【００２４】
メモリコアMは、一般に、シェアードセンスアンプ方式と称するレイアウト技術を採用している。シェアードセンスアンプ方式では、１つのメモリセルアレイALYが活性化されたときに、その両側のセンスアンプ列RSAが同時に活性化され、増幅動作する。このため、ビット線対BL、/BLは、図の左側または右側のセンスアンプSAにそれぞれ接続されている。換言すれば、センスアンプ列RSAは、両側のメモリセルアレイALYにより共有されている。
【００２５】
図３は、センスアンプ列RSA上に形成された一対のビット線BL、/BLに対応する切換領域の詳細を示している。図１に示した上側の配線層および下側の配線層は、第３金属配線層L3（第２配線層）および第２金属配線層L2（第１配線層）として形成されている。図中の×印は、コンタクトを示しており、太い破線は、スルーホールを示している。すなわち、×印および太い破線は、異なる配線間でのデータ線の接続を示している。
【００２６】
第１領域および第２領域からそれぞれ延在するデータ線の一部（この例では、データ線WDLまたは/WDL）は、第２金属配線層L2の半導体基板側に形成される第１金属配線層L1（第３配線層）を介して互いに接続されている。また、第２金属配線層L2に配線されたデータ線RDL、/RDLの配線パターンの一部は、データ線WDL、/WDLを配線するための第１金属配線層L1と第２金属配線層L2との接続部分、および第２金属配線層L2と第３金属配線層L3との接続部分を避けるため、コ字状に形成されている。
【００２７】
図４は、センスアンプ列RSA上に形成された一対のビット線BL、/BLに対応する切換領域を立体的に示している。図を分かりやすくするため、データ線の配線方向に直交する配線は、太い実線で表している。
図の奥側に位置するデータ線/WDL 、 /RDLが配線されるデータ線領域において、左上および右下の端は、それぞれ第１領域および第２領域に対応している。また、図の手前側に位置するデータ線WDL 、 RDLが配線されるデータ線領域において、左上および右下の端は、それぞれ第２領域および第１領域に対応している。すなわち、第１領域と第２領域とが互いに逆に配置された２つのデータ線領域が、ビット線対/BL、BL（図示せず）に対応してそれぞれ形成されている。
【００２８】
図５は、図１に示したＡ−Ａ’線に沿う断面を示している。第２金属配線層L2において、隣接するデータ線の間には、寄生容量C0が付いており、データ線と半導体基板との間には、寄生容量C1が付いている。第３金属配線層L3において、隣接するデータ線の間には、寄生容量C3が付いており、データ線と上層の金属配線ULとの間には、寄生容量C4が付いている。第２金属配線層L2のデータ線と第３金属配線層L3のデータ線との間には、寄生容量C2が付いている。
【００２９】
図６は、図１に示したＢ−Ｂ’線に沿う断面を示している。図６は、第２金属配線層L2および第３金属配線層L3のデータ線が互いに入れ替わっていることを除き図５と同じである。
図５および図６に示したように、データ線は、第２金属配線層L2および第３金属配線層L3を交互に使用して配線されている。したがって、データ線WDL、/WDL、RDL、/RDLのいずれも、第２金属配線層L2での寄生容量"2・C0＋C1＋C2"と、第３金属配線層L3での寄生容量"2・C3＋C2＋C4"とを交互に有している。この結果、データ線WDL、/WDL、RDL、/RDLに付く寄生容量は、全て同じになり、その値は、"(2・C0＋C1＋C2)/2+(2・C3＋C2＋C4)/2"になる。なお、図１に示した切換領域で使用される第１金属配線層L1の配線領域の寄生容量は、データ線WDL、/WDL、RDL、/RDL全体に対して非常に小さく無視できるため、計算には含めていない。すなわち、本発明の適用により、複数の配線層を使用してデータ線を配線する場合にも、データ線に伝達されるデータの伝達時間（遅延時間）は、どれも同じになる。
【００３０】
次に、本実施形態のDRAMの読み出し動作および書き込み動作の概要を説明する。
まず、読み出し動作において、図２に示したメモリコアMでは、外部から供給されるアドレスに応じてメモリセルアレイALYのいずれかが活性化され、活性化されたメモリセルアレイALYの両側の全てのセンスアンプ列SAが活性化される。センスアンプSAで増幅された全ての読み出しデータ（ビット線BL、/BL上の相補のデータ）は、読み出しデータ線RDL、/RDLを介して入出力回路部I/Oに伝達される。この時、書き込みデータ線WDL、/WDLは、所定の電圧（例えば、接地電圧）に固定されシールド線として機能するため、隣接するデータ線からのカップリングノイズが防止される。
【００３１】
上述したように、データ線RDL、/RDLに伝達される相補の読み出しデータの遅延時間は同じになる。このため、入出力回路部I/Oは、相補の読み出しデータを同じタイミングで受信できる。したがって、入出力回路部I/Oが、誤った読み出しデータを取り込んで誤動作することが防止される。この後、入出力回路部I/Oは、読み出しデータを同時に外部に出力する。あるいは、入出力回路部I/Oは、読み出しデータをクロック等に同期させて順次に出力する。
【００３２】
また、書き込み動作において、入出力回路部I/Oは、外部から供給される複数ビットの書き込みデータを受け、受けたデータを書き込みデータ線WDL、/WDLを介してセンスアンプ列RSAに同時に伝達する。上述したように、データ線WDL、/WDLに伝達される相補の書き込みデータの遅延時間は同じになる。このため、センスアンプ列RSAの各センスアンプSAは、相補の書き込みデータを同じタイミングで受信できる。したがって、センスアンプSAが誤った書き込みデータを増幅して誤動作することが防止される。書き込みデータは、センスアンプSAで増幅された後、ビット線BL、/BLを介してメモリセルMCに書き込まれる。この時、読み出しデータ線RDL、/RDLは、所定の電圧（例えば、接地電圧）に固定され、シールド線として機能するため、隣接するデータ線からのカップリングノイズが防止される。
【００３３】
以上、本実施形態では、同時に動作しないデータ線WDL、RDLおよびデータ線/WDL、/RDLの配線層を、切換領域で入れ換えながら、データ線WDL、RDLおよびデータ線/WDL、/RDLをメモリコアM上に配線した。このため、データ線WDL、RDLおよびデータ線/WDL、/RDLに付くトータルの寄生容量を、ほぼ等しくできる。この結果、データ線WDL、RDLおよびデータ線/WDL、/RDLに伝達される信号の遅延時間が等しくなり、寄生容量の差に起因する回路の誤動作を防止できる。
【００３４】
また、データ線WDL、RDLおよびデータ線/WDL、/RDLが、上層の金属配線ULあるいは下層の配線と併走する距離を短くできる。したがって、隣接配線とのカップリング容量に起因する回路の誤動作を防止できる。
データ線WDL、/WDL、RDL、/RDLをセンスアンプSAに接続するセンスアンプ列RSA上に切換領域を形成したので、これ等データ線WDL、/WDL、RDL、/RDLとメモリセルアレイALYとを容易に接続できる。メモリセルアレイALYに比べてトランジスタ等の素子の配置密度が低いセンスアンプ列RSAに切換領域を形成することで、データ線WDL、/WDL、RDL、/RDLとメモリセルアレイALYとを容易に接続できる。
【００３５】
読み出し動作時に、書き込みデータ線WDL、/WDLをシールド線として機能させ、書き込み動作時に、読み出しデータ線RDL、/RDLをシールド線として機能させた。このため、隣接配線からのカップリングノイズを防止でき、回路の誤動作を防止できる。
書き込みデータ線WDL、/WDLおよび読み出しデータ線RDL、/RDLを上下方向だけでなく、横方向にも交互に配線した。このため、上下方向および横方向の隣接配線からカップリングノイズの影響を受けることを防止できる。
【００３６】
相補の書き込みデータおよび相補の読み出しデータを伝達する４本のデータ線を有する２つのデータ線領域を、ビット線対BL、/BLに対応して形成した。このため、メモリセルMCから読み出されセンスアンプSAで増幅された全ての読み出しデータを同時にデータ線に伝達でき、外部に出力できる。また、外部からデータ線領域を介して入力されセンスアンプSAで増幅された全ての書き込みデータをメモリセルMCに同時に書き込むことができる。したがって、読み出しデータおよび書き込みデータの転送レートを向上できる。
【００３７】
なお、上述した実施形態では、本発明をDRAMに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、マイクロコンピュータ、ロジックLSI、またはDRAMコアが搭載されるシステムLSIに適用してもよい。上述した実施形態では、本発明を相補のデータ線WDL、/WDL、RDL、/RDLの配線構造に適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、単相のデータ線WDL、RDLの配線構造に適用してもよい。
【００３８】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００３９】
【発明の効果】
請求項１の半導体集積回路では、第１および第２データ線に付くトータルの寄生容量をほぼ等しくできるため、第１および第２データ線に伝達される信号の遅延時間を等しくでき、寄生容量の差に起因する回路の誤動作を防止できる。
また、第１および第２データ線が、上層あるいは下層の配線と併走する距離が短くなるため、隣接配線とのカップリング容量に起因する回路の誤動作を防止できる。
【００４０】
請求項１および請求項２の半導体集積回路では、第１領域の第１および第２データ線と、第２領域の第１および第２データ線とを容易に接続できる。
請求項３の半導体集積回路では、一方のデータ線にデータが伝達されるときに、他方のデータ線がシールド線として機能するため、隣接配線からのカップリングノイズを防止でき、回路の誤動作を防止できる。
【００４１】
請求項４および請求項５の半導体集積回路では、上下方向および横方向の隣接配線からのカップリングノイズを防止できる。
請求項６の半導体集積回路では、読み出しデータおよび書き込みデータの転送レートを向上できる。
【図面の簡単な説明】
【図１】本発明の一実施形態を示すブロック図である。
【図２】図１のメモリコアの詳細を示すブロック図である。
【図３】図１の切換領域の詳細を示す説明図である。
【図４】図１の切換領域の詳細を示す斜視図である。
【図５】図１のＡ−Ａ’線に沿う断面図である。
【図６】図１のＢ−Ｂ’線に沿う断面図である。
【図７】従来のデータ線の配線構造を示す断面図である。
【図８】従来の２つの配線層を使用したデータ線の配線構造を示す断面図である。
【符号の説明】
ALY メモリセルアレイ
BL、/BL ビット線対
C0-C4 寄生容量
I/O 入出力回路部
L1 第１金属配線層
L2 第２金属配線層
L3 第３金属配線層
M メモリコア
MC メモリセル
RDL、/RDL 読み出しデータ線
RSA センスアンプ列
SA センスアンプ
UL 金属配線
WDL、/WDL 書き込みデータ線
【発明の属する技術分野】
本発明は、半導体集積回路におけるデータ線の配線構造に関する。
【０００２】
【従来の技術】
従来、DRAM等の半導体集積回路では、隣接配線からのカップリングノイズを避けるため、データ線間にシールド線を挿入していた。しかし、データのビット数が多い場合、多数のデータ線が必要になり、シールド線の数も増えてしまう。この結果、データ線の配線領域が増大してしまう。特開２００１−２３３７４号公報には、DRAMにおいて、データが同時に伝達されることのない書き込みデータ線と読み出しデータ線を交互に配線し、読み出し動作時に書き込みデータ線をシールド線として利用し、書き込み動作時に読み出しデータ線をシールド線と利用する技術が開示されている。シールド線が実質的に不要な配線構造にすることで、配線面積が増大することが防止される。
【０００３】
図７は、この種の半導体集積回路において、メモリセルアレイとデータ入出力回路との間にデータを伝達するためのデータ線の配線構造を示している。メモリセルアレイとデータ入出力回路との間には、書き込み動作時に相補の書き込みデータを伝達する書き込みデータ線WDL、/WDLと、読み出し動作時に相補の読み出しデータを伝達する読み出しデータ線RDL、/RDLとが交互に配線されている。書き込みデータ線WDL、/WDL、読み出しデータ線RDL、/RDLは、例えば、図示しない相補のビット線BL、/BL（ビット線対）の配線ピッチと同じピッチで配線されている。すなわち、書き込みデータ線WDL、/WDL、読み出しデータ線RDL、/RDLは、メモリセルアレイ内の２つのビット線対毎に配線され、２つのビット線対で共有されている。
【０００４】
図において、隣接するデータ線の間には、寄生容量C0が付いている。データ線と半導体基板との間、およびデータ線と上層の金属配線ULとの間には、それぞれ寄生容量C1、C2が付いている。どのデータ線にも、"2・C0＋C1＋C2"の容量が付いているため、データ線上を伝達されるデータの伝達時間（遅延時間）は、どのデータ線も同じになる。
【０００５】
【発明が解決しようとする課題】
ところで、DRAMコアを混載するシステムLSI等の半導体集積回路では、DRAMコアに読み書きされるデータを、集積回路内部のコントローラに直接入出力する場合がある。このような半導体集積回路では、メモリセルからビット線に読み出されセンスアンプで増幅された多数のデータを、同時にコントローラに出力するほうが、データ転送レートを向上できる。この場合、データ線を複数のビット線に対応してそれぞれ形成しなくてはならないため（データ線を複数のビット線で共有できないため）、図６と異なり複数の配線層を使用してデータ線を形成する必要がある。
【０００６】
図８は、２つの配線層L1、L2を使用してデータ線を配線した例を示している。この例では、半導体基板側の配線層L1に、書き込みデータ線WDLおよび読み出しデータ線/RDLが交互に配線され、配線層L1の上の配線層L2に、読み出しデータ線RDLおよび書き込みデータ線/WDLが交互に配線されている。２つの配線層L1、L2を使用することで、書き込みデータ線WDL、/WDL、読み出しデータ線RDL、/RDLは、ビット線対に対応してそれぞれ配線可能になる。このため、センスアンプで増幅された多数のデータを、書き込みデータ線WDL、/WDL、読み出しデータ線RDL、/RDLを介して同時にコントローラ等に出力でき、データ転送レートを向上できる。
【０００７】
しかしながら、図８の配線構造では、配線層L1における隣接するデータ線の間、および配線層L2における隣接するデータ線の間には、それぞれ寄生容量C0、C3が付いている。また、配線層L1において、データ線と基板との間、およびデータ線と配線層L2のデータ線との間には、それぞれ寄生容量C1、C2が付いている。配線層L2におけるデータ線と上層の金属配線ULとの間には、寄生容量C4が付いている。このため、図８においては、配線層L1のデータ線に、"2・C0＋C1＋C2"の容量が付き、配線層L2のデータ線に、"2・C3＋C1＋C4"の容量が付いていることになる。
【０００８】
図８の配線構造では、データ線に付く寄生容量が、配線層L1、L2によって異なるため、配線層L1、L2のデータ線上を伝達されるデータの伝達時間（遅延時間）は、異なってしまう。半導体基板上の絶縁膜および金属配線ULの下の絶縁膜の材質および厚さは、相違している場合が多い。このため、特に、容量C1と容量C4との差は大きい。寄生容量の差は、絶縁膜の材質だけでなく、製造工程で生じる製造誤差にも起因する。
【０００９】
この結果、データ線WDL、/WDLを伝達される相補の書き込みデータは、同じタイミングでメモリセルアレイに伝達できず、メモリセルへのデータの誤書き込みが発生するおそれがあった。同様に、データ線RDL、/RDLを伝達される相補の読み出しデータが、同じタイミングでコントローラ等に伝達できず、メモリセルから読み出されたデータを正しく読めないおそれがあった。
【００１０】
本発明の目的は、複数の配線層を使用してデータを伝送する半導体集積回路において、データ線の寄生容量を等しくし、寄生容量の差に起因する回路の誤動作を防止することにある。特に、相補のデータ線を使用してデータが伝達される場合に、各データ線の伝達時間を等しくし、回路の誤動作を防止することにある。
【００１１】
【課題を解決するための手段】
請求項１の半導体集積回路では、第１領域には、半導体基板上に形成される第１配線層を使用して第１データ線が配線されるとともに、第１配線層上に形成される第２配線層を使用して第１データ線上に沿う第２データ線が配線される。第２領域には、第１配線層を使用して第２データ線が配線されるとともに、第２配線層を使用して第２データ線上に沿う第１データ線が配線される。ここで、第１および第２データ線に伝達されるデータは、同時に伝達されることがない。
【００１２】
切換領域は、第１および第２領域にそれぞれ配線された第１データ線を互いに接続するとともに、第１および第２領域にそれぞれ配線された第２データ線を互いに接続する。切換領域は、第１領域および第２領域の間に形成されている。切換領域において、前記第１および第２データ線の少なくともいずれかは、半導体基板上に形成される第３配線層を介して、互いに接続されている。
【００１３】
一般に、第１配線層に形成されるデータ線と半導体基板との間に形成される寄生容量は、第２配線層に形成されるデータ線と上層の配線との間に形成される寄生容量と異なる。本発明では、第１領域および第２領域とで第１および第２データ線の上下の位置関係が逆になるため、第１および第２データ線に付くトータルの寄生容量は、ほぼ等しくなる。この結果、第１および第２データ線に伝達される信号の遅延時間が等しくなり、寄生容量の差に起因する回路の誤動作を防止できる。
【００１４】
また、第１領域および第２領域とで第１および第２データ線の上下の位置関係が逆になるため、第１および第２データ線が、上層あるいは下層の配線と併走する距離が短くなる。したがって、隣接配線とのカップリング容量に起因する回路の誤動作を防止できる。
さらに、請求項１の半導体集積回路では、メモリコアは、複数のメモリセルを有するメモリセルアレイと複数のセンスアンプを有するセンスアンプ列とを交互に配置して構成されている。第１領域および第２領域は、メモリセルアレイ上に形成され、切換領域は、センスアンプ列上に形成されている。センスアンプ列は、メモリセルアレイに比べてトランジスタ等の素子の配置密度が低い。素子の配置密度が低いセンスアンプ列上に切換領域を形成することで、第１および第２データ線とメモリセルアレイとを容易に接続できる。
請求項２の半導体集積回路では、第１データ線は、書き込み動作時にメモリセルアレイへの書き込みデータを伝達し、第２データ線は、読み出し動作時にメモリセルアレイからの読み出しデータを伝達する。書き込みデータおよび読み出しデータは、センスアンプを介してメモリセルアレイに入出力される。
【００１５】
一般に、メモリコアの読み出し動作時に、読み出しデータは、センスアンプで増幅された後、データ線に出力される。また、メモリコアの書き込み動作時に、データ線に伝達されてきた書き込みデータは、センスアンプで増幅された後、メモリセルに書き込まれる。すなわち、読み出しデータを伝達する第２データ線および書き込みデータを伝達する第１データ線は、ともにセンスアンプに接続されている。例えば、第１および第２データ線は、センスアンプ列上で異なる配線層およびスルーホールを介してセンスアンプに接続される。このように、第１および第２データ線は、センスアンプ列上で複数の配線層により形成されるため、この領域に切換領域を形成することで、第１領域の第１および第２データ線と、第２領域の第１および第２データ線とを容易に接続できる。
【００１６】
また、センスアンプ列は、メモリセルアレイに比べてトランジスタ等の素子の配置密度が低い。素子の配置密度が低いセンスアンプ列上に切換領域を形成することによっても、第１および第２データ線とメモリセルアレイとを容易に接続できる。
請求項３の半導体集積回路では、第１データ線は、読み出し動作時に所定の電圧に固定され、第２データ線は、書き込み動作時に所定の電圧に固定される。すなわち、第１データ線は、読み出し動作時にシールド線として機能し、第２データ線は、書き込み動作時にシールド線として機能する。一方のデータ線にデータが伝達されるときに、他方のデータ線がシールド線として機能するため、隣接配線からのカップリングノイズを防止でき、回路の誤動作を防止できる。
【００１７】
請求項４および請求項５の半導体集積回路では、第１および第２データ線で構成されたデータ線領域が形成されており、このデータ領域に隣接して別の第１および第２データ線で構成されたデータ線領域が形成されている。２つのデータ線領域は、第１領域と第２領域とが互いに逆に配置されている。２つのデータ線領域に伝達される２つの書き込みデータおよび２つの読み出しデータは、それぞれ単層でもよく、相補でもよい。このような配線構造にすることで、上下方向に隣接するデータ線だけでなく、横方向に隣接するデータ線も同時に動作することはない。したがって、上下方向および横方向の隣接配線からのカップリングノイズを防止できる。
【００１８】
請求項６の半導体集積回路では、メモリセルは、相補のビット線対のいずれかによってセンスアンプに接続されている。相補の書き込みデータおよび相補の読み出しデータを伝達する２つのデータ線領域は、ビット線対に対応して形成されている。すなわち、複数のビット線対に対応して、２つのデータ線領域がそれぞれ形成されている。このため、メモリセルから読み出されセンスアンプで増幅された全ての読み出しデータを同時にデータ線領域を介して外部に出力することができる。また、外部からデータ線領域を介して入力されセンスアンプで増幅された全ての書き込みデータをメモリセルに同時に書き込むことができる。したがって、読み出しデータおよび書き込みデータの転送レートを向上できる。
【００１９】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の半導体集積回路の一実施形態を示している。従来技術で説明した要素と同一のものについては、同一の符号を付し、これ等については、詳細な説明を省略する。半導体集積回路は、シリコン基板上にDRAMとして形成されている。
DRAMは、メモリコアMと入出力回路部I/Oとを有している。メモリコアMは、交互に配置された複数のメモリセルアレイALYと複数のセンスアンプ列RSAとを有している。メモリコアMと入出回路部I/Oとの間には、半導体基板上の金属配線層を使用して、相補の書き込みデータ線WDL、/WDL（第１データ線）および相補の読み出しデータ線RDL、/RDL（第２データ線）が配線されている。図中の破線は、上側の配線層を示し、実線は、下側の配線層を示している。この実施形態では、データ線/WDL、/RDLは、半導体基板上の同じ位置に配線され、データ線WDL、RDLは、半導体基板上の同じ位置に配線されている。
【００２０】
また、データ線/WDL、/RDLおよびデータ線RDL、WDLは、センスアンプ列RSA上に形成された切換領域で配線層が互いに入れ換えられている。例えば、図の下側に示すように、図の一番右側のメモリセルアレイALY上では、データ線/WDL、/RDLは、それぞれ上側の配線層および下側の配線層を使用して配線されており、隣のメモリセルアレイALY上では、データ線/WDL、/RDLは、それぞれ下側の配線層および上側の配線層を使用して配線されている。
【００２１】
ここで、メモリセルアレイALY上には、下側の配線層を使用して書き込みデータ線WDL（または/WDL）が配線され、上側の配線層を使用して読み出しデータ線RDL（または/RDL）が配線される第１領域と、上側の配線層を使用して書き込みデータ線WDL（または/WDL）が配線され、下側の配線層を使用して読み出しデータ線RDL（または/RDL）が配線される第２領域とが形成されている。第１および第２領域の詳細は、後述する図４で説明する。
【００２２】
図２は、メモリコアMの詳細を示している。メモリセルアレイALYは、マトリックス状に配置された複数のメモリセルMCを有している。メモリセルMCは、図の横方向に沿って配線された相補のビット線対BL、/BLのいずれかに接続されている。センスアンプ列RSAは、図の縦方向に配置された複数のセンスアンプSAを有している。図中、ビット線BL、/BLに沿う太い破線は、ビット線BL、/BL上に配線されたデータ線（/WDL、/RDL、WDL、RDL）を示している。
【００２３】
メモリセルMCからビット線BL、/BLに読み出され、センスアンプSAで増幅された読み出しデータは、ビット線BL、/BLの真上にそれぞれ位置する読み出しデータ線RDL、/RDLを介して入出力回路部I/Oに出力される。入出力回路部I/Oから書き込みデータ線WDL、/WDLを介して供給された書き込みデータは、センスアンプSAで増幅された後、これ等書き込みデータ線WDL、/WDLの真下にそれぞれ位置するビット線BL、/BLを介してメモリセルMCに書き込まれる。すなわち、この実施形態では、ビット線対BL、/BLにそれぞれ対応して、専用のデータ線WDL、/WDL、RDL、/RDLが形成されている。
【００２４】
メモリコアMは、一般に、シェアードセンスアンプ方式と称するレイアウト技術を採用している。シェアードセンスアンプ方式では、１つのメモリセルアレイALYが活性化されたときに、その両側のセンスアンプ列RSAが同時に活性化され、増幅動作する。このため、ビット線対BL、/BLは、図の左側または右側のセンスアンプSAにそれぞれ接続されている。換言すれば、センスアンプ列RSAは、両側のメモリセルアレイALYにより共有されている。
【００２５】
図３は、センスアンプ列RSA上に形成された一対のビット線BL、/BLに対応する切換領域の詳細を示している。図１に示した上側の配線層および下側の配線層は、第３金属配線層L3（第２配線層）および第２金属配線層L2（第１配線層）として形成されている。図中の×印は、コンタクトを示しており、太い破線は、スルーホールを示している。すなわち、×印および太い破線は、異なる配線間でのデータ線の接続を示している。
【００２６】
第１領域および第２領域からそれぞれ延在するデータ線の一部（この例では、データ線WDLまたは/WDL）は、第２金属配線層L2の半導体基板側に形成される第１金属配線層L1（第３配線層）を介して互いに接続されている。また、第２金属配線層L2に配線されたデータ線RDL、/RDLの配線パターンの一部は、データ線WDL、/WDLを配線するための第１金属配線層L1と第２金属配線層L2との接続部分、および第２金属配線層L2と第３金属配線層L3との接続部分を避けるため、コ字状に形成されている。
【００２７】
図４は、センスアンプ列RSA上に形成された一対のビット線BL、/BLに対応する切換領域を立体的に示している。図を分かりやすくするため、データ線の配線方向に直交する配線は、太い実線で表している。
図の奥側に位置するデータ線/WDL 、 /RDLが配線されるデータ線領域において、左上および右下の端は、それぞれ第１領域および第２領域に対応している。また、図の手前側に位置するデータ線WDL 、 RDLが配線されるデータ線領域において、左上および右下の端は、それぞれ第２領域および第１領域に対応している。すなわち、第１領域と第２領域とが互いに逆に配置された２つのデータ線領域が、ビット線対/BL、BL（図示せず）に対応してそれぞれ形成されている。
【００２８】
図５は、図１に示したＡ−Ａ’線に沿う断面を示している。第２金属配線層L2において、隣接するデータ線の間には、寄生容量C0が付いており、データ線と半導体基板との間には、寄生容量C1が付いている。第３金属配線層L3において、隣接するデータ線の間には、寄生容量C3が付いており、データ線と上層の金属配線ULとの間には、寄生容量C4が付いている。第２金属配線層L2のデータ線と第３金属配線層L3のデータ線との間には、寄生容量C2が付いている。
【００２９】
図６は、図１に示したＢ−Ｂ’線に沿う断面を示している。図６は、第２金属配線層L2および第３金属配線層L3のデータ線が互いに入れ替わっていることを除き図５と同じである。
図５および図６に示したように、データ線は、第２金属配線層L2および第３金属配線層L3を交互に使用して配線されている。したがって、データ線WDL、/WDL、RDL、/RDLのいずれも、第２金属配線層L2での寄生容量"2・C0＋C1＋C2"と、第３金属配線層L3での寄生容量"2・C3＋C2＋C4"とを交互に有している。この結果、データ線WDL、/WDL、RDL、/RDLに付く寄生容量は、全て同じになり、その値は、"(2・C0＋C1＋C2)/2+(2・C3＋C2＋C4)/2"になる。なお、図１に示した切換領域で使用される第１金属配線層L1の配線領域の寄生容量は、データ線WDL、/WDL、RDL、/RDL全体に対して非常に小さく無視できるため、計算には含めていない。すなわち、本発明の適用により、複数の配線層を使用してデータ線を配線する場合にも、データ線に伝達されるデータの伝達時間（遅延時間）は、どれも同じになる。
【００３０】
次に、本実施形態のDRAMの読み出し動作および書き込み動作の概要を説明する。
まず、読み出し動作において、図２に示したメモリコアMでは、外部から供給されるアドレスに応じてメモリセルアレイALYのいずれかが活性化され、活性化されたメモリセルアレイALYの両側の全てのセンスアンプ列SAが活性化される。センスアンプSAで増幅された全ての読み出しデータ（ビット線BL、/BL上の相補のデータ）は、読み出しデータ線RDL、/RDLを介して入出力回路部I/Oに伝達される。この時、書き込みデータ線WDL、/WDLは、所定の電圧（例えば、接地電圧）に固定されシールド線として機能するため、隣接するデータ線からのカップリングノイズが防止される。
【００３１】
上述したように、データ線RDL、/RDLに伝達される相補の読み出しデータの遅延時間は同じになる。このため、入出力回路部I/Oは、相補の読み出しデータを同じタイミングで受信できる。したがって、入出力回路部I/Oが、誤った読み出しデータを取り込んで誤動作することが防止される。この後、入出力回路部I/Oは、読み出しデータを同時に外部に出力する。あるいは、入出力回路部I/Oは、読み出しデータをクロック等に同期させて順次に出力する。
【００３２】
また、書き込み動作において、入出力回路部I/Oは、外部から供給される複数ビットの書き込みデータを受け、受けたデータを書き込みデータ線WDL、/WDLを介してセンスアンプ列RSAに同時に伝達する。上述したように、データ線WDL、/WDLに伝達される相補の書き込みデータの遅延時間は同じになる。このため、センスアンプ列RSAの各センスアンプSAは、相補の書き込みデータを同じタイミングで受信できる。したがって、センスアンプSAが誤った書き込みデータを増幅して誤動作することが防止される。書き込みデータは、センスアンプSAで増幅された後、ビット線BL、/BLを介してメモリセルMCに書き込まれる。この時、読み出しデータ線RDL、/RDLは、所定の電圧（例えば、接地電圧）に固定され、シールド線として機能するため、隣接するデータ線からのカップリングノイズが防止される。
【００３３】
以上、本実施形態では、同時に動作しないデータ線WDL、RDLおよびデータ線/WDL、/RDLの配線層を、切換領域で入れ換えながら、データ線WDL、RDLおよびデータ線/WDL、/RDLをメモリコアM上に配線した。このため、データ線WDL、RDLおよびデータ線/WDL、/RDLに付くトータルの寄生容量を、ほぼ等しくできる。この結果、データ線WDL、RDLおよびデータ線/WDL、/RDLに伝達される信号の遅延時間が等しくなり、寄生容量の差に起因する回路の誤動作を防止できる。
【００３４】
また、データ線WDL、RDLおよびデータ線/WDL、/RDLが、上層の金属配線ULあるいは下層の配線と併走する距離を短くできる。したがって、隣接配線とのカップリング容量に起因する回路の誤動作を防止できる。
データ線WDL、/WDL、RDL、/RDLをセンスアンプSAに接続するセンスアンプ列RSA上に切換領域を形成したので、これ等データ線WDL、/WDL、RDL、/RDLとメモリセルアレイALYとを容易に接続できる。メモリセルアレイALYに比べてトランジスタ等の素子の配置密度が低いセンスアンプ列RSAに切換領域を形成することで、データ線WDL、/WDL、RDL、/RDLとメモリセルアレイALYとを容易に接続できる。
【００３５】
読み出し動作時に、書き込みデータ線WDL、/WDLをシールド線として機能させ、書き込み動作時に、読み出しデータ線RDL、/RDLをシールド線として機能させた。このため、隣接配線からのカップリングノイズを防止でき、回路の誤動作を防止できる。
書き込みデータ線WDL、/WDLおよび読み出しデータ線RDL、/RDLを上下方向だけでなく、横方向にも交互に配線した。このため、上下方向および横方向の隣接配線からカップリングノイズの影響を受けることを防止できる。
【００３６】
相補の書き込みデータおよび相補の読み出しデータを伝達する４本のデータ線を有する２つのデータ線領域を、ビット線対BL、/BLに対応して形成した。このため、メモリセルMCから読み出されセンスアンプSAで増幅された全ての読み出しデータを同時にデータ線に伝達でき、外部に出力できる。また、外部からデータ線領域を介して入力されセンスアンプSAで増幅された全ての書き込みデータをメモリセルMCに同時に書き込むことができる。したがって、読み出しデータおよび書き込みデータの転送レートを向上できる。
【００３７】
なお、上述した実施形態では、本発明をDRAMに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、マイクロコンピュータ、ロジックLSI、またはDRAMコアが搭載されるシステムLSIに適用してもよい。上述した実施形態では、本発明を相補のデータ線WDL、/WDL、RDL、/RDLの配線構造に適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、単相のデータ線WDL、RDLの配線構造に適用してもよい。
【００３８】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００３９】
【発明の効果】
請求項１の半導体集積回路では、第１および第２データ線に付くトータルの寄生容量をほぼ等しくできるため、第１および第２データ線に伝達される信号の遅延時間を等しくでき、寄生容量の差に起因する回路の誤動作を防止できる。
また、第１および第２データ線が、上層あるいは下層の配線と併走する距離が短くなるため、隣接配線とのカップリング容量に起因する回路の誤動作を防止できる。
【００４０】
請求項１および請求項２の半導体集積回路では、第１領域の第１および第２データ線と、第２領域の第１および第２データ線とを容易に接続できる。
請求項３の半導体集積回路では、一方のデータ線にデータが伝達されるときに、他方のデータ線がシールド線として機能するため、隣接配線からのカップリングノイズを防止でき、回路の誤動作を防止できる。
【００４１】
請求項４および請求項５の半導体集積回路では、上下方向および横方向の隣接配線からのカップリングノイズを防止できる。
請求項６の半導体集積回路では、読み出しデータおよび書き込みデータの転送レートを向上できる。
【図面の簡単な説明】
【図１】本発明の一実施形態を示すブロック図である。
【図２】図１のメモリコアの詳細を示すブロック図である。
【図３】図１の切換領域の詳細を示す説明図である。
【図４】図１の切換領域の詳細を示す斜視図である。
【図５】図１のＡ−Ａ’線に沿う断面図である。
【図６】図１のＢ−Ｂ’線に沿う断面図である。
【図７】従来のデータ線の配線構造を示す断面図である。
【図８】従来の２つの配線層を使用したデータ線の配線構造を示す断面図である。
【符号の説明】
ALY メモリセルアレイ
BL、/BL ビット線対
C0-C4 寄生容量
I/O 入出力回路部
L1 第１金属配線層
L2 第２金属配線層
L3 第３金属配線層
M メモリコア
MC メモリセル
RDL、/RDL 読み出しデータ線
RSA センスアンプ列
SA センスアンプ
UL 金属配線
WDL、/WDL 書き込みデータ線
Claims (6)
- 複数のメモリセルを有するメモリセルアレイと複数のセンスアンプを有するセンスアンプ列とが交互に配置されたメモリコアを備え、データが同時に伝達されることのない第１および第２データ線が配線される半導体集積回路であって、
半導体基板上に形成される第１配線層を使用して前記第１データ線が配線されるとともに、前記第１配線層上に形成される第２配線層を使用して前記第１データ線上に沿う前記第２データ線が配線される第１領域と、
前記第１配線層を使用して前記第２データ線が配線されるとともに、前記第２配線層を使用して前記第２データ線上に沿う前記第１データ線が配線される第２領域と、
前記第１および第２領域の間に形成され、前記第１および第２領域にそれぞれ配線された前記第１データ線を互いに接続するとともに、前記第１および第２領域にそれぞれ配線された前記第２データ線を互いに接続する切換領域とを備え、
前記切換領域において、前記第１および第２データ線の少なくともいずれかは、前記半導体基板上に形成される第３配線層を介して、互いに接続され、
前記第１および第２領域は、前記メモリセルアレイ上に形成され、
前記切換領域は、前記センスアンプ列上に形成されることを特徴とする半導体集積回路。 - 請求項１記載の半導体集積回路において、
前記第１データ線は、書き込み動作時に前記メモリセルアレイへの書き込みデータを伝達し、
前記第２データ線は、読み出し動作時に前記メモリセルアレイからの読み出しデータを伝達し、
前記書き込みデータおよび前記読み出しデータは、前記センスアンプを介して前記メモリセルアレイに入出力されることを特徴とする半導体集積回路。 - 請求項２記載の半導体集積回路において、
前記第１データ線は、前記読み出し動作時に所定の電圧に固定され、
前記第２データ線は、前記書き込み動作時に所定の電圧に固定されることを特徴とする半導体集積回路。 - 請求項２記載の半導体集積回路において、
前記第１および第２データ線で構成され、前記第１領域と前記第２領域とが互いに逆に配置された隣接する２つのデータ線領域を備えていることを特徴とする半導体集積回路。 - 請求項４記載の半導体集積回路において、
２つの前記データ線領域に伝達される２つの前記書き込みデータおよび２つの前記読み出しデータは、それぞれ相補であることを特徴とする半導体集積回路。 - 請求項５記載の半導体集積回路において、
前記メモリセルと前記センスアンプとを接続する相補のビット線対を複数備え、
２つの前記データ線領域は、前記ビット線対にそれぞれ対応して形成されていることを特徴とする半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001230906A JP3905337B2 (ja) | 2001-07-31 | 2001-07-31 | 半導体集積回路 |
| US10/066,630 US6548903B2 (en) | 2001-07-31 | 2002-02-06 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001230906A JP3905337B2 (ja) | 2001-07-31 | 2001-07-31 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003045998A JP2003045998A (ja) | 2003-02-14 |
| JP3905337B2 true JP3905337B2 (ja) | 2007-04-18 |
Family
ID=19063036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001230906A Expired - Fee Related JP3905337B2 (ja) | 2001-07-31 | 2001-07-31 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6548903B2 (ja) |
| JP (1) | JP3905337B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4127605B2 (ja) * | 2001-09-07 | 2008-07-30 | 株式会社東芝 | 半導体記憶装置 |
| US6992603B2 (en) * | 2004-03-31 | 2006-01-31 | Intel Corporation | Single-stage and multi-stage low power interconnect architectures |
| US20050253287A1 (en) * | 2004-05-11 | 2005-11-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dual-port SRAM cell structure |
| US7601995B2 (en) * | 2005-10-27 | 2009-10-13 | Infineon Technologies Ag | Integrated circuit having resistive memory cells |
| EP2086555A4 (en) * | 2006-10-31 | 2009-12-23 | Univ Ohio State Res Found | METHOD AND COMPOSITION FOR INHIBITING ILLNESSES ASSOCIATED WITH GSK-3 IN GLIA CELLS |
| US7561480B2 (en) * | 2007-06-22 | 2009-07-14 | Intel Corporation | Ground biased bitline register file |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4669063A (en) * | 1982-12-30 | 1987-05-26 | Thomson Components-Mostek Corp. | Sense amplifier for a dynamic RAM |
| US4980863A (en) * | 1987-03-31 | 1990-12-25 | Kabushiki Kaisha Toshiba | Semiconductor memory device having switching circuit for coupling together two pairs of bit lines |
| JPH0834257B2 (ja) * | 1990-04-20 | 1996-03-29 | 株式会社東芝 | 半導体メモリセル |
| JP3464803B2 (ja) * | 1991-11-27 | 2003-11-10 | 株式会社東芝 | 半導体メモリセル |
| JPH08250674A (ja) * | 1995-03-15 | 1996-09-27 | Toshiba Microelectron Corp | 半導体記憶装置 |
| US6384439B1 (en) * | 1998-02-02 | 2002-05-07 | Texas Instruments, Inc. | DRAM memory cell and array having pass transistors with recessed channels |
-
2001
- 2001-07-31 JP JP2001230906A patent/JP3905337B2/ja not_active Expired - Fee Related
-
2002
- 2002-02-06 US US10/066,630 patent/US6548903B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US20030025122A1 (en) | 2003-02-06 |
| US6548903B2 (en) | 2003-04-15 |
| JP2003045998A (ja) | 2003-02-14 |
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Legal Events
| Date | Code | Title | Description |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040604 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
| S531 | Written request for registration of change of domicile |
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|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140119 Year of fee payment: 7 |
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