JPH06295957A - 半導体装置 - Google Patents
半導体装置Info
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- JPH06295957A JPH06295957A JP5081971A JP8197193A JPH06295957A JP H06295957 A JPH06295957 A JP H06295957A JP 5081971 A JP5081971 A JP 5081971A JP 8197193 A JP8197193 A JP 8197193A JP H06295957 A JPH06295957 A JP H06295957A
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Landscapes
- Static Random-Access Memory (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 本発明は、占有面積の大幅な増大なしに信号
の遅延を低減できる半導体装置を提供することを目的と
する。 【構成】 本願発明は、駆動回路１０１から信号が与え
られる第１の配線１０３と、この第１の配線１０３に沿
って配置され、複数の接続手段１０７を介して第１の配
線１０３に接続される低抵抗の第２の配線１０５とを有
する半導体装置において、その接続手段１０７の数を駆
動回路１０１が接続される配線の一端から配線の他端
（配線の遠端部）にかけて増加させるように配置したの
で、配線遠端部での信号の立ち上がり・立ち下がりの遅
延が低減できる。
の遅延を低減できる半導体装置を提供することを目的と
する。 【構成】 本願発明は、駆動回路１０１から信号が与え
られる第１の配線１０３と、この第１の配線１０３に沿
って配置され、複数の接続手段１０７を介して第１の配
線１０３に接続される低抵抗の第２の配線１０５とを有
する半導体装置において、その接続手段１０７の数を駆
動回路１０１が接続される配線の一端から配線の他端
（配線の遠端部）にかけて増加させるように配置したの
で、配線遠端部での信号の立ち上がり・立ち下がりの遅
延が低減できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置、特に、駆
動回路より信号が与えられる配線を有する半導体装置に
関するものである。
動回路より信号が与えられる配線を有する半導体装置に
関するものである。
【０００２】
【従来の技術】駆動回路より信号が与えられる配線を有
するような半導体装置を図を参照しながら以下に説明す
る。
するような半導体装置を図を参照しながら以下に説明す
る。
【０００３】図４は、一般によく知られている半導体メ
モリ装置を簡単に示したものである。
モリ装置を簡単に示したものである。
【０００４】この半導体メモリ装置は、メモリセルアレ
イ４１０、列選択回路４２０、行選択回路４３０とから
構成される。
イ４１０、列選択回路４２０、行選択回路４３０とから
構成される。
【０００５】メモリセルアレイ４１０中にはビット線４
１２とワード線４１４とが交差配置され、その交差箇所
に複数のメモリセル４１２が設けられている。列選択回
路４２０は、センスアンプ（S.A.)４２２、入出力スイ
ッチ（I/O SW）４２４、列デコーダ（C-DEC）４２６と
から成る。行選択回路４３０は、行デコーダ４３２、ワ
ード線駆動回路４３４とから成る。
１２とワード線４１４とが交差配置され、その交差箇所
に複数のメモリセル４１２が設けられている。列選択回
路４２０は、センスアンプ（S.A.)４２２、入出力スイ
ッチ（I/O SW）４２４、列デコーダ（C-DEC）４２６と
から成る。行選択回路４３０は、行デコーダ４３２、ワ
ード線駆動回路４３４とから成る。
【０００６】このような半導体メモリ装置のワード線４
１４は、駆動回路４３４からの選択信号を各メモリセル
４１６に供給するためのものである。この場合、メモリ
セルの数が増えれば増えるほど、駆動回路４３４の出力
負荷が増加する。
１４は、駆動回路４３４からの選択信号を各メモリセル
４１６に供給するためのものである。この場合、メモリ
セルの数が増えれば増えるほど、駆動回路４３４の出力
負荷が増加する。
【０００７】この出力負荷を緩和し、高速にアクセスす
るために図５に示すような配線が提案されている。これ
は、ワード線４１４に沿って低抵抗金属配線５０１を配
置し、これら相互の配線を延在方向に幾つかに等分する
形で電気的に接続する接続手段５０３を設けたものであ
る。
るために図５に示すような配線が提案されている。これ
は、ワード線４１４に沿って低抵抗金属配線５０１を配
置し、これら相互の配線を延在方向に幾つかに等分する
形で電気的に接続する接続手段５０３を設けたものであ
る。
【０００８】例えば、図６に示すようにワード線が、シ
ート抵抗が数オームのポリサイドあるいは数十オームの
ポリシリコン４１４’で形成され、低抵抗金属配線がシ
ート抵抗が０．１オーム程度のアルミニウム５０１’で
形成され、そのポリシリコン４１４’とアルミニウム５
０１’とがコンタクトホールを備えた接続手段５０３’
で接続されたものである。このようなものは、１メガビ
ットＤＲＡＭ、４メガビットＤＲＡＭで使用され、商品
化に成功しているものである。この場合、図６（ａ）は
配線の上面図を表し、図６（ｂ）は図６（ａ）中のＸ−
Ｘ’断面図を表す。
ート抵抗が数オームのポリサイドあるいは数十オームの
ポリシリコン４１４’で形成され、低抵抗金属配線がシ
ート抵抗が０．１オーム程度のアルミニウム５０１’で
形成され、そのポリシリコン４１４’とアルミニウム５
０１’とがコンタクトホールを備えた接続手段５０３’
で接続されたものである。このようなものは、１メガビ
ットＤＲＡＭ、４メガビットＤＲＡＭで使用され、商品
化に成功しているものである。この場合、図６（ａ）は
配線の上面図を表し、図６（ｂ）は図６（ａ）中のＸ−
Ｘ’断面図を表す。
【０００９】図７は図５に示す配線の等価回路モデルを
表す。図７は接続手段により分割されたワード線、低抵
抗金属配線をπ型近似したものである。これは、ノード
Ａ〜Ｂ間をワード線の抵抗ｒと配線容量Ｃｏで近似し、
同様にノードＡ’〜Ｂ’間を低抵抗金属配線の抵抗ｒ’
と配線容量Ｃｏ’で近似したものである。この場合、抵
抗ｒ＞＞抵抗ｒ’であるが、ｒ’はゼロではないので、
図７に示すワード線の立ち上がり・立ち下がりの速度が
最も遅くなるノードは、ワード線駆動回路から最も離れ
たノードＡ〜Ｂ間の中間のノードＣとなる。
表す。図７は接続手段により分割されたワード線、低抵
抗金属配線をπ型近似したものである。これは、ノード
Ａ〜Ｂ間をワード線の抵抗ｒと配線容量Ｃｏで近似し、
同様にノードＡ’〜Ｂ’間を低抵抗金属配線の抵抗ｒ’
と配線容量Ｃｏ’で近似したものである。この場合、抵
抗ｒ＞＞抵抗ｒ’であるが、ｒ’はゼロではないので、
図７に示すワード線の立ち上がり・立ち下がりの速度が
最も遅くなるノードは、ワード線駆動回路から最も離れ
たノードＡ〜Ｂ間の中間のノードＣとなる。
【００１０】
【発明が解決しようとする課題】以上のような半導体装
置では、高集積化が進むにつれて配線抵抗、配線容量が
増すので、さらに信号の遅延が顕著になってくる。
置では、高集積化が進むにつれて配線抵抗、配線容量が
増すので、さらに信号の遅延が顕著になってくる。
【００１１】また、配線幅の微細化に伴うエレクトロマ
イグレーションの抑止という信頼性上の観点からは、ア
ルミニウム配線に代えて、例えば、タングステン配線を
用いることが望ましい。しかし、タングステン配線はア
ルミニウム配線の約３倍のシート抵抗を有するので、前
述のような接続手段の数を増さないと、ワード線の立ち
上がり・立ち下がりの速度を維持、向上することができ
ない。仮に、その接続手段を図８に示すように単純に数
をその倍にすると、ワード線の立ち上がり・立ち下がり
の速度は維持できても、接続領域を含めたワード線の配
線の長さＬが長くなり、半導体装置の寸法の増大を招
く。この接続領域の大きさは、例えば１６メガＤＲＡＭ
の場合、約１０μm、６４メガＤＲＡＭの場合、約８μm
なので、接続領域を８分割から１６分割に２倍にする
と、それぞれ８０μm、６４μmの半導体装置の寸法の増
大を招く。
イグレーションの抑止という信頼性上の観点からは、ア
ルミニウム配線に代えて、例えば、タングステン配線を
用いることが望ましい。しかし、タングステン配線はア
ルミニウム配線の約３倍のシート抵抗を有するので、前
述のような接続手段の数を増さないと、ワード線の立ち
上がり・立ち下がりの速度を維持、向上することができ
ない。仮に、その接続手段を図８に示すように単純に数
をその倍にすると、ワード線の立ち上がり・立ち下がり
の速度は維持できても、接続領域を含めたワード線の配
線の長さＬが長くなり、半導体装置の寸法の増大を招
く。この接続領域の大きさは、例えば１６メガＤＲＡＭ
の場合、約１０μm、６４メガＤＲＡＭの場合、約８μm
なので、接続領域を８分割から１６分割に２倍にする
と、それぞれ８０μm、６４μmの半導体装置の寸法の増
大を招く。
【００１２】本発明は以上のような課題を解決し、寸法
の増大なしに信号の遅延を低減することのできる半導体
装置を提供するものである。
の増大なしに信号の遅延を低減することのできる半導体
装置を提供するものである。
【００１３】
【課題を解決するための手段】本発明は、前述した課題
を解決するために駆動回路から信号が与えられる第１の
配線と、この第１の配線に沿って配置され、複数の接続
手段を介して第１の配線に接続される低抵抗の第２の配
線とを有する半導体装置において、各接続手段間の間隔
を不等にして形成したものである。
を解決するために駆動回路から信号が与えられる第１の
配線と、この第１の配線に沿って配置され、複数の接続
手段を介して第１の配線に接続される低抵抗の第２の配
線とを有する半導体装置において、各接続手段間の間隔
を不等にして形成したものである。
【００１４】すなわち、第１の発明は、第１のノード
と、前記第１のノードに信号を与える駆動回路と、一
端、及び他端を有する第１の配線であって、第１の抵抗
値を有し、前記一端が前記第１のノードに接続される前
記第１の配線と、前記第１の抵抗値より小さい第２の抵
抗値を有し、前記第１の配線に複数の接続部を介して接
続される第２の配線であって、各接続部間の間隔が前記
一端近傍より前記他端近傍の方が狭く形成される前記第
２の配線とを有する半導体装置を構成したものである。
と、前記第１のノードに信号を与える駆動回路と、一
端、及び他端を有する第１の配線であって、第１の抵抗
値を有し、前記一端が前記第１のノードに接続される前
記第１の配線と、前記第１の抵抗値より小さい第２の抵
抗値を有し、前記第１の配線に複数の接続部を介して接
続される第２の配線であって、各接続部間の間隔が前記
一端近傍より前記他端近傍の方が狭く形成される前記第
２の配線とを有する半導体装置を構成したものである。
【００１５】また、第２の発明は、第１及び第２のノー
ドと、前記第１のノードに第１の信号を与える第１の駆
動回路と、前記第２のノードに第２の信号を与える第２
の駆動回路と、一端及び他端を有する第１の配線であっ
て、第１の抵抗値を有し、前記一端が前記第１のノード
に接続され、前記他端が前記第２のノードに接続される
前記第１の配線と、前記第１の抵抗値より小さい第２の
抵抗値を有し、前記第１の配線に複数の接続部を介して
接続される第２の配線であって、各接続部間の間隔が前
記一端及び他端近傍より中央部の方が狭く形成される前
記第２の配線とを有する半導体装置を構成したものであ
る。
ドと、前記第１のノードに第１の信号を与える第１の駆
動回路と、前記第２のノードに第２の信号を与える第２
の駆動回路と、一端及び他端を有する第１の配線であっ
て、第１の抵抗値を有し、前記一端が前記第１のノード
に接続され、前記他端が前記第２のノードに接続される
前記第１の配線と、前記第１の抵抗値より小さい第２の
抵抗値を有し、前記第１の配線に複数の接続部を介して
接続される第２の配線であって、各接続部間の間隔が前
記一端及び他端近傍より中央部の方が狭く形成される前
記第２の配線とを有する半導体装置を構成したものであ
る。
【００１６】また、第３の発明は、第１及び第２のノー
ドと、前記第１のノードに第１の信号を与える第１の駆
動回路と、前記第２のノードに第２の信号を与える第２
の駆動回路と、第１の端部及び第２の端部を有する第１
の配線であって、第１の抵抗値を有し、前記第１の端部
が前記第１のノードに接続される前記第１の配線と、前
記第１の抵抗値を有し、前記第１の配線に略平行に配置
される第２の配線であって、前記第１の端部に対応する
第３の端部及び前記第２の端部に対応する第４の端部を
有し、前記第４の端部は前記第２のノードに接続される
前記第２の配線と、前記第１の抵抗値より小さい第２の
抵抗値を有し、前記第１の配線に複数の第１接続部を介
して接続される第３の配線であって、各接続部間の間隔
が前記第１の配線の中央部より前記第１及び第２の端部
近傍の方が狭く形成される前記第３の配線と、前記第２
の抵抗値を有し、前記第２の配線に複数の第２接続部を
介して接続される第４の配線であって、各接続部間の間
隔が前記第１接続部の各接続部間の間隔に対応して、前
記第２の配線の中央部より前記第３及び第４の端部近傍
の方が狭く形成される前記第４の配線とを有する半導体
装置を構成したものである。
ドと、前記第１のノードに第１の信号を与える第１の駆
動回路と、前記第２のノードに第２の信号を与える第２
の駆動回路と、第１の端部及び第２の端部を有する第１
の配線であって、第１の抵抗値を有し、前記第１の端部
が前記第１のノードに接続される前記第１の配線と、前
記第１の抵抗値を有し、前記第１の配線に略平行に配置
される第２の配線であって、前記第１の端部に対応する
第３の端部及び前記第２の端部に対応する第４の端部を
有し、前記第４の端部は前記第２のノードに接続される
前記第２の配線と、前記第１の抵抗値より小さい第２の
抵抗値を有し、前記第１の配線に複数の第１接続部を介
して接続される第３の配線であって、各接続部間の間隔
が前記第１の配線の中央部より前記第１及び第２の端部
近傍の方が狭く形成される前記第３の配線と、前記第２
の抵抗値を有し、前記第２の配線に複数の第２接続部を
介して接続される第４の配線であって、各接続部間の間
隔が前記第１接続部の各接続部間の間隔に対応して、前
記第２の配線の中央部より前記第３及び第４の端部近傍
の方が狭く形成される前記第４の配線とを有する半導体
装置を構成したものである。
【００１７】
【作用】本願第１の発明によれば、駆動回路から信号が
与えられる第１の配線と、この第１の配線に沿って配置
され、複数の接続手段を介して第１の配線に接続される
低抵抗の第２の配線とを有する半導体装置において、そ
の接続手段の数を駆動回路が接続される配線の一端から
配線の他端（配線の遠端部）にかけて増加させるように
配置したので、配線遠端部での信号の立ち上がり・立ち
下がりの遅延が低減できる。
与えられる第１の配線と、この第１の配線に沿って配置
され、複数の接続手段を介して第１の配線に接続される
低抵抗の第２の配線とを有する半導体装置において、そ
の接続手段の数を駆動回路が接続される配線の一端から
配線の他端（配線の遠端部）にかけて増加させるように
配置したので、配線遠端部での信号の立ち上がり・立ち
下がりの遅延が低減できる。
【００１８】また、本願第２の発明によれば、駆動回路
から信号が配線の両端に与えられる第１の配線と、この
第１の配線に沿って配置され、複数の接続手段を介して
第１の配線に接続される低抵抗の第２の配線とを有する
半導体装置において、その接続手段を配線の両端より配
線の中央部に数多く配置するようにしたので、配線中央
部の信号の立ち上がり・立ち下がりの遅延が低減でき
る。
から信号が配線の両端に与えられる第１の配線と、この
第１の配線に沿って配置され、複数の接続手段を介して
第１の配線に接続される低抵抗の第２の配線とを有する
半導体装置において、その接続手段を配線の両端より配
線の中央部に数多く配置するようにしたので、配線中央
部の信号の立ち上がり・立ち下がりの遅延が低減でき
る。
【００１９】また、本願第３の発明によれば、駆動回路
から信号が与えられる第１の配線と、この第１の配線に
沿って配置され、複数の接続手段を介して第１の配線に
接続される低抵抗の第２の配線とからなる信号転送用配
線が複数本、平行に配置され、隣合う信号転送用配線に
信号を互いに逆方向から与えられる複数の駆動回路を備
えた半導体装置において、その接続手段間の間隔を信号
転送用配線の中央部より両端部の方を狭く配置したの
で、製造工程を複雑にすることなく配線遠端部での信号
の立ち上がり・立ち下がりの遅延が低減できる。
から信号が与えられる第１の配線と、この第１の配線に
沿って配置され、複数の接続手段を介して第１の配線に
接続される低抵抗の第２の配線とからなる信号転送用配
線が複数本、平行に配置され、隣合う信号転送用配線に
信号を互いに逆方向から与えられる複数の駆動回路を備
えた半導体装置において、その接続手段間の間隔を信号
転送用配線の中央部より両端部の方を狭く配置したの
で、製造工程を複雑にすることなく配線遠端部での信号
の立ち上がり・立ち下がりの遅延が低減できる。
【００２０】
【実施例】以下に図を参照しながら本発明の実施例を説
明する。
明する。
【００２１】図１は本発明の第１の実施例を示すブロッ
ク図である。図１において、１０１は信号を与える駆動
回路、１０３は第１の配線、例えば、ワード線、１０５
は第１の配線１０１に沿って配置された第２の配線、１
０７は第１の配線１０３と第２の配線１０５とを接続す
る接続手段である。この場合、第２の配線１０５は第１
の配線１０１の有する配線抵抗より低い抵抗値を有する
低抵抗金属層によって形成される。
ク図である。図１において、１０１は信号を与える駆動
回路、１０３は第１の配線、例えば、ワード線、１０５
は第１の配線１０１に沿って配置された第２の配線、１
０７は第１の配線１０３と第２の配線１０５とを接続す
る接続手段である。この場合、第２の配線１０５は第１
の配線１０１の有する配線抵抗より低い抵抗値を有する
低抵抗金属層によって形成される。
【００２２】以上の構成は前述した従来のものと同様で
あるが、各接続手段１０７間の間隔及びその配置される
数が異なっている。例えば、図６にて説明したように従
来は９個の接続手段が幾何学上均等な間隔で配置されて
いたが、本実施例では１３個の接続手段が設けられ、そ
れらが幾何学上均等に配置されていない。
あるが、各接続手段１０７間の間隔及びその配置される
数が異なっている。例えば、図６にて説明したように従
来は９個の接続手段が幾何学上均等な間隔で配置されて
いたが、本実施例では１３個の接続手段が設けられ、そ
れらが幾何学上均等に配置されていない。
【００２３】すなわち、駆動回路１０１に近い領域に配
置された接続手段は、各接続手段間の間隔がＬ1である
のに対して、駆動回路１０１から離れた領域（配線の遠
端）ではその間隔がＬ1よりも小さいＬ2である。
置された接続手段は、各接続手段間の間隔がＬ1である
のに対して、駆動回路１０１から離れた領域（配線の遠
端）ではその間隔がＬ1よりも小さいＬ2である。
【００２４】このように接続手段を駆動回路１０１から
離れた領域に数多く配置することにより、配線領域の大
幅な増加なしに配線遠端部での信号の立ち上がり・立ち
下がりの遅延を低減できる。
離れた領域に数多く配置することにより、配線領域の大
幅な増加なしに配線遠端部での信号の立ち上がり・立ち
下がりの遅延を低減できる。
【００２５】次に、本発明の第２の実施例を図２を参照
して説明する。図２において、図１と同一の部分には同
一符号を付すことで、その説明は省略する。本実施例
は、前述したような配線が互いに平行に複数配置され、
駆動回路１０１が図２に示すように交互配置される場合
の例を示すものである。
して説明する。図２において、図１と同一の部分には同
一符号を付すことで、その説明は省略する。本実施例
は、前述したような配線が互いに平行に複数配置され、
駆動回路１０１が図２に示すように交互配置される場合
の例を示すものである。
【００２６】本実施例によると、駆動回路１０１に近い
領域に配置された接続手段１０７間の間隔Ｌ1と、遠い
領域に配置された接続手段間の間隔Ｌ2とを等しくし、
配線の中央部付近に配置された接続手段間の間隔Ｌ3が
Ｌ1、Ｌ2よりも大きくなるように配置されている。
領域に配置された接続手段１０７間の間隔Ｌ1と、遠い
領域に配置された接続手段間の間隔Ｌ2とを等しくし、
配線の中央部付近に配置された接続手段間の間隔Ｌ3が
Ｌ1、Ｌ2よりも大きくなるように配置されている。
【００２７】以上のように接続手段１０７を配置したの
で、配線遠端部での信号の立ち上がり・立ち下がりの遅
延を低減できると共に、パターンレイアウト上の利点が
ある。すなわち、図２のように駆動回路１０１が交互に
配置されている場合、第１の実施例で説明した例に加
え、駆動回路１０１に近い領域にも接続手段１０７を遠
端部と等しい間隔で配置することにより、図２に示すよ
うに隣接する配線上の接続手段の配置位置を互いに対応
させて、略直線上に形成することができる。
で、配線遠端部での信号の立ち上がり・立ち下がりの遅
延を低減できると共に、パターンレイアウト上の利点が
ある。すなわち、図２のように駆動回路１０１が交互に
配置されている場合、第１の実施例で説明した例に加
え、駆動回路１０１に近い領域にも接続手段１０７を遠
端部と等しい間隔で配置することにより、図２に示すよ
うに隣接する配線上の接続手段の配置位置を互いに対応
させて、略直線上に形成することができる。
【００２８】このことは、第１の配線１０３がワード線
に用いられた場合、特に有効である。ワード線はメモリ
セルを選択するために各メモリセルと接続するものなの
で、接続手段の配置位置が複雑になればメモリセルの効
率的な配置に影響を与えることとなる。それ故、接続手
段を上記のように配置することにより、メモリセルを設
計する上で自由度を低下させることもない。
に用いられた場合、特に有効である。ワード線はメモリ
セルを選択するために各メモリセルと接続するものなの
で、接続手段の配置位置が複雑になればメモリセルの効
率的な配置に影響を与えることとなる。それ故、接続手
段を上記のように配置することにより、メモリセルを設
計する上で自由度を低下させることもない。
【００２９】次に、本発明の第３の実施例を図３を参照
して説明する。図３において、図１と同一の部分には同
一符号を付すことで、その説明は省略する。本実施例
は、配線の両端に駆動回路１０１、１０１’が設けられ
たものである。本実施例によると、駆動回路１０１に近
い領域の接続手段の間隔Ｌ4と、駆動回路１０１’に近
い領域の接続手段の間隔Ｌ5とが等しく配置され、配線
の中央部の接続手段の間隔Ｌ6がＬ4、Ｌ5よりも狭くな
るように配置されている。
して説明する。図３において、図１と同一の部分には同
一符号を付すことで、その説明は省略する。本実施例
は、配線の両端に駆動回路１０１、１０１’が設けられ
たものである。本実施例によると、駆動回路１０１に近
い領域の接続手段の間隔Ｌ4と、駆動回路１０１’に近
い領域の接続手段の間隔Ｌ5とが等しく配置され、配線
の中央部の接続手段の間隔Ｌ6がＬ4、Ｌ5よりも狭くな
るように配置されている。
【００３０】このように接続手段を配置することによ
り、配線領域の大幅な増加なしに配線中央部部での信号
の立ち上がり・立ち下がりの遅延を低減できる。
り、配線領域の大幅な増加なしに配線中央部部での信号
の立ち上がり・立ち下がりの遅延を低減できる。
【００３１】本実施例で説明された接続手段は、通常、
コンタクトホールであるが、第１の配線と第２の配線と
を接続するものであれば、その目的を達成できると考え
る。
コンタクトホールであるが、第１の配線と第２の配線と
を接続するものであれば、その目的を達成できると考え
る。
【００３２】以上、本発明の実施例を説明したが上記の
ような各実施例を半導体装置の各部にそれぞれ適用する
ことで信号遅延の低減された最適な半導体装置を得るこ
とが可能になるであろう。
ような各実施例を半導体装置の各部にそれぞれ適用する
ことで信号遅延の低減された最適な半導体装置を得るこ
とが可能になるであろう。
【００３３】
【発明の効果】以上、説明したように本発明によれば、
配線領域を大幅に増加すること無しに、信号の遅延を低
減できる半導体装置を提供できる。
配線領域を大幅に増加すること無しに、信号の遅延を低
減できる半導体装置を提供できる。
【図１】本発明の第１の実施例を示す図である。
【図２】本発明の第２の実施例を示す図である。
【図３】本発明の第３の実施例を示す図である。
【図４】半導体メモリ装置を説明するブロック図であ
る。
る。
【図５】従来の配線を説明する図である。
【図６】従来の配線を説明する図である。
【図７】従来の配線の等価回路モデル図である。
【図８】従来の配線の問題点を説明する図である。
１０１ 駆動回路 １０３ 第１の配線 １０５ 第２の配線 １０７ 接続手段
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 6866−5Ｌ Ｇ１１Ｃ 11/34 ３５４ Ｄ 7210−4Ｍ Ｈ０１Ｌ 27/10 ３２５ Ｔ
Claims (3)
- 【請求項１】 第１のノードと、 前記第１のノードに信号を与える駆動回路と、 一端、及び他端を有する第１の配線であって、第１の抵
抗値を有し、前記一端が前記第１のノードに接続される
前記第１の配線と、 前記第１の抵抗値より小さい第２の抵抗値を有し、前記
第１の配線に複数の接続部を介して接続される第２の配
線であって、各接続部間の間隔が前記一端近傍より前記
他端近傍の方が狭く形成される前記第２の配線とを有す
ることを特徴とする半導体装置。 - 【請求項２】 第１及び第２のノードと、 前記第１のノードに第１の信号を与える第１の駆動回路
と、 前記第２のノードに第２の信号を与える第２の駆動回路
と、 一端及び他端を有する第１の配線であって、第１の抵抗
値を有し、前記一端が前記第１のノードに接続され、前
記他端が前記第２のノードに接続される前記第１の配線
と、 前記第１の抵抗値より小さい第２の抵抗値を有し、前記
第１の配線に複数の接続部を介して接続される第２の配
線であって、各接続部間の間隔が前記一端及び他端近傍
より中央部の方が狭く形成される前記第２の配線とを有
することを特徴とする半導体装置。 - 【請求項３】 第１及び第２のノードと、 前記第１のノードに第１の信号を与える第１の駆動回路
と、 前記第２のノードに第２の信号を与える第２の駆動回路
と、 第１の端部及び第２の端部を有する第１の配線であっ
て、第１の抵抗値を有し、前記第１の端部が前記第１の
ノードに接続される前記第１の配線と、 前記第１の抵抗値を有し、前記第１の配線に略平行に配
置される第２の配線であって、前記第１の端部に対応す
る第３の端部及び前記第２の端部に対応する第４の端部
を有し、前記第４の端部は前記第２のノードに接続され
る前記第２の配線と前記第１の抵抗値より小さい第２の
抵抗値を有し、前記第１の配線に複数の第１接続部を介
して接続される第３の配線であって、各接続部間の間隔
が前記第１の配線の中央部より前記第１及び第２の端部
近傍の方が狭く形成される前記第３の配線と、 前記第２の抵抗値を有し、前記第２の配線に複数の第２
接続部を介して接続される第４の配線であって、各接続
部間の間隔が前記第１接続部の各接続部間の間隔に対応
して、前記第２の配線の中央部より前記第３及び第４の
端部近傍の方が狭く形成される前記第４の配線とを有す
ることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08197193A JP3144946B2 (ja) | 1993-04-08 | 1993-04-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08197193A JP3144946B2 (ja) | 1993-04-08 | 1993-04-08 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06295957A true JPH06295957A (ja) | 1994-10-21 |
| JP3144946B2 JP3144946B2 (ja) | 2001-03-12 |
Family
ID=13761386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08197193A Expired - Fee Related JP3144946B2 (ja) | 1993-04-08 | 1993-04-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3144946B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4882508A (en) * | 1988-03-14 | 1989-11-21 | International Business Machines | Dual flux path voice coil motor |
| JP2007266551A (ja) * | 2006-03-30 | 2007-10-11 | Fujitsu Ltd | 半導体装置 |
-
1993
- 1993-04-08 JP JP08197193A patent/JP3144946B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4882508A (en) * | 1988-03-14 | 1989-11-21 | International Business Machines | Dual flux path voice coil motor |
| JP2007266551A (ja) * | 2006-03-30 | 2007-10-11 | Fujitsu Ltd | 半導体装置 |
| US8084844B2 (en) | 2006-03-30 | 2011-12-27 | Fujitsu Semiconductor Limited | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3144946B2 (ja) | 2001-03-12 |
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