JP3392477B2 - 半導体装置 - Google Patents
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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Description
【０００１】
【産業上の利用分野】本発明は、論理回路やメモリなど
を備えた半導体装置に形成され、同じ構成で同一の信号
を入力する回路が複数個繰返し配置された集積回路に使
用される配線構造に関するものである。
を備えた半導体装置に形成され、同じ構成で同一の信号
を入力する回路が複数個繰返し配置された集積回路に使
用される配線構造に関するものである。
【０００２】
【従来の技術】ＩＣやＬＳＩなどの半導体装置は、同じ
構成の複数個の回路が繰返し形成されている場合が多
い。例えば、図６に示すＳＲＡＭなどの一般的な半導体
記憶装置は、半導体基板、即ち、チップの大部分を占め
るメモリセルのアレイ、ローデコーダ／カラムデコー
ダ、セクション毎のデコーダやセンスアンプなど同じ構
成の複数個の回路が繰返し配置されている部分とアドレ
スバッファ、制御信号バッファ、データ入出力バッファ
などのチップの外周に配置されている部分とで構成され
ている。そして、通常は、各回路間の信号の受け渡し
は、チップ上に形成された単層或いは多層の金属配線に
よって行われている。通常半導体基板上に形成される金
属配線は、チップサイズへの影響を考慮して配線領域を
最小にし、また、寄生容量Ｃや寄生抵抗Ｒの信号への影
響を考慮しながら最短になるように配置されている。図
７の回路図は、半導体メモリを構成する回路の一例であ
り、アドレスバッファ、ローデコーダ、デコ−ダ制御回
路とそれぞれを繋ぐ配線の配置を示している。図におい
て、アドレスバッファは、アドレスの数（Ｎ）だけ有
り、信号Ａ／ＡＢ（ＡＢは、Ａの相補信号である。以下
同様である。）を出力する。デコーダ制御回路は、デコ
ーダの制御信号ＥＮを出力している。ローデコーダは、
（Ｎ＋１）入力の論理回路（ＷＬ１、ＷＬ２、・・・Ｗ
Ｌｍ）が２Ｎ個繰返しで配置され、入力にはアドレス信
号Ａ／ＡＢ、制御信号ＥＮが接続され、これらの信号線
には金属配線が使われている。
構成の複数個の回路が繰返し形成されている場合が多
い。例えば、図６に示すＳＲＡＭなどの一般的な半導体
記憶装置は、半導体基板、即ち、チップの大部分を占め
るメモリセルのアレイ、ローデコーダ／カラムデコー
ダ、セクション毎のデコーダやセンスアンプなど同じ構
成の複数個の回路が繰返し配置されている部分とアドレ
スバッファ、制御信号バッファ、データ入出力バッファ
などのチップの外周に配置されている部分とで構成され
ている。そして、通常は、各回路間の信号の受け渡し
は、チップ上に形成された単層或いは多層の金属配線に
よって行われている。通常半導体基板上に形成される金
属配線は、チップサイズへの影響を考慮して配線領域を
最小にし、また、寄生容量Ｃや寄生抵抗Ｒの信号への影
響を考慮しながら最短になるように配置されている。図
７の回路図は、半導体メモリを構成する回路の一例であ
り、アドレスバッファ、ローデコーダ、デコ−ダ制御回
路とそれぞれを繋ぐ配線の配置を示している。図におい
て、アドレスバッファは、アドレスの数（Ｎ）だけ有
り、信号Ａ／ＡＢ（ＡＢは、Ａの相補信号である。以下
同様である。）を出力する。デコーダ制御回路は、デコ
ーダの制御信号ＥＮを出力している。ローデコーダは、
（Ｎ＋１）入力の論理回路（ＷＬ１、ＷＬ２、・・・Ｗ
Ｌｍ）が２Ｎ個繰返しで配置され、入力にはアドレス信
号Ａ／ＡＢ、制御信号ＥＮが接続され、これらの信号線
には金属配線が使われている。
【０００３】
【発明が解決しようとする課題】前述のように金属配線
には寄生容量Ｃと寄生抵抗Ｒが分布定数として存在し、
その結果、金属配線部分では、これらの原因による信号
の遅延が発生する。さらに、同じ構成の複数の回路が繰
返し配置された論理回路への入力信号の場合は、各入力
端子の入力容量が負荷になるので、信号の遅延は大きく
なる。例えば、図７に示すアドレスバッファの出力Ａ／
ＡＢは、ドライバの出口であるａ点、ローデコーダの最
も近い論理回路ＷＬ１の入力端子のｂ点、ローデコーダ
の最も遠い論理回路ＷＬｍの入力端子のｃ点と遠くなれ
ばなる程信号の伝搬遅延が大きくなる。図８は、各点の
遅延状態を示す特性図である。またメモリ容量が大きく
なればなるほどローデコーダの繰返し数も多くなり、ｂ
点からｃ点の遅延も大きくなる。同じ様にデコーダの制
御信号ＥＮを伝送する信号線もドライバ出口のｄ点、ロ
ーデコーダの最も近い論理回路ＷＬｍの入力端子のｅ
点、ローデコーダの最も遠い論理回路ＷＬ１の入力端子
のｆ点で信号の伝搬遅延が発生しており、これらの配線
遅延が回路動作に及ぼす影響は無視できない問題とな
る。
には寄生容量Ｃと寄生抵抗Ｒが分布定数として存在し、
その結果、金属配線部分では、これらの原因による信号
の遅延が発生する。さらに、同じ構成の複数の回路が繰
返し配置された論理回路への入力信号の場合は、各入力
端子の入力容量が負荷になるので、信号の遅延は大きく
なる。例えば、図７に示すアドレスバッファの出力Ａ／
ＡＢは、ドライバの出口であるａ点、ローデコーダの最
も近い論理回路ＷＬ１の入力端子のｂ点、ローデコーダ
の最も遠い論理回路ＷＬｍの入力端子のｃ点と遠くなれ
ばなる程信号の伝搬遅延が大きくなる。図８は、各点の
遅延状態を示す特性図である。またメモリ容量が大きく
なればなるほどローデコーダの繰返し数も多くなり、ｂ
点からｃ点の遅延も大きくなる。同じ様にデコーダの制
御信号ＥＮを伝送する信号線もドライバ出口のｄ点、ロ
ーデコーダの最も近い論理回路ＷＬｍの入力端子のｅ
点、ローデコーダの最も遠い論理回路ＷＬ１の入力端子
のｆ点で信号の伝搬遅延が発生しており、これらの配線
遅延が回路動作に及ぼす影響は無視できない問題とな
る。
【０００４】この様な問題を図７及至図９を参照して説
明する。この回路の動作としてアドレスバッファの出力
Ａ／ＡＢが変化する場合を考える。この変化の前にデコ
ーダ制御信号ＥＮがハイ（Ｈ）からロウ（Ｌ）になり、
この出力Ａ／ＡＢの変化が終了してからデコーダ制御信
号ＥＮがＬからＨになって新しいデコーダが成立する場
合について、図９の特性図を参照しながら説明する。ま
ず、デコーダ制御回路のドライバによってデコーダ制御
信号ＥＮのｄ点がＨからＬに変化する。この時、前述の
配線遅延が原因してデコーダ制御信号ＥＮのｆ点はＨか
らＬに変化するのが遅れる。この場合にアドレスバッフ
ァの出力Ａ／ＡＢはデコーダ制御信号ＥＮのｆ点がＨか
らＬになるのを待って変化させる。これは、アドレスバ
ッファの出力Ａ／ＡＢは、ＬからＨに変化する場合と、
ＨからＬに変化する場合の両方向の変化の場合が有る
が、この出力Ａ／ＡＢがＬからＨに変化したときにロー
デコーダの論理回路ＷＬ１で一時的にＬ→Ｈ→Ｌとデコ
ーダが成立してしまう事があり、これを避けるためにｆ
点でのＨからＬへの変化を待ってアドレスバッファの出
力Ａ／ＡＢを変化させるのである。アドレスバッファの
出力Ａ／ＡＢがＨからＬに変化した場合も配線遅延によ
って論理回路ＷＬｍの入力端子のｃ点がＨからＬに変化
するのが遅れる。
明する。この回路の動作としてアドレスバッファの出力
Ａ／ＡＢが変化する場合を考える。この変化の前にデコ
ーダ制御信号ＥＮがハイ（Ｈ）からロウ（Ｌ）になり、
この出力Ａ／ＡＢの変化が終了してからデコーダ制御信
号ＥＮがＬからＨになって新しいデコーダが成立する場
合について、図９の特性図を参照しながら説明する。ま
ず、デコーダ制御回路のドライバによってデコーダ制御
信号ＥＮのｄ点がＨからＬに変化する。この時、前述の
配線遅延が原因してデコーダ制御信号ＥＮのｆ点はＨか
らＬに変化するのが遅れる。この場合にアドレスバッフ
ァの出力Ａ／ＡＢはデコーダ制御信号ＥＮのｆ点がＨか
らＬになるのを待って変化させる。これは、アドレスバ
ッファの出力Ａ／ＡＢは、ＬからＨに変化する場合と、
ＨからＬに変化する場合の両方向の変化の場合が有る
が、この出力Ａ／ＡＢがＬからＨに変化したときにロー
デコーダの論理回路ＷＬ１で一時的にＬ→Ｈ→Ｌとデコ
ーダが成立してしまう事があり、これを避けるためにｆ
点でのＨからＬへの変化を待ってアドレスバッファの出
力Ａ／ＡＢを変化させるのである。アドレスバッファの
出力Ａ／ＡＢがＨからＬに変化した場合も配線遅延によ
って論理回路ＷＬｍの入力端子のｃ点がＨからＬに変化
するのが遅れる。
【０００５】そして、デコーダ制御信号ＥＮは、前記ｃ
点がＨからＬに変化するのを待って変化させる。これも
ローデコーダの論理回路ＷＬｍがＬ→Ｈ→Ｌと一時的に
成立するのを避けるためである。この様に、ローデコー
ダは、デコーダ制御信号ＥＮがＬからＨになることによ
って成立し、このときは当然配線遅延によってｆ点がＬ
からＨに変化するのが遅れ、ｆ点を入力とするローデコ
ーダの論理回路ＷＬ１の成立が最も遅くなる。以上のよ
うに、配線遅延によってローデコーダが成立するまでの
時間が決定され、配線遅延が大きくなればなるほどロー
デコーダが成立するまでの時間が遅くなる。特に、図７
の様に、チップに形成された入力信号を駆動するバッフ
ァが、ローデコーダの複数の論理回路が繰返し配置され
ているチップ内の領域であって繰返し方向に対して垂直
の方向の領域の外側に配置されている場合には前述のよ
うに配線遅延によってバッファに近い位置にある入力端
子と遠い位置にある入力端子との距離の差が大きな問題
となっている。
点がＨからＬに変化するのを待って変化させる。これも
ローデコーダの論理回路ＷＬｍがＬ→Ｈ→Ｌと一時的に
成立するのを避けるためである。この様に、ローデコー
ダは、デコーダ制御信号ＥＮがＬからＨになることによ
って成立し、このときは当然配線遅延によってｆ点がＬ
からＨに変化するのが遅れ、ｆ点を入力とするローデコ
ーダの論理回路ＷＬ１の成立が最も遅くなる。以上のよ
うに、配線遅延によってローデコーダが成立するまでの
時間が決定され、配線遅延が大きくなればなるほどロー
デコーダが成立するまでの時間が遅くなる。特に、図７
の様に、チップに形成された入力信号を駆動するバッフ
ァが、ローデコーダの複数の論理回路が繰返し配置され
ているチップ内の領域であって繰返し方向に対して垂直
の方向の領域の外側に配置されている場合には前述のよ
うに配線遅延によってバッファに近い位置にある入力端
子と遠い位置にある入力端子との距離の差が大きな問題
となっている。
【０００６】入力端子がバッファに遠いほど配線距離は
大きくなり、配線遅延の差が大きくなって、半導体装置
の高速化の障害になっている。チップに形成された入力
信号を駆動するバッファが、ローデコーダの複数の論理
回路が繰返し配置されているチップ内の領域であって、
繰返し方向に対して垂直の方向の領域の内側に、例え
ば、ローデコーダに向い合って配置されている場合に
は、配線遅延の差は、それほど大きくならないようにす
ることはできるが、半導体装置は、高集積化が進む一方
であり、そのためにチップ内のレイアウトによっては回
路間を大きく離さなければなら無いことも多くなってい
るので前述の大きな問題は、早急に解決すべきである。
本発明は、この様な事情によって成されたものであり、
繰返し回路が形成されている半導体装置における繰返し
回路への入力信号線である金属配線の配線遅延を最小限
にとどめて高速動作を実現する大規模な半導体装置を提
供することを目的にしている。
大きくなり、配線遅延の差が大きくなって、半導体装置
の高速化の障害になっている。チップに形成された入力
信号を駆動するバッファが、ローデコーダの複数の論理
回路が繰返し配置されているチップ内の領域であって、
繰返し方向に対して垂直の方向の領域の内側に、例え
ば、ローデコーダに向い合って配置されている場合に
は、配線遅延の差は、それほど大きくならないようにす
ることはできるが、半導体装置は、高集積化が進む一方
であり、そのためにチップ内のレイアウトによっては回
路間を大きく離さなければなら無いことも多くなってい
るので前述の大きな問題は、早急に解決すべきである。
本発明は、この様な事情によって成されたものであり、
繰返し回路が形成されている半導体装置における繰返し
回路への入力信号線である金属配線の配線遅延を最小限
にとどめて高速動作を実現する大規模な半導体装置を提
供することを目的にしている。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板と、前記半導体基板主面に形成され、同一の
信号を入力とする同じ構成の複数の論理回路が繰返し配
置形成されているアドレスデコーダからなる第１の回路
と、前記半導体基板上に形成され、前記複数の論理回路
が繰返し配置された繰返しの方向と同じ方向に前記複数
の論理回路と並行に配線され、かつ、前記複数の論理回
路の入力端子のそれぞれに接続されている第１の配線
と、前記半導体基板主面に形成され、前記第１の回路が
形成されている領域から前記複数の論理回路が繰り返し
形成されている方向に対して垂直方向に延在する領域と
は重ならない領域に配置形成された前記同一の信号を出
力するバッファ回路からなる第２の回路と、前記半導体
基板上に形成され、前記バッファ回路の出力端子と前記
第１の配線とを接続する第２の配線とを備え、前記第２
の配線が前記第１の配線と並行に配置される部分を有
し、前記第１の配線と第２の配線は金属配線で構成され
ていることを特徴としている。また、本発明の半導体装
置は、半導体基板と、前記半導体基板主面に形成され、
同一の信号を入力とする同じ構成の複数の論理回路が繰
返し配置形成されているアドレスデコーダからなる第１
の回路と、前記半導体基板上に形成され、前記複数の論
理回路が繰返し配置された繰返しの方向と同じ方向に前
記複数の論理回路と並行に配線され、かつ、前記複数の
論理回路の入力端子のそれぞれに接続されている第１の
配線と、前記半導体基板主面に形成され、前記第１の回
路が形成されている領域から前記複数の論理回路が繰り
返し形成されている方向に対して垂直方向に延在する領
域とは重ならない領域に配置形成された前記同一の信号
を出力するバッファ回路からなる第２の回路と、前記半
導体基板上に形成され、前記バッファ回路の出力端子と
前記第１の配線とを接続する第２の配線とを備え、前記
第２の配線が前記第１の配線と並行に配置される部分を
有し、前記第１の配線と第２の配線は金属配線で構成さ
れており、前記論理回路の繰返しの個数がｎ個であっ
て、前記第２の配線は、前記論理回路のｎ／２番目とｎ
／２＋１番目の間の位置で前記第１の配線に接続されて
いることを特徴としている。
半導体基板と、前記半導体基板主面に形成され、同一の
信号を入力とする同じ構成の複数の論理回路が繰返し配
置形成されているアドレスデコーダからなる第１の回路
と、前記半導体基板上に形成され、前記複数の論理回路
が繰返し配置された繰返しの方向と同じ方向に前記複数
の論理回路と並行に配線され、かつ、前記複数の論理回
路の入力端子のそれぞれに接続されている第１の配線
と、前記半導体基板主面に形成され、前記第１の回路が
形成されている領域から前記複数の論理回路が繰り返し
形成されている方向に対して垂直方向に延在する領域と
は重ならない領域に配置形成された前記同一の信号を出
力するバッファ回路からなる第２の回路と、前記半導体
基板上に形成され、前記バッファ回路の出力端子と前記
第１の配線とを接続する第２の配線とを備え、前記第２
の配線が前記第１の配線と並行に配置される部分を有
し、前記第１の配線と第２の配線は金属配線で構成され
ていることを特徴としている。また、本発明の半導体装
置は、半導体基板と、前記半導体基板主面に形成され、
同一の信号を入力とする同じ構成の複数の論理回路が繰
返し配置形成されているアドレスデコーダからなる第１
の回路と、前記半導体基板上に形成され、前記複数の論
理回路が繰返し配置された繰返しの方向と同じ方向に前
記複数の論理回路と並行に配線され、かつ、前記複数の
論理回路の入力端子のそれぞれに接続されている第１の
配線と、前記半導体基板主面に形成され、前記第１の回
路が形成されている領域から前記複数の論理回路が繰り
返し形成されている方向に対して垂直方向に延在する領
域とは重ならない領域に配置形成された前記同一の信号
を出力するバッファ回路からなる第２の回路と、前記半
導体基板上に形成され、前記バッファ回路の出力端子と
前記第１の配線とを接続する第２の配線とを備え、前記
第２の配線が前記第１の配線と並行に配置される部分を
有し、前記第１の配線と第２の配線は金属配線で構成さ
れており、前記論理回路の繰返しの個数がｎ個であっ
て、前記第２の配線は、前記論理回路のｎ／２番目とｎ
／２＋１番目の間の位置で前記第１の配線に接続されて
いることを特徴としている。
【０００８】
【作用】第１の回路の各論理回路の入力端子に接続され
た第１の配線は、チップに配置された複数の論理回路と
繰返し配置されている方向に対向して配線されている部
分を有しており、第２の配線が第１の配線のほぼ中点に
接続することができるので、各論理回路の入力端子の位
置によって配線遅延の影響が小さくなる。即ち、第１の
配線における同一の信号の遠近の差は、この中点に置く
ことによってほぼ半分にすることができる。
た第１の配線は、チップに配置された複数の論理回路と
繰返し配置されている方向に対向して配線されている部
分を有しており、第２の配線が第１の配線のほぼ中点に
接続することができるので、各論理回路の入力端子の位
置によって配線遅延の影響が小さくなる。即ち、第１の
配線における同一の信号の遠近の差は、この中点に置く
ことによってほぼ半分にすることができる。
【０００９】
【実施例】以下、図面を参照して本発明の実施例を説明
する。まず、図１乃至図３及び図６を参照して第１の実
施例を説明する。本発明は、同じ構成の複数個の回路が
繰返し形成されている半導体装置に適用されるが、この
実施例では、例えば、従来例で説明した図６の模式平面
図に示す一般的な半導体記憶装置を用いる。この半導体
記憶装置は、チップの大部分を占めるメモリセルのアレ
イ、ローデコーダ／カラムデコーダ、セクション毎のデ
コーダ及びセンスアンプなど同じ構成の複数個の回路が
繰返し配置されている部分とアドレスバッファ、制御信
号バッファ、データ入出力バッファ等のチップの外周に
配置されている部分とで構成されている。そして通常は
各回路間の信号の受け渡しは、単層或いは多層の金属配
線によって行われている。図１は、図６の半導体記憶装
置のアドレスバッファとローデコーダの配線構造を示す
回路概略図を示している。デコーダ制御回路とローデコ
ーダとの間の信号線の配線については、前述のアドレス
バッファとローデコーダとの間の配線と同じであるの
で、説明を簡単にするために省略する。図２は、アドレ
スバッファとローデコーダの配置状態を示す平面図であ
る。ローデコーダを構成する複数の論理回路が繰返し配
置される方向Ａは、チップ１０表面において縦方向であ
る。
する。まず、図１乃至図３及び図６を参照して第１の実
施例を説明する。本発明は、同じ構成の複数個の回路が
繰返し形成されている半導体装置に適用されるが、この
実施例では、例えば、従来例で説明した図６の模式平面
図に示す一般的な半導体記憶装置を用いる。この半導体
記憶装置は、チップの大部分を占めるメモリセルのアレ
イ、ローデコーダ／カラムデコーダ、セクション毎のデ
コーダ及びセンスアンプなど同じ構成の複数個の回路が
繰返し配置されている部分とアドレスバッファ、制御信
号バッファ、データ入出力バッファ等のチップの外周に
配置されている部分とで構成されている。そして通常は
各回路間の信号の受け渡しは、単層或いは多層の金属配
線によって行われている。図１は、図６の半導体記憶装
置のアドレスバッファとローデコーダの配線構造を示す
回路概略図を示している。デコーダ制御回路とローデコ
ーダとの間の信号線の配線については、前述のアドレス
バッファとローデコーダとの間の配線と同じであるの
で、説明を簡単にするために省略する。図２は、アドレ
スバッファとローデコーダの配置状態を示す平面図であ
る。ローデコーダを構成する複数の論理回路が繰返し配
置される方向Ａは、チップ１０表面において縦方向であ
る。
【００１０】アドレスバッファ（第２の回路）はローデ
コーダ（第１の回路）が配置されている領域であってそ
の繰返し方向Ａに対して垂直の方向Ａ′の領域Ｂの外側
の領域Ｃに配置されている。アドレスバッファからロー
デコーダへ信号を送るための配線は、従来と異なり、第
１の配線と第２の配線とを利用する。前述の様に金属配
線は、チップサイズへの影響を考慮して配線領域を最小
にし、寄生容量Ｃ及び寄生抵抗Ｒの信号への影響を考慮
して最短になるように配置する。しかし、本発明では、
チップサイズへの影響を多少は犠牲にしても寄生容量及
び寄生抵抗の信号への影響を極力少なくするように工夫
している。ローデコーダは、論理回路５をｎ個備えてお
り、各論理回路は、各々１からｎまでの付番がつけられ
ている。第１の配線３は、各論理回路５の入力端子に接
続されており、前記各論理回路５の繰返し方向Ａと並行
に配線される。アドレスバッファの出力端子ａ点から第
１の所定の位置ｂ点までは、第２の配線４が施されてい
る。第２の配線４は、第１の配線３と並行している部分
Ｗを有している。この並行部分Ｗでは、両配線３、４は
ほぼ平行している。第２の配線４が接続される第１の配
線３の前記所定の位置ｂ点は、配線距離の差を小さくす
るために第１の配線３の中点に選ぶのが好ましい。この
中点は、ｎ／２番目の論理回路５とｎ／２＋１番目の論
理回路５の間にある。論理回路数は偶数個が普通であ
る。
コーダ（第１の回路）が配置されている領域であってそ
の繰返し方向Ａに対して垂直の方向Ａ′の領域Ｂの外側
の領域Ｃに配置されている。アドレスバッファからロー
デコーダへ信号を送るための配線は、従来と異なり、第
１の配線と第２の配線とを利用する。前述の様に金属配
線は、チップサイズへの影響を考慮して配線領域を最小
にし、寄生容量Ｃ及び寄生抵抗Ｒの信号への影響を考慮
して最短になるように配置する。しかし、本発明では、
チップサイズへの影響を多少は犠牲にしても寄生容量及
び寄生抵抗の信号への影響を極力少なくするように工夫
している。ローデコーダは、論理回路５をｎ個備えてお
り、各論理回路は、各々１からｎまでの付番がつけられ
ている。第１の配線３は、各論理回路５の入力端子に接
続されており、前記各論理回路５の繰返し方向Ａと並行
に配線される。アドレスバッファの出力端子ａ点から第
１の所定の位置ｂ点までは、第２の配線４が施されてい
る。第２の配線４は、第１の配線３と並行している部分
Ｗを有している。この並行部分Ｗでは、両配線３、４は
ほぼ平行している。第２の配線４が接続される第１の配
線３の前記所定の位置ｂ点は、配線距離の差を小さくす
るために第１の配線３の中点に選ぶのが好ましい。この
中点は、ｎ／２番目の論理回路５とｎ／２＋１番目の論
理回路５の間にある。論理回路数は偶数個が普通であ
る。
【００１１】例えば、ローデコーダは、アドレス数をＮ
とすれば、その数は２Ｎ個になる。したがって、１番目
の論理回路５の入力端子をｃ点とし、ｎ番目の論理回路
５の入力端子をｃ′点とすると、第１の配線３におい
て、ｂ点からｃ点までの距離Ｌ1 とｂ点からｃ′点まで
の距離Ｌ2 とは、ほぼ等しくなっている。この様にする
ことによって、配線距離の差は、従来Ｌ1 ＋Ｌ2 程度は
あったのに、この実施例では（Ｌ1 ＋Ｌ2 ）／２とほぼ
１／２に減らすことができる。アドレスバッファの回路
部分から出力端子ａ点まで、或いは、論理回路５の回路
部分からその入力端子までの間は、タングステンなどの
高融点金属やアルミニウムなどの金属配線を用いる。し
かし、この部分はポリシリコンやシリサイド配線にする
こともできる。例えば、論理回路５の回路部分から入力
端子までの金属配線に第１アルミニウム配線を用い、第
１の配線３には、第２アルミニウム配線を用いる。そし
て、第２の配線４には、第２アルミニウム配線を用いる
か第３アルミニウム配線を用いる。
とすれば、その数は２Ｎ個になる。したがって、１番目
の論理回路５の入力端子をｃ点とし、ｎ番目の論理回路
５の入力端子をｃ′点とすると、第１の配線３におい
て、ｂ点からｃ点までの距離Ｌ1 とｂ点からｃ′点まで
の距離Ｌ2 とは、ほぼ等しくなっている。この様にする
ことによって、配線距離の差は、従来Ｌ1 ＋Ｌ2 程度は
あったのに、この実施例では（Ｌ1 ＋Ｌ2 ）／２とほぼ
１／２に減らすことができる。アドレスバッファの回路
部分から出力端子ａ点まで、或いは、論理回路５の回路
部分からその入力端子までの間は、タングステンなどの
高融点金属やアルミニウムなどの金属配線を用いる。し
かし、この部分はポリシリコンやシリサイド配線にする
こともできる。例えば、論理回路５の回路部分から入力
端子までの金属配線に第１アルミニウム配線を用い、第
１の配線３には、第２アルミニウム配線を用いる。そし
て、第２の配線４には、第２アルミニウム配線を用いる
か第３アルミニウム配線を用いる。
【００１２】この様な配線構造において、アドレスバッ
ファの出力端子ａ点からアドレス信号Ａ／ＡＢを出力
し、アドレス信号Ａ／ＡＢは、第１の配線３と第２の配
線４との接続点（ｂ点）を介して各論理回路５の入力端
子に入力する。この時の信号の伝搬特性を図３を用いて
説明する。図３（ａ）は、従来の図７に示す配線構造の
信号伝搬特性図であり、図３（ｂ）は、この実施例の図
１に示す配線構造の信号伝搬特性図であり、いずれも縦
軸にＨ又はＬの信号電位の高さ（Ｖ）を示し、横軸に伝
搬時間を示している。従来の信号伝搬波形に比較してこ
の実施例による伝搬波形は最も近い入力点であるｂ点で
は遅くなるが、最も遠い入力点であるｃ点又はｃ′点で
は逆に速くなり、同一の信号による遠近の差が小さくな
る。即ち、配線遅延による影響が小さくなって半導体装
置の高速な動作を実現できる。図１に示す半導体装置に
おいて、ローデコーダの入力配線である第１の配線３と
アドレスバッファの出力配線である第２の配線４には、
抵抗成分Ｒ及び容量成分Ｃが同じ様に存在するが、第１
の配線３には更に論理回路の入力端子に繋がる入力容量
Ｃinが付加されている。したがって、第１の配線の単位
長さ当たりの伝搬遅延は、Ｒ＊（Ｃ＋Ｃin）となり、第
２の配線４の単位長さ当たりの伝搬遅延Ｒ＊Ｃに比べて
明らかに遅くなる。
ファの出力端子ａ点からアドレス信号Ａ／ＡＢを出力
し、アドレス信号Ａ／ＡＢは、第１の配線３と第２の配
線４との接続点（ｂ点）を介して各論理回路５の入力端
子に入力する。この時の信号の伝搬特性を図３を用いて
説明する。図３（ａ）は、従来の図７に示す配線構造の
信号伝搬特性図であり、図３（ｂ）は、この実施例の図
１に示す配線構造の信号伝搬特性図であり、いずれも縦
軸にＨ又はＬの信号電位の高さ（Ｖ）を示し、横軸に伝
搬時間を示している。従来の信号伝搬波形に比較してこ
の実施例による伝搬波形は最も近い入力点であるｂ点で
は遅くなるが、最も遠い入力点であるｃ点又はｃ′点で
は逆に速くなり、同一の信号による遠近の差が小さくな
る。即ち、配線遅延による影響が小さくなって半導体装
置の高速な動作を実現できる。図１に示す半導体装置に
おいて、ローデコーダの入力配線である第１の配線３と
アドレスバッファの出力配線である第２の配線４には、
抵抗成分Ｒ及び容量成分Ｃが同じ様に存在するが、第１
の配線３には更に論理回路の入力端子に繋がる入力容量
Ｃinが付加されている。したがって、第１の配線の単位
長さ当たりの伝搬遅延は、Ｒ＊（Ｃ＋Ｃin）となり、第
２の配線４の単位長さ当たりの伝搬遅延Ｒ＊Ｃに比べて
明らかに遅くなる。
【００１３】そのために、図３（ａ）に示す従来例の配
線遅延のｂ点とｃ点との差がかなり大きいのに、この実
施例によれば、配線遅延の小さい第２の配線を犠牲にし
て長くし、配線遅延の大きい第１の配線を短くすること
によってｂ点とｃ点の差を小さく出来、全体的に信号を
速くすることができる。 次に、図４を参照して第２の
実施例を説明する。図４は、図１と同様に図６の半導体
記憶装置のアドレスバッファとローデコーダの配線構造
を示す回路概略図を示している。デコーダ制御回路とロ
ーデコーダとの間の信号線の配線については省略する。
複数の論理回路５が繰返し配置形成されたローデコーダ
及びアドレスバッファは、第１の実施例のごとく図２に
示すように配置されいる。第１の回路であるローデコー
ダを構成する複数の論理回路が繰返し配置される方向Ａ
は、チップ１０表面において縦方向である。アドレスバ
ッファ（第２の回路）は、ローデコーダ（第１の回路）
が配置されている領域であってその繰返し方向Ａに対し
て垂直の方向の領域Ｂの外側の領域Ｃに配置されてい
る。アドレスバッファからローデコーダへ信号を送るた
めの配線は、第１の実施例と同様に、第１の配線と第２
の配線とを利用する。
線遅延のｂ点とｃ点との差がかなり大きいのに、この実
施例によれば、配線遅延の小さい第２の配線を犠牲にし
て長くし、配線遅延の大きい第１の配線を短くすること
によってｂ点とｃ点の差を小さく出来、全体的に信号を
速くすることができる。 次に、図４を参照して第２の
実施例を説明する。図４は、図１と同様に図６の半導体
記憶装置のアドレスバッファとローデコーダの配線構造
を示す回路概略図を示している。デコーダ制御回路とロ
ーデコーダとの間の信号線の配線については省略する。
複数の論理回路５が繰返し配置形成されたローデコーダ
及びアドレスバッファは、第１の実施例のごとく図２に
示すように配置されいる。第１の回路であるローデコー
ダを構成する複数の論理回路が繰返し配置される方向Ａ
は、チップ１０表面において縦方向である。アドレスバ
ッファ（第２の回路）は、ローデコーダ（第１の回路）
が配置されている領域であってその繰返し方向Ａに対し
て垂直の方向の領域Ｂの外側の領域Ｃに配置されてい
る。アドレスバッファからローデコーダへ信号を送るた
めの配線は、第１の実施例と同様に、第１の配線と第２
の配線とを利用する。
【００１４】ローデコーダは、論理回路５をｎ個備えて
おり、各論理回路は、各々１からｎまでの付番がつけら
れている。この実施例で用いられるローデコーダは、前
実施例のローデコーダを分割して、第１のローデコーダ
１１と第２のローデコーダ１２から構成されている。第
１のローデコーダ１１は、１番目からｎ／２番目の論理
回路からなり、第２のローデコーダ１２は、ｎ／２＋１
番目からｎ番目の論理回路からなっている。第１の配線
３は、各論理回路５の入力端子に接続されており、前記
各論理回路５の繰返し方向Ａと並行に配線される。アド
レスバッファの出力端子ａ点から第１の所定の位置ｂ点
までは、第２の配線４が施されている。第２の配線４
は、前実施例と同様に第１の配線３と並行している部分
を有している。この並行部分では、両配線３、４はほぼ
平行している。第２の配線４が接続される第１の配線３
の前記所定の位置ｂ点は、配線距離の差を小さくするた
めに第１の配線３の中点に選ぶのが好ましい。この中点
は、ｎ／２番目の論理回路５とｎ／２＋１番目の論理回
路５の間にある。したがって、１番目の論理回路５の入
力端子をｃ点とし、ｎ番目の論理回路５の入力端子を
ｃ′点とすると、第１の配線３においてｂ点からｃ点ま
での距離Ｌ1 とｂ点からｃ′点までの距離Ｌ2 とは、ほ
ぼ等しくなっている。この様にすることによって、配線
距離の差は、従来Ｌ1 ＋Ｌ2 程度はあったのに、この実
施例では、（Ｌ1 ＋Ｌ2 ）／２とほぼ１／２に減らすこ
とができる。
おり、各論理回路は、各々１からｎまでの付番がつけら
れている。この実施例で用いられるローデコーダは、前
実施例のローデコーダを分割して、第１のローデコーダ
１１と第２のローデコーダ１２から構成されている。第
１のローデコーダ１１は、１番目からｎ／２番目の論理
回路からなり、第２のローデコーダ１２は、ｎ／２＋１
番目からｎ番目の論理回路からなっている。第１の配線
３は、各論理回路５の入力端子に接続されており、前記
各論理回路５の繰返し方向Ａと並行に配線される。アド
レスバッファの出力端子ａ点から第１の所定の位置ｂ点
までは、第２の配線４が施されている。第２の配線４
は、前実施例と同様に第１の配線３と並行している部分
を有している。この並行部分では、両配線３、４はほぼ
平行している。第２の配線４が接続される第１の配線３
の前記所定の位置ｂ点は、配線距離の差を小さくするた
めに第１の配線３の中点に選ぶのが好ましい。この中点
は、ｎ／２番目の論理回路５とｎ／２＋１番目の論理回
路５の間にある。したがって、１番目の論理回路５の入
力端子をｃ点とし、ｎ番目の論理回路５の入力端子を
ｃ′点とすると、第１の配線３においてｂ点からｃ点ま
での距離Ｌ1 とｂ点からｃ′点までの距離Ｌ2 とは、ほ
ぼ等しくなっている。この様にすることによって、配線
距離の差は、従来Ｌ1 ＋Ｌ2 程度はあったのに、この実
施例では、（Ｌ1 ＋Ｌ2 ）／２とほぼ１／２に減らすこ
とができる。
【００１５】次に、図５を参照して第３の実施例を説明
する。図５（ａ）は、図１と同様に図６の半導体記憶装
置のアドレスバッファとローデコーダの配線構造を示す
回路概略図を示している。デコーダ制御回路とローデコ
ーダとの間の信号線の配線については省略する。複数の
論理回路５が繰返し配置形成されたローデコーダ及びア
ドレスバッファは、第１の実施例のごとく図２に示すよ
うに配置されいる。アドレスバッファからローデコーダ
へ信号を送るための配線は第１の実施例と同様に、第１
の配線と第２の配線とを利用する。ローデコーダは論理
回路５をｎ個備えており、各論理回路は、各々１からｎ
までの付番がつけられている。この実施例で用いられる
ローデコーダは、第１の実施例のローデコーダを分割し
て、第１のローデコーダ１１と第２のローデコーダ１２
から構成されている。第１のローデコーダ１１は、１番
目からｎ／２番目の論理回路からなり、第２のローデコ
ーダ１２は、ｎ／２＋１番目からｎ番目の論理回路から
なっている。第１の配線は、第１の配線３１と第１の配
線３２の２つの配線から構成されている。第２の配線も
第２の配線４１と第２の配線４２の２つの配線から構成
されている。第１の配線３１は、第１のローデコーダ１
１の各論理回路５の入力端子に接続されており、前記各
論理回路５の繰返し方向Ａと並行に配線される。
する。図５（ａ）は、図１と同様に図６の半導体記憶装
置のアドレスバッファとローデコーダの配線構造を示す
回路概略図を示している。デコーダ制御回路とローデコ
ーダとの間の信号線の配線については省略する。複数の
論理回路５が繰返し配置形成されたローデコーダ及びア
ドレスバッファは、第１の実施例のごとく図２に示すよ
うに配置されいる。アドレスバッファからローデコーダ
へ信号を送るための配線は第１の実施例と同様に、第１
の配線と第２の配線とを利用する。ローデコーダは論理
回路５をｎ個備えており、各論理回路は、各々１からｎ
までの付番がつけられている。この実施例で用いられる
ローデコーダは、第１の実施例のローデコーダを分割し
て、第１のローデコーダ１１と第２のローデコーダ１２
から構成されている。第１のローデコーダ１１は、１番
目からｎ／２番目の論理回路からなり、第２のローデコ
ーダ１２は、ｎ／２＋１番目からｎ番目の論理回路から
なっている。第１の配線は、第１の配線３１と第１の配
線３２の２つの配線から構成されている。第２の配線も
第２の配線４１と第２の配線４２の２つの配線から構成
されている。第１の配線３１は、第１のローデコーダ１
１の各論理回路５の入力端子に接続されており、前記各
論理回路５の繰返し方向Ａと並行に配線される。
【００１６】第１の配線３２は、第２のローデコーダ１
２の各論理回路５の入力端子に接続されており、前記各
論理回路５の繰返し方向Ａに並行に配線される。アドレ
スバッファの出力端子ａ点から第２の配線４２の所定の
位置ｂ１点までは、第２の配線４１が施されている。こ
の所定の位置から第１の配線３１、３２の所定の位置ｂ
２点、ｂ３点までは、第２の配線４２が施されている。
これら所定の位置ｂ１点、ｂ２点、ｂ３点は、いずれも
第１の配線３１、第１の配線３２及び第２の配線４２の
ほぼ中点を選ぶのが好ましい。第２の配線４２は、第１
の配線３１、３２と並行している部分を有している。こ
の並行部分ではこれら配線３１、３２、４２はほぼ平行
している。この実施例では、同一の信号による遠近の差
が前記第１の実施例より更に小さくなる。すなわち、配
線遅延による影響が小さくなって半導体装置の高速な動
作を可能にする。しかし、この実施例の配線構造では、
第２の配線が長くなり、配線領域が広がるので、半導体
装置の高集積化には好ましくない。従って、配線構造を
２層、３層の多層構造にするのが好ましい。また、図５
（ｂ）は、２つの配線からなる第１の配線を備えた他の
例である。図に示すように、第２の配線４は、１本にし
て２本の第１の配線３１、３２に接続している。同一の
信号による遠近の差は、図５（ａ）より悪いが、配線領
域を少なくすることができる。
２の各論理回路５の入力端子に接続されており、前記各
論理回路５の繰返し方向Ａに並行に配線される。アドレ
スバッファの出力端子ａ点から第２の配線４２の所定の
位置ｂ１点までは、第２の配線４１が施されている。こ
の所定の位置から第１の配線３１、３２の所定の位置ｂ
２点、ｂ３点までは、第２の配線４２が施されている。
これら所定の位置ｂ１点、ｂ２点、ｂ３点は、いずれも
第１の配線３１、第１の配線３２及び第２の配線４２の
ほぼ中点を選ぶのが好ましい。第２の配線４２は、第１
の配線３１、３２と並行している部分を有している。こ
の並行部分ではこれら配線３１、３２、４２はほぼ平行
している。この実施例では、同一の信号による遠近の差
が前記第１の実施例より更に小さくなる。すなわち、配
線遅延による影響が小さくなって半導体装置の高速な動
作を可能にする。しかし、この実施例の配線構造では、
第２の配線が長くなり、配線領域が広がるので、半導体
装置の高集積化には好ましくない。従って、配線構造を
２層、３層の多層構造にするのが好ましい。また、図５
（ｂ）は、２つの配線からなる第１の配線を備えた他の
例である。図に示すように、第２の配線４は、１本にし
て２本の第１の配線３１、３２に接続している。同一の
信号による遠近の差は、図５（ａ）より悪いが、配線領
域を少なくすることができる。
【００１７】以上の実施例では、第１の回路としてロー
デコーダを用いて説明したが、本発明は、ローデコーダ
に限らず、例えば、カラムデコーダなどを用い、第２の
回路として、そこに入力される入力信号を出力する制御
信号バッファを利用することができる。また、半導体装
置として半導体記憶装置に限らず、論理集積回路装置で
も適用することができる。
デコーダを用いて説明したが、本発明は、ローデコーダ
に限らず、例えば、カラムデコーダなどを用い、第２の
回路として、そこに入力される入力信号を出力する制御
信号バッファを利用することができる。また、半導体装
置として半導体記憶装置に限らず、論理集積回路装置で
も適用することができる。
【００１８】
【発明の効果】本発明は、以上のような構成により、従
来の信号伝搬波形に比較して本発明の伝搬波形は、最も
近い入力点では遅くなるが、最も遠い入力点では速くな
り、同一信号の遠近の差が小さくなる。その結果、配線
遅延による影響が小さくなるので、半導体装置の高速な
動作が実現できる。
来の信号伝搬波形に比較して本発明の伝搬波形は、最も
近い入力点では遅くなるが、最も遠い入力点では速くな
り、同一信号の遠近の差が小さくなる。その結果、配線
遅延による影響が小さくなるので、半導体装置の高速な
動作が実現できる。
【図１】本発明の第１の実施例の半導体装置の概略回路
図。
図。
【図２】第１の実施例の半導体装置のチップ平面図。
【図３】第１の実施例及び従来例の信号伝搬波形特性
図。
図。
【図４】第２の実施例の半導体装置の概略回路図。
【図５】第３の実施例の半導体装置の概略回路図。
【図６】本発明及び従来の半導体装置の模式平面図。
【図７】従来の半導体装置の概略回路図。
【図８】従来の信号伝搬波形特性図。
【図９】従来の信号伝搬波形特性図。
１、１１、１２ 第１の回路
２ 第２の回路
３、３１、３２ 第１の配線
４、４１、４２ 第２の配線
５ 論理回路
Claims (3)
- 【請求項１】 半導体基板と、 前記半導体基板主面に形成され、同一の信号を入力とす
る同じ構成の複数の論理回路が繰返し配置形成されてい
るアドレスデコーダからなる第１の回路と、 前記半導体基板上に形成され、前記複数の論理回路が繰
返し配置された繰返しの方向と同じ方向に前記複数の論
理回路と並行に配線され、かつ、前記複数の論理回路の
入力端子のそれぞれに接続されている第１の配線と、 前記半導体基板主面に形成され、前記第１の回路が形成
されている領域から前記複数の論理回路が繰り返し形成
されている方向に対して垂直方向に延在する領域とは重
ならない領域に配置形成された前記同一の信号を出力す
るバッファ回路からなる第２の回路と、 前記半導体基板上に形成され、前記バッファ回路の出力
端子と前記第１の配線とを接続する第２の配線とを備
え、 前記第２の配線が前記第１の配線と並行に配置される部
分を有し、前記第１の配線と第２の配線は金属配線で構
成されており、前記第２の配線は、前記第１の配線の中
点近傍に接続されていることを特徴とする半導体装置。 - 【請求項２】 半導体基板と、 前記半導体基板主面に形成され、同一の信号を入力とす
る同じ構成の複数の論理回路が繰返し配置形成されてい
るアドレスデコーダからなる第１の回路と、 前記半導体基板上に形成され、前記複数の論理回路が繰
返し配置された繰返しの方向と同じ方向に前記複数の論
理回路と並行に配線され、かつ、前記複数の論理回路の
入力端子のそれぞれに接続されている第１の配線と、 前記半導体基板主面に形成され、前記第１の回路が形成
されている領域から前記複数の論理回路が繰り返し形成
されている方向に対して垂直方向に延在する領域とは重
ならない領域に配置形成された前記同一の信号を出力す
るバッファ回路からなる第２の回路と、 前記半導体基板上に形成され、前記バッファ回路の出力
端子と前記第１の配線とを接続する第２の配線とを備
え、 前記第２の配線が前記第１の配線と並行に配置される部
分を有し、前記第１の 配線と第２の配線は金属配線で構
成されており、前記論理回路の繰返しの個数がｎ個であ
って、 前記第２の配線は、前記論理回路のｎ／２番目と
ｎ／２＋１番目の間の位置で前記第１の配線に接続され
ていることを特徴とする半導体装置。 - 【請求項３】 前記第２の配線と前記第１の配線とが平
行に配置されている部分は、前記繰り返しの方向に延在
するものであることを特徴とする請求項１又は２に記載
の半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24594693A JP3392477B2 (ja) | 1993-09-06 | 1993-09-06 | 半導体装置 |
| DE69428751T DE69428751T2 (de) | 1993-09-06 | 1994-08-23 | Halbleiteranordnung mit einer IC-Verdrahtungsstruktur, die eine Mehrheit von logischen Schaltungen identischer Struktur umfasst, welche alle in die gleiche Richtung angelegt sind |
| EP94113133A EP0642161B1 (en) | 1993-09-06 | 1994-08-23 | Semiconductor apparatus having wiring structure of an integrated circuit in which a plurality of logic circuits of the same structure are arranged in the same direction |
| KR1019940022337A KR0139823B1 (ko) | 1993-09-06 | 1994-09-06 | 반도체장치 |
| US08/608,937 US5594281A (en) | 1993-09-06 | 1996-02-29 | Semiconductor apparatus having wiring structure of an integrated circuit in which a plurality of logic circuits of the same structure are arranged in the same direction |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24594693A JP3392477B2 (ja) | 1993-09-06 | 1993-09-06 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0778879A JPH0778879A (ja) | 1995-03-20 |
| JP3392477B2 true JP3392477B2 (ja) | 2003-03-31 |
Family
ID=17141214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24594693A Expired - Fee Related JP3392477B2 (ja) | 1993-09-06 | 1993-09-06 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5594281A (ja) |
| EP (1) | EP0642161B1 (ja) |
| JP (1) | JP3392477B2 (ja) |
| KR (1) | KR0139823B1 (ja) |
| DE (1) | DE69428751T2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5697055A (en) * | 1994-10-16 | 1997-12-09 | Qualcomm Incorporated | Method and apparatus for handoff between different cellular communications systems |
| JP3105857B2 (ja) * | 1998-01-26 | 2000-11-06 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路装置のレイアウト方法及び半導体集積回路装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59121699A (ja) * | 1982-12-28 | 1984-07-13 | Toshiba Corp | 冗長性回路変更装置 |
| US4782253A (en) * | 1984-02-15 | 1988-11-01 | American Telephone & Telegraph Company, At&T Bell Laboratories | High speed MOS circuits |
| JPH0793369B2 (ja) * | 1985-06-26 | 1995-10-09 | 株式会社日立製作所 | 半導体記憶装置 |
| JP3238395B2 (ja) * | 1990-09-28 | 2001-12-10 | 株式会社東芝 | 半導体集積回路 |
| JPH04255246A (ja) * | 1991-02-07 | 1992-09-10 | Toshiba Corp | 半導体集積回路及びその設計方法 |
| JP2925762B2 (ja) * | 1991-02-26 | 1999-07-28 | 株式会社東芝 | クロック信号の分配配線方法 |
| JP3026387B2 (ja) * | 1991-08-23 | 2000-03-27 | 沖電気工業株式会社 | 半導体集積回路 |
-
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