KR100350590B1 - 칩 사이즈가 감소된 ｄｒａｍ - Google Patents

칩 사이즈가 감소된 ｄｒａｍ Download PDF

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Abstract

DDR-SDRAM은 다수의 메모리 셀의 뱅크들을 가지며, 각각의 뱅크들은 동시에 선택적으로 활성화된다. 각 뱅크는 2개의 메모리 셀 플레이트(11, 12 ; 13, 14; 15, 16; 17, 18)를 포함하며, 각각의 플레이트는 나머지 뱅크 중 대응하는 메모리 셀 플레이트와 나란히 배치되어 I/O 증폭기(32) 및 전원선의 브랜치 라인(24)을 공유하는 메모리 셀 플레이트 쌍을 형성한다. I/O 증폭기(32)의 수와 브랜치 라인(24)의 폭은 메모리 셀 플레이트 쌍 양자가 동시에 활성화되지 않기 때문에 감소될 수 있다.

Description

칩 사이즈가 감소된 ＤＲＡＭ{DRAM HAVING A REDUCED CHIP SIZE}
본 발명은 칩 사이즈가 감소된 DRAM에 관한 것이며, 보다 구체적으로 DRAM내의 메모리 셀 뱅크의 레이아웃을 개선한 것에 관한 것이다.
DRAM과 같은 반도체 메모리 장치는 관련된 마이크로프로세서의 고속 및 향상된 성능에 따라 고속 및 향상된 성능으로 동작되는 것이 요망된다. DRAM의 성능을향상시키기 위한 현재의 기술은 DRAM(SDRAM)의 내부 타이밍이 시스템 클록에 동기하여 제어되는 동기식 작동 기술, 메모리 셀들이 서로 독립적으로 각각 동작하는 다수의 뱅크로 분리되는 다중 뱅크 기술, 메모리 셀의 레이아웃을, 판독-기입 데이터의 전달 지연이 신호선의 라인 길이, 즉, DRAM의 본딩 패드(외부 단자)로부터 메모리 셀의 뱅크의 I/O 단자(내부 단자)까지의 I/O 버스 라인 간의 차이를 줄임으로써 같도록 설계하는 일정한 타이밍 기술을 포함한다.
도 1은 특허 공보 JP-A-11-97633에 기술된 바와 같은 일정한 타이밍 레이아웃 기술에 따라 배열된 SDRAM의 레이아웃을 나타내고 있다. SDRAM은 한 쌍의 메모리 셀 플레이트(61, 62)를 가진 뱅크 A, 한 쌍의 메모리 셀 플레이트(63, 64)를 가진 뱅크 B, 한 쌍의 메모리 셀 플레이트(65, 66)를 가진 뱅크 C, 및 한 쌍의 메모리 셀 플레이트(67, 68)를 가진 뱅크 D를 포함하는 4개의 뱅크를 갖는다. SDRAM은 또한 다수의 증폭부를 포함하며, 각각의 증폭부는 뱅크 A 내지 D 각각에 대하여 데이터를 입력/출력하는 다수의 입력/출력 증폭기(72)를 포함하고, 또한 SDRAM의 특정 위치에 배치된 16개의 본딩 패드(71)를 포함한다.
각각의 메모리 셀 플레이트(61 내지 68)는 8개의 I/O 단자(73)를 포함한다. 각 뱅크 내에서 한 쌍의 메모리 셀 플레이트, 예를 들면 메모리 셀 플레이트(61, 62)는 나란히 배열되어 하나의 뱅크를 형성한다. 판독/기입 동작 시에 입력 어드레스에 의해서 4개의 뱅크 중에서 하나의 뱅크가 선택되는 경우에, 해당 뱅크 내의 한 쌍의 메모리 셀 플레이트가 동시에 활성화되어 해당 뱅크의 메모리 셀 플레이트 내의 16개의 메모리 셀이 선택되어 본딩 패드(71)를 통해서 16-비트 데이터를 전송한다.
본딩 패드(71)는 오름차순으로 순차 번호 016(16 진수 표시) 내지 716이 부여된 제1 그룹 및 내림차순으로 순차 번호 F16내지 816이 부여된 제2 그룹을 포함하는 2개의 그룹의 본딩 패드(71)를 포함한다. 모든 본딩 패드(71)는 제1 그룹의 본딩 패드 #0 내지 #7 및 제2 그룹의 본딩 패드 #F 내지 #8이 교대로 배열되어 본딩 패드(71)의 어레이를 형성하는 시프트 할당 기술에 의해서 하나의 행에 배열된다. 뱅크 A 내지 D 각각에 대한 I/O 단자(73)는 또한 도 1에 도시된 바와 같이 본딩 패드(71)와 유사한 시프트 할당 기술로 배열된다. 본딩 패드(71)의 위치는 JDEC 표준에 따라서 칩의 좌측 부근에 정해진다.
상술한 DRAM에 있어서, 본딩 패드(71) 및 메모리 셀 플레이트(61 내지 68)의 I/O 단자(73)를 배열하는데 사용되는 시프트 할당 기술은 I/O 단자(73)로부터 각 본딩 패드(71) 쪽으로 볼 때에 I/O 버스 라인의 라인 길이를 실질적으로 서로 동일하게 한다. 그러나, I/O 단자(73)에 대한 시프트 할당 기술은 메모리 셀 플레이트(61 내지 68)내의 메모리 셀의 배열의 크기 감소에 영향을 주어 각 뱅크 내에서의 배열에 대한 설계의 선택이 엄격히 제한된다. 게다가, DRAM에 사용되는 I/O 증폭기(72)의 수가 I/O 단자(73)의 수와 동일하게 되어 DRAM 칩의 점유 면적을 증가시킨다.
상술한 종래 기술에 비추어, 본 발명의 목적은 DRAM의 I/O 증폭기의 수를 감소시킴에 의해서 칩 사이즈가 감소된 SDRAM을 제공하는 것이다.
본 발명의 반도체 메모리 장치는 각각 다른 하나가 비활성화시에 활성화될 수 있는 한 쌍의 메모리 셀 뱅크, 및 다수의 I/O 증폭기를 포함하고 상기 한 쌍의 메모리 셀 뱅크에 배치된 I/O 증폭부를 포함하며, 상기 I/O 증폭부는 활성화동안 상기 메모리 셀 뱅크 쌍에 대한 판독/기입 데이터를 증폭하는 것을 특징으로 한다.
본 발명의 반도체 메모리 장치에 따라서, 2개의 뱅크가 동시에 활성화되지 않으므로, 한 쌍의 뱅크에 의해서 공유된 공통 I/O 증폭기는 뱅크 각각에 대하여 개별적으로 동작될 수 있다. 이로 인하여 반도체 메모리 장치에 배치된 I/O 증폭기의 수가 감소되어 반도체 메모리 장치에 대한 점유 면적이 감소된다.
본 발명의 일 실시예에서, 뱅크 각각은 2개 이상의 메모리 셀 플레이트를 포함하고, 하나의 뱅크에서의 메모리 셀 플레이트 각각은 다른 하나의 뱅크에서의 대응하는 메모리 셀 플레이트와 나란히 배열되어 메모리 셀 플레이트 쌍을 형성하여 한 쌍의 뱅크를 형성한다.
본 명세서에서 사용된 "메모리 셀 플레이트"란 용어는 메모리 셀 뱅크 내의 메모리 셀 블록을 의미하며, 한 세트의 판독 데이터를 전송하거나, 한 세트의 기입 데이터를 수신할 때에 동시에 활성화되는 다수의 메모리 셀 플레이트를 포함한다. 또한 본 명세서에서 사용된 "메모리 셀 플레이트 쌍"이란 용어는 본 발명에 따라 공통 I/O 증폭기 및 공통 I/O 버스 라인을 공유하도록 나란히 배열된 2개의 메모리 셀 플레이트를 의미한다.
본 발명의 목적 및 다른 목적, 특징 및 이점은 첨부하는 도면을 참조로 한이하의 설명으로부터 보다 자명하게 될 것이다.
도 1은 종래의 SDRAM의 블록도.
도 2는 본 발명의 실시예에 따른 DDR-SDRAM의 블록도.
도 3a 및 3b는 전원선을 각각 포함하고 있는 종래의 DDR-SDRAM 및 본 실시예의 DDR-SDRAM의 블록도.
〈도면의 주요 부분에 대한 부호의 설명〉
11 내지 18 : 메모리 셀 플레이트
24 : 브랜치 라인
31 : 본딩 패드
32 : I/O 증폭기
도 2를 참조하면, 본 발명의 실시예에 따른 SDRAM은 메모리 셀의 판독/기입 동작이 클록 펄스의 상승 및 하강 에지 양자에서 이루어지는 더블 데이터 레이트(double data rate) SDRAM(DDR-SDRAM)으로서 구현된다. 이러한 동작은 판독/기입 동작이 클록 펄스의 상승 에지에서 행해지는 싱글 데이터 레이트(single data rate) SDRAM(SDR-SDRAM)과 비교하여 데이터 처리율을 2배로 할 수 있다.
DDR-DRAM은 4개의 뱅크 A 내지 D를 가지며, 각 뱅크는 한번에 16-비트 데이터의 판독/기입 동작을 하기 위한 16 비트 I/O 단자를 포함한다. 4개의 뱅크 A 내지 D중 하나는 뱅크 A 내지 D중 나머지 3개의 뱅크가 비활성화시에 선택적으로 활성화된다. 각 뱅크는 2개의 메모리 셀 플레이트를 가지며, 각 셀 플레이트는 16 비트 데이터 중 8 비트 데이터를 입력 및 출력하기 위해 배치된다. DDR-SDRAM은 또한 16 비트 데이터에 대응하는 16개의 본딩 패드, 및 각각이 16개의 I/O 증폭기(32)를 포함하고 판독/기입 데이터를 증폭하기 위해서 대응하는 메모리 셀 플레이트 쌍의 I/O 단자와 본딩 패드(31) 사이에 배치된 4개의 I/O 증폭부를 포함한다.
메모리 셀 플레이트(11 내지 18) 각각은 어드레스 신호에 의해서 특정되는 메모리 셀의 어드레스를 선택하기 위한 칼럼 디코더 및 로우 디코더를 포함한다. 셀 플레이트(11 내지 18) 각각은 클록 펄스의 상승 에지에 의해서 선택되는 우수측 메모리 셀 그룹 및 클록 펄스의 하강 에지에 의해서 선택되는 기수측 메모리 셀 그룹을 포함한다. 우수측 그룹 및 기수측 그룹 각각은 한 쌍의 서브 그룹, 즉 오름차순(0 내지 3, 및 4 내지 7)으로 배열된 I/O 단자에 대응하는 제1의 메모리 셀의 서브 그룹 및 내림차순(15 내지 12, 및 11 내지 8)으로 배열된 I/O 단자에 대응하는 제2의 메모리 셀의 서브 그룹을 포함한다.
기수측 메모리 셀 그룹 및 우수측 메모리 셀 그룹의 양자 모두는 각 메모리 셀 플레이트 내에 한 쌍의 어드레스 영역으로서 개별적으로 배치된다. 기수측 메모리 셀 그룹 내의 데이터 중 하나와 우수측 메모리 셀 그룹 내의 데이터 중 대응하는 하나는 단일 입력 어드레스에 의해 지정된다. DDR-SDRAM은 매 클록 펄스마다 2회 데이터를 판독/기입하기 위하여 기수측 및 우수측에 대해 데이터를 프리패치하고, 그에 따라 DDR-SDRAM은 각 뱅크에 대해 I/O 증폭기(32)를 32개 갖는데, 이는 SDR-SDRAM 내의 I/O 증폭기의 개수(16)의 2배이다.
메모리 셀 플레이트(11 및 12), 메모리 셀 플레이트(15 및 16), 메모리 셀 플레이트(13 및 14), 및 메모리 셀 플레이트(17 및 18)는 각기 뱅크(A, B, C, D)를 구성한다. 각 뱅크 내의 16-비트 판독/기입 데이터는 0번째 내지 3번째 비트를 포함하는 제1 데이터 부분, 4번째 내지 7번째 비트를 포함하는 제2 데이터 부분, 8번째 내지 11번째 비트를 포함하는 제3 데이터 부분 및 12번째 내지 15번째 비트를 포함하는 제4 데이터 부분을 포함하는 4개의 데이터 부분으로 분리된다. 제1 및 제4 데이터 부분은 각 뱅크의 좌반부에 각각 있는 메모리 셀 플레이트(11, 15, 13 및 17)의 각각에 배치되고, 제2 및 제3 데이터 부분은 각 뱅크의 우반부에 각각 있는 메모리 셀 플레이트(12, 16, 14 및 18)의 각각에 배치된다.
본딩 패드(31)는 #0에서 #7까지 오름차순으로 배열된 제1 그룹 및 #15(F)에서 #8까지 내림차순으로 배열된 제2 그룹을 포함하는 2개의 그룹으로 분리되고, 제1 그룹 내의 본딩 패드 및 제2 그룹 내의 본딩 패드는 도면에 도시된 바와 같이 균일한 타이밍 레이아웃을 획득하기 위해 시프트 할당 기술에 의해 교대로 배열된다. 좌반부의 본딩 패드(31)는 메모리 셀 플레이트(11, 15, 13 및 17)를 위해 사용되고, 우반부의 본딩 패드(31)는 메모리 셀 플레이트(12, 16, 14 및 18)를 위해 사용된다. 본딩 패드(32)는 JDEC 규격에 의해 특정된 핀 배열을 적용하기 위해 DRAM 칩의 중앙으로부터 좌측으로 편향된 위치에 배치된다.
도 2에서, 서로 다른 뱅크에 속하는, 메모리 셀 플레이트(11 및 15), 메모리 셀 플레이트(13 및 17), 메모리 셀 플레이트(12 및 16), 및 메모리 셀 플레이트(14 및 18)는 각기 나란히 배치되어 공통의 I/O 증폭기(32) 및 I/O 버스 라인을 공유하는 한 쌍의 메모리 셀 플레이트를 구성한다. 한 쌍, 예를 들어, 메모리 셀 플레이트(11 및 15)를 형성하는 2개의 메모리 셀 플레이트의 I/O 단자들은 시프트 할당 기술을 이용하여 동일 순차로 배열된다.
좌측의 본딩 패드(#0, #15, #1, #14, #2, #13, #3 및 #12)에 대응하는 I/O 버스 라인(34)의 각각은 메모리 셀 플레이트에서 본딩 패드(31) 쪽으로 볼 때 메모리 셀 플레이트들에 대한 라인 길이를 균등화하는 용장 라인부(33)를 포함한다. 보다 구체적으로, 용장 라인부(33)의 길이는 본딩 패드(31)에 접속된 I/O 버스 라인(34)의 총 길이를 균등화하도록 조정되어, 본딩 패드들(31)이 유사한 라인 임피던스를 가질 수 있게 한다. 이 시프트 할당 기술은 메모리 셀로부터/로의 전파 지연을 균등화하기 위한 용장 라인부(33)에 대한 점유 면적을 최소화한다.
본 실시예의 DDR-SDRAM의 판독/기입 동작에서는, 4개의 뱅크 중 단일 뱅크 내의 2개의 메모리 셀 플레이트가 입력 어드레스에 응답함으로써 동시에 활성화된다. 뱅크 내의 2개의 메모리 셀 플레이트 각각에서, 2개의 데이터 영역은 클록 펄스의 상승 에지와 하강 에지에 응답함으로써 교대로 활성화되고 어드레스 디코더들은 2개의 메모리 셀 플레이트 내의 16개의 메모리 셀을 특정하여, 16-비트 데이터가 입력 어드레스에 의해 선택된다. 뱅크 내의 2개의 메모리 셀 플레이트는 I/O 증폭기(32), I/O 버스 라인(34) 및 본딩 패드(#0 내지 #15)를 통하여 16-비트 판독 데이터를 전달하거나 또는 16-비트 기입 데이터를 수신한다.
도 3a 및 3b를 참조하면, 종래의 DDR-SDRAM 및 본 실시예의 DDR-SDRAM에 대한 전원선들이 서로 비교된다. 도 3a에서, 종래의 DDR-SDRAM은 단일 뱅크 A를 형성하고 공통 메인 라인(21) 및 공통 브랜치 라인(22)으로부터 전력을 수신하는 한 쌍의 메모리 셀 플레이트, 예를 들어 메모리 셀 플레이트(61 및 62)를 갖는다. 이 경우, 뱅크 A 내의 메모리 셀 플레이트 쌍이 동시에 동작하기 때문에, 브랜치 라인(22)은 메인 라인(21)과 같은 폭을 갖는다.
한편, 도 3b에서는, 메모리 셀 플레이트(11 및 12)가 동시에 동작하기 때문에, 브랜치 라인(24)은 메인 라인(23)의 폭의 ½인 폭을 갖는다. 브랜치 라인(24)의 폭이 더 작아짐에 따라서 본 실시예의 DDR-SDRAM은 수십 마이크로미터만큼 그 점유 면적을 감소시킬 수 있게 된다.
게다가, 메모리 셀 플레이트(11 및 15)는 동시에 활성화되지 않고, I/O 증폭기(32) 및 I/O 버스 라인(34)은 메모리 셀 플레이트 쌍에 대하여 공통으로 사용될 수 있다. 이로 인해 I/O 증폭기(32)의 개수 및 I/O 버스 라인(34)의 개수가 종래의 SDRAM의 그것에 비하여 절반으로 감소된다. 라인 폭과 I/O 증폭기 개수의 이러한 감소에 의해, 본 발명의 SDRAM은 9×18 마이크로미터의 평방 면적을 갖는 메모리 칩의 경우에 수 퍼센트만큼 점유 면적의 축소를 달성한다.
상기 실시예에서, 서로 다른 뱅크에 속하는 메모리 셀 플레이트 쌍의 구성은 메모리 셀 플레이트 쌍 모두에 대해 동일한 시프트 할당이 사용되는 것을 가능케 하고, 이는 또한 메모리 셀 플레이트 쌍 모두에 대해 공통의 I/O 증폭기(32)가 사용되는 것을 가능케 함에 따라서, I/O 증폭기의 개수가 감소된 상황에서 각 메모리 셀 플레이트 내의 메모리 셀 배열의 설계 선택이 획득될 수 있다.
본 발명에 따르면, 종래에 비하여 DRAM의 I/O 증폭기의 수가 감소됨에 따라서 칩 사이즈가 감소된 SDRAM이 제공된다.
상기 실시예들은 단지 예시적으로 설명된 것이기 때문에, 본 발명은 상기 실시예들에 국한되지 않고 그로부터 당업자에 의해 본 발명의 범위를 벗어나지 않으면서 다양한 변형 및 수정이 용이하게 실시될 수 있다.

Claims (6)

  1. 반도체 메모리 장치에 있어서,
    각각 다른 하나가 비활성화시에 활성화될 수 있는 한 쌍의 뱅크, 및 다수의 I/O 증폭기(32)를 포함하고 상기 한 쌍의 뱅크에 대해 배치된 I/O 증폭부를 포함하며, 상기 I/O 증폭부는 활성화동안 상기 뱅크 쌍 중 하나의 뱅크에 대한 판독/기입 데이터를 증폭하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 뱅크 쌍의 각각의 뱅크는 2개의 메모리 셀 플레이트(11, 12; 13, 14; 15, 16; 17, 18) 또는 그 이상을 포함하고, 상기 뱅크 쌍 중 하나의 뱅크의 상기 메모리 셀 플레이트(11, 12; 13, 14; 15, 16; 17, 18) 각각은 상기 뱅크 쌍의 다른 하나의 뱅크의 대응하는 메모리 셀 플레이트(11, 12; 13, 14; 15, 16; 17, 18)와 나란히 배치되어 상기 뱅크 쌍을 형성하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 메인 라인(23) 및 다수의 브랜치 라인(24)을 포함하는 전원선을 더 포함하고, 상기 브랜치 라인(24) 중 하나는 나란히 배치된 한 쌍의 메모리 셀 플레이트(11, 15; 12, 16; 13, 17; 14, 18)에 대해 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제2항에 있어서, 상기 메모리 셀 플레이트(11, 12; 13, 14; 15, 16; 17, 18) 각각은 시프트 할당 기술(shift allocation technique)로 배열된 각각의 본딩 패드(31)에 접속된 I/O 단자들을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 메모리 장치는 DDR-SDRAM인 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 I/O 증폭기들(32) 중 적어도 일부는 용장 라인부를 각각 갖는 I/O 버스 라인들(34)과 관련되는 것을 특징으로 하는 반도체 메모리 장치.
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