JP2000076849A - マルチバンク半導体メモリ装置 - Google Patents
マルチバンク半導体メモリ装置Info
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- 230000002093 peripheral effect Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000001360 synchronised effect Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
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Abstract
(57)【要約】
【課題】 チップサイズの増加を最小化しうるマルチバ
ンク半導体メモリ装置を提供すること。 【解決手段】 ２つのバンクの各２つのサブバンク１０
１ａ，１０１ｂと１０２ａ，１０２ｂを対応するローデ
コーダ１０９ａ〜１０９ｄの左右に交差配置する。さら
に、対応するローデコーダの左側または右側に各々配置
される相異なる２つのサブバンク１０１ａと１０２ｂ、
１０２ａと１０１ｂは対応するカラムデコーダ１１０ａ
〜１１０ｄの上下に配置する。さらに、左右のサブバン
ク１０１ａと１０２ａ、１０２ｂと１０１ｂ間に位置す
る２つのバンクのローアドレス情報信号線ＢＣ０，ＢＲ
ＡＩ０とＢＣ１，ＢＲＡＩ１は上下のサブバンク１０１
ａと１０２ｂ、１０２ａと１０１ｂの境界領域で交差さ
れる。
ンク半導体メモリ装置を提供すること。 【解決手段】 ２つのバンクの各２つのサブバンク１０
１ａ，１０１ｂと１０２ａ，１０２ｂを対応するローデ
コーダ１０９ａ〜１０９ｄの左右に交差配置する。さら
に、対応するローデコーダの左側または右側に各々配置
される相異なる２つのサブバンク１０１ａと１０２ｂ、
１０２ａと１０１ｂは対応するカラムデコーダ１１０ａ
〜１１０ｄの上下に配置する。さらに、左右のサブバン
ク１０１ａと１０２ａ、１０２ｂと１０１ｂ間に位置す
る２つのバンクのローアドレス情報信号線ＢＣ０，ＢＲ
ＡＩ０とＢＣ１，ＢＲＡＩ１は上下のサブバンク１０１
ａと１０２ｂ、１０２ａと１０１ｂの境界領域で交差さ
れる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特に多数個のバンクを有する半導体メモリ装置
（以下マルチバンク半導体メモリ装置と称する）に関す
る。
係り、特に多数個のバンクを有する半導体メモリ装置
（以下マルチバンク半導体メモリ装置と称する）に関す
る。
【０００２】
【従来の技術】最近、ＣＰＵの動作速度はＤＲＡＭの動
作速度を凌ぐほどに著しく向上してきており、その結果
ＤＲＡＭの動作速度がＣＰＵの動作速度より遅くなる問
題点が発生している。このような問題点を克服するため
にシステムクロックに同期して動作する同期式ＤＲＡＭ
が開発され、また多数個のバンクで構成されてインタリ
ーブモードで動作するＤＲＡＭ、即ちマルチバンク半導
体メモリ装置が開発された。
作速度を凌ぐほどに著しく向上してきており、その結果
ＤＲＡＭの動作速度がＣＰＵの動作速度より遅くなる問
題点が発生している。このような問題点を克服するため
にシステムクロックに同期して動作する同期式ＤＲＡＭ
が開発され、また多数個のバンクで構成されてインタリ
ーブモードで動作するＤＲＡＭ、即ちマルチバンク半導
体メモリ装置が開発された。
【０００３】一方、ＤＲＡＭの集積度が増加し、動作周
波数が高まるにつれ、有効帯域幅（Ｅｆｆｅｃｔｉｖｅ
Ｂａｎｄｗｉｄｔｈ）を最大化するためにバンクの数
が増加しつつある。例えば、一般に１６メガＤＲＡＭは
２バンクで構成され、６４メガＤＲＡＭは２バンクまた
は４バンクで構成され、２５６メガＤＲＡＭは４バンク
で構成され、高速ラムバス（ＲａｍＢｕｓ）ＤＲＡＭは
１６バンクで構成される。また、高周波数のシステムク
ロックで動作するためにプリフェッチスキーム（Ｐｒｅ
ｆｅｔｃｈ ｓｃｈｅｍｅ）を有する同期式ＤＲＡＭが
出現した。このプリフェッチスキームを有する同期式Ｄ
ＲＡＭではシステムクロックの２周期毎に外部から一つ
のアドレスや一つの命令が入力でき、また前記システム
クロックの２周期の間に２つ以上のカラムアドレスによ
り選択される２本以上のカラム選択ラインＣＳＬがイネ
ーブルされる。通常、かかる動作を２Ｎルールまたは２
ビットプリフェッチと称する。
波数が高まるにつれ、有効帯域幅（Ｅｆｆｅｃｔｉｖｅ
Ｂａｎｄｗｉｄｔｈ）を最大化するためにバンクの数
が増加しつつある。例えば、一般に１６メガＤＲＡＭは
２バンクで構成され、６４メガＤＲＡＭは２バンクまた
は４バンクで構成され、２５６メガＤＲＡＭは４バンク
で構成され、高速ラムバス（ＲａｍＢｕｓ）ＤＲＡＭは
１６バンクで構成される。また、高周波数のシステムク
ロックで動作するためにプリフェッチスキーム（Ｐｒｅ
ｆｅｔｃｈ ｓｃｈｅｍｅ）を有する同期式ＤＲＡＭが
出現した。このプリフェッチスキームを有する同期式Ｄ
ＲＡＭではシステムクロックの２周期毎に外部から一つ
のアドレスや一つの命令が入力でき、また前記システム
クロックの２周期の間に２つ以上のカラムアドレスによ
り選択される２本以上のカラム選択ラインＣＳＬがイネ
ーブルされる。通常、かかる動作を２Ｎルールまたは２
ビットプリフェッチと称する。
【０００４】
【発明が解決しようとする課題】前記マルチバンク半導
体メモリ装置では、各バンクがそれぞれのローデコーダ
とカラムデコーダを独立的に有し、他のバンクと独立し
て動作する。ところが、バンクの数が増加し、プリフェ
ッチスキームが使われる場合には一般にバンクがスタッ
ク状に構成され、この際、各バンクは独立的に制御され
るようにそれぞれのローアドレス情報を有するべきであ
る。これにより、レイアウトでそれぞれのローアドレス
情報を伝達する多くの信号線が必要であり、これによっ
てチップサイズが大きくなる問題点がある。
体メモリ装置では、各バンクがそれぞれのローデコーダ
とカラムデコーダを独立的に有し、他のバンクと独立し
て動作する。ところが、バンクの数が増加し、プリフェ
ッチスキームが使われる場合には一般にバンクがスタッ
ク状に構成され、この際、各バンクは独立的に制御され
るようにそれぞれのローアドレス情報を有するべきであ
る。これにより、レイアウトでそれぞれのローアドレス
情報を伝達する多くの信号線が必要であり、これによっ
てチップサイズが大きくなる問題点がある。
【０００５】従って、本発明の目的は、チップサイズの
増加を最小化しうるマルチバンク半導体メモリ装置を提
供するにある。
増加を最小化しうるマルチバンク半導体メモリ装置を提
供するにある。
【０００６】
【課題を解決するための手段】本発明に係るマルチバン
ク半導体メモリ装置は、複数個のバンクに分離されるメ
モリセルアレイと、前記各バンクに対する複数個のカラ
ムデコーダ及びローデコーダと、周辺回路ブロックとを
備え、前記各バンクは２つのサブバンクに分離され、２
つのバンクの各２つのサブバンクは対応するローデコー
ダの左右に交差配置されることを特徴とする。また、前
記対応するローデコーダの左側または右側に各々配置さ
れる相異なる２つのサブバンクは前記対応するカラムデ
コーダの上下に配置されることを特徴とする。また、左
右のサブバンク間に位置する２つのバンクのローアドレ
ス情報信号線は上下のサブバンクの境界領域で交差され
ることを特徴とする。
ク半導体メモリ装置は、複数個のバンクに分離されるメ
モリセルアレイと、前記各バンクに対する複数個のカラ
ムデコーダ及びローデコーダと、周辺回路ブロックとを
備え、前記各バンクは２つのサブバンクに分離され、２
つのバンクの各２つのサブバンクは対応するローデコー
ダの左右に交差配置されることを特徴とする。また、前
記対応するローデコーダの左側または右側に各々配置さ
れる相異なる２つのサブバンクは前記対応するカラムデ
コーダの上下に配置されることを特徴とする。また、左
右のサブバンク間に位置する２つのバンクのローアドレ
ス情報信号線は上下のサブバンクの境界領域で交差され
ることを特徴とする。
【０００７】
【発明の実施の形態】以下、本発明に係るマルチバンク
半導体メモリ装置の実施の形態を添付した図面に基づき
詳しく説明する。図１は本発明の実施の形態に係るマル
チバンク半導体メモリ装置のチップ構造を示す図面であ
る。図１を参照すれば、本発明の実施の形態に係るマル
チバンク半導体メモリ装置は、複数個のバンク、即ちバ
ンク０（１０１ａ，１０１ｂ）乃至バンク７（１０８
ａ，１０８ｂ）に分離されるメモリセルアレイと、前記
各バンクに対する複数個のカラムデコーダ１１０ａ乃至
１１０ｈ及びローデコーダ１０９ａ乃至１０９ｄと、周
辺回路ブロック１１１とを具備する（ここでは、８バン
ク２ビットプリフェッチスキームで構成された場合が示
されている）。このマルチバンク半導体メモリ装置の集
積度が高い場合には、前記周辺回路ブロック１１１にボ
ンディングパッドが配置される。
半導体メモリ装置の実施の形態を添付した図面に基づき
詳しく説明する。図１は本発明の実施の形態に係るマル
チバンク半導体メモリ装置のチップ構造を示す図面であ
る。図１を参照すれば、本発明の実施の形態に係るマル
チバンク半導体メモリ装置は、複数個のバンク、即ちバ
ンク０（１０１ａ，１０１ｂ）乃至バンク７（１０８
ａ，１０８ｂ）に分離されるメモリセルアレイと、前記
各バンクに対する複数個のカラムデコーダ１１０ａ乃至
１１０ｈ及びローデコーダ１０９ａ乃至１０９ｄと、周
辺回路ブロック１１１とを具備する（ここでは、８バン
ク２ビットプリフェッチスキームで構成された場合が示
されている）。このマルチバンク半導体メモリ装置の集
積度が高い場合には、前記周辺回路ブロック１１１にボ
ンディングパッドが配置される。
【０００８】特に、前記各バンクは２つのサブバンクに
分離され、各２つのバンクの各２つのサブバンクは対応
するローデコーダの左右に交差配置され、かつ前記対応
するローデコーダの左右に各々配置される相異なる２つ
のサブバンクは前記対応するカラムデコーダの上下にス
タック状に配置される。即ち、前記バンク０は２つのサ
ブバンク１０１ａ，１０１ｂに分離され、前記バンク１
は２つのサブバンク１０２ａ，１０２ｂに分離され、こ
れらサブバンク１０１ａ，１０１ｂ及びサブバンク１０
２ａ，１０２ｂはローデコーダ１０９ａの左右に交差配
置される。さらに、ローデコーダ１０９ａの左側に配置
される相異なる２つのサブバンク１０１ａ，１０２ｂは
カラムデコーダ１１０ａの上下にスタック状に配置さ
れ、ローデコーダ１０９ａの右側に配置される相異なる
２つのサブバンク１０２ａ，１０１ｂはカラムデコーダ
１１０ｂの上下にスタック状に配置される。
分離され、各２つのバンクの各２つのサブバンクは対応
するローデコーダの左右に交差配置され、かつ前記対応
するローデコーダの左右に各々配置される相異なる２つ
のサブバンクは前記対応するカラムデコーダの上下にス
タック状に配置される。即ち、前記バンク０は２つのサ
ブバンク１０１ａ，１０１ｂに分離され、前記バンク１
は２つのサブバンク１０２ａ，１０２ｂに分離され、こ
れらサブバンク１０１ａ，１０１ｂ及びサブバンク１０
２ａ，１０２ｂはローデコーダ１０９ａの左右に交差配
置される。さらに、ローデコーダ１０９ａの左側に配置
される相異なる２つのサブバンク１０１ａ，１０２ｂは
カラムデコーダ１１０ａの上下にスタック状に配置さ
れ、ローデコーダ１０９ａの右側に配置される相異なる
２つのサブバンク１０２ａ，１０１ｂはカラムデコーダ
１１０ｂの上下にスタック状に配置される。
【０００９】また、前記バンク２は２つのサブバンク１
０３ａ，１０３ｂに分離され、前記バンク３は２つのサ
ブバンク１０４ａ，１０４ｂに分離され、これらサブバ
ンク１０３ａ，１０３ｂ及びサブバンク１０４ａ，１０
４ｂはローデコーダ１０９ｂの左右に交差配置される。
さらに、ローデコーダ１０９ｂの左側に配置される相異
なる２つのサブバンク１０３ａ，１０４ｂはカラムデコ
ーダ１１０ｃの上下にスタック状に配置され、ローデコ
ーダ１０９ｂの右側に配置される相異なる２つのサブバ
ンク１０４ａ，１０３ｂはカラムデコーダ１１０ｄの上
下にスタック状に配置される。
０３ａ，１０３ｂに分離され、前記バンク３は２つのサ
ブバンク１０４ａ，１０４ｂに分離され、これらサブバ
ンク１０３ａ，１０３ｂ及びサブバンク１０４ａ，１０
４ｂはローデコーダ１０９ｂの左右に交差配置される。
さらに、ローデコーダ１０９ｂの左側に配置される相異
なる２つのサブバンク１０３ａ，１０４ｂはカラムデコ
ーダ１１０ｃの上下にスタック状に配置され、ローデコ
ーダ１０９ｂの右側に配置される相異なる２つのサブバ
ンク１０４ａ，１０３ｂはカラムデコーダ１１０ｄの上
下にスタック状に配置される。
【００１０】また、前記バンク４は２つのサブバンク１
０５ａ，１０５ｂに分離され、前記バンク５は２つのサ
ブバンク１０６ａ，１０６ｂに分離され、これらサブバ
ンク１０５ａ，１０５ｂ及びサブバンク１０６ａ，１０
６ｂはローデコーダ１０９ｃの左右に交差配置される。
さらに、ローデコーダ１０９ｃの左側に配置される相異
なる２つのサブバンク１０５ａ，１０６ｂはカラムデコ
ーダ１１０ｅの上下にスタック状に配置され、ローデコ
ーダ１０９ｃの右側に配置される相異なる２つのサブバ
ンク１０６ａ、１０５ｂはカラムデコーダ１１０ｆの上
下にスタック状に配置される。
０５ａ，１０５ｂに分離され、前記バンク５は２つのサ
ブバンク１０６ａ，１０６ｂに分離され、これらサブバ
ンク１０５ａ，１０５ｂ及びサブバンク１０６ａ，１０
６ｂはローデコーダ１０９ｃの左右に交差配置される。
さらに、ローデコーダ１０９ｃの左側に配置される相異
なる２つのサブバンク１０５ａ，１０６ｂはカラムデコ
ーダ１１０ｅの上下にスタック状に配置され、ローデコ
ーダ１０９ｃの右側に配置される相異なる２つのサブバ
ンク１０６ａ、１０５ｂはカラムデコーダ１１０ｆの上
下にスタック状に配置される。
【００１１】また、前記バンク６は２つのサブバンク１
０７ａ，１０７ｂに分離され、前記バンク７は２つのサ
ブバンク１０８ａ，１０８ｂに分離され、これらサブバ
ンク１０７ａ，１０７ｂ及びサブバンク１０８ａ，１０
８ｂはローデコーダ１０９ｄの左右に交差配置される。
さらに、ローデコーダ１０９ｄの左側に配置される相異
なる２つのサブバンク１０７ａ，１０８ｂはカラムデコ
ーダ１１０ｇの上下にスタック状に配置され、ローデコ
ーダ１０９ｄの右側に配置される相異なる２つのサブバ
ンク１０８ａ，１０７ｂはカラムデコーダ１１０ｈの上
下にスタック状に配置される。
０７ａ，１０７ｂに分離され、前記バンク７は２つのサ
ブバンク１０８ａ，１０８ｂに分離され、これらサブバ
ンク１０７ａ，１０７ｂ及びサブバンク１０８ａ，１０
８ｂはローデコーダ１０９ｄの左右に交差配置される。
さらに、ローデコーダ１０９ｄの左側に配置される相異
なる２つのサブバンク１０７ａ，１０８ｂはカラムデコ
ーダ１１０ｇの上下にスタック状に配置され、ローデコ
ーダ１０９ｄの右側に配置される相異なる２つのサブバ
ンク１０８ａ，１０７ｂはカラムデコーダ１１０ｈの上
下にスタック状に配置される。
【００１２】マルチバンク半導体メモリ装置では、各バ
ンクがそれぞれのローデコーダ及びカラムデコーダを独
立して有し、他のバンクと独立して動作する。ところ
が、バンクの数が増え、プリフェッチスキームが使われ
る場合には、上記マルチバンク半導体メモリ装置のよう
に、対応するローデコーダの左側または右側に配置され
る相異なる２つのサブバンクを対応するカラムデコーダ
の上下にスタック状に配置することによってチップ面積
を縮められる。
ンクがそれぞれのローデコーダ及びカラムデコーダを独
立して有し、他のバンクと独立して動作する。ところ
が、バンクの数が増え、プリフェッチスキームが使われ
る場合には、上記マルチバンク半導体メモリ装置のよう
に、対応するローデコーダの左側または右側に配置され
る相異なる２つのサブバンクを対応するカラムデコーダ
の上下にスタック状に配置することによってチップ面積
を縮められる。
【００１３】一方、各バンクは独立して制御されるよう
にそれぞれのローアドレス情報を有するべきであり、こ
れによりレイアウトでそれぞれのローアドレス情報を伝
達する多くの信号線が必要である。その場合、ローデコ
ーダの左右に同一のバンクが配置される、例えば前記ロ
ーデコーダ１０９ａの上側左右にバンク０が配置され、
前記ローデコーダ１０９ａの下側左右にバンク１が配置
されるなら、バンク０のローデコーダと制御ブロックに
ローアドレス情報を伝達する信号線がバンク１のローデ
コーダ領域を通過することになる。これにより、バンク
１のローデコーダ及び制御ブロックにローアドレス情報
を伝達する信号線と、バンク０のローデコーダ及び制御
ブロックにローアドレス情報を伝達する信号線が全てバ
ンク１のローデコーダ領域を通過することになり、結局
バンク１のローデコーダ領域の面積が広がってチップサ
イズも広がることになる。それに対して、図１の本発明
の実施の形態のマルチバンク半導体メモリ装置のよう
に、対応するローデコーダの左右に２つのバンクの各２
つのサブバンクを交差配置し、その左右のサブバンク間
に位置する２つのバンクのローアドレス情報信号線を上
下のサブバンクの境界領域で交差させることによって
（図２参照）チップ面積を縮められる。
にそれぞれのローアドレス情報を有するべきであり、こ
れによりレイアウトでそれぞれのローアドレス情報を伝
達する多くの信号線が必要である。その場合、ローデコ
ーダの左右に同一のバンクが配置される、例えば前記ロ
ーデコーダ１０９ａの上側左右にバンク０が配置され、
前記ローデコーダ１０９ａの下側左右にバンク１が配置
されるなら、バンク０のローデコーダと制御ブロックに
ローアドレス情報を伝達する信号線がバンク１のローデ
コーダ領域を通過することになる。これにより、バンク
１のローデコーダ及び制御ブロックにローアドレス情報
を伝達する信号線と、バンク０のローデコーダ及び制御
ブロックにローアドレス情報を伝達する信号線が全てバ
ンク１のローデコーダ領域を通過することになり、結局
バンク１のローデコーダ領域の面積が広がってチップサ
イズも広がることになる。それに対して、図１の本発明
の実施の形態のマルチバンク半導体メモリ装置のよう
に、対応するローデコーダの左右に２つのバンクの各２
つのサブバンクを交差配置し、その左右のサブバンク間
に位置する２つのバンクのローアドレス情報信号線を上
下のサブバンクの境界領域で交差させることによって
（図２参照）チップ面積を縮められる。
【００１４】図２は図１に示された本発明の実施の形態
に係るマルチバンク半導体メモリ装置においてバンク
０，１の左右サブバンク境界領域１１３を詳しく示す図
面である。図２を参照すれば、バンク０のサブバンク１
０１ａ，１０１ｂとバンク１のサブバンク１０２ａ，１
０２ｂはそれぞれのローデコーダとカラムデコーダを独
立して有する。即ち、バンク０のサブバンク１０１ａは
カラムデコーダ１１０ａと、ローデコーダ１０９ａ及び
ロー制御ブロック１１５ａを有し、バンク０のサブバン
ク１０１ｂはカラムデコーダ１１０ｄと、ローデコーダ
１０９ｄ及びロー制御ブロック１１５ｄを有する。ま
た、バンク１のサブバンク１０２ａはカラムデコーダ１
１０ｂと、ローデコーダ１０９ｂ及びロー制御ブロック
１１５ｂを有し、バンク１のサブバンク１０２ｂはカラ
ムデコーダ１１０ｃと、ローデコーダ１０９ｃ及びロー
制御ブロック１１５ｃを有する。
に係るマルチバンク半導体メモリ装置においてバンク
０，１の左右サブバンク境界領域１１３を詳しく示す図
面である。図２を参照すれば、バンク０のサブバンク１
０１ａ，１０１ｂとバンク１のサブバンク１０２ａ，１
０２ｂはそれぞれのローデコーダとカラムデコーダを独
立して有する。即ち、バンク０のサブバンク１０１ａは
カラムデコーダ１１０ａと、ローデコーダ１０９ａ及び
ロー制御ブロック１１５ａを有し、バンク０のサブバン
ク１０１ｂはカラムデコーダ１１０ｄと、ローデコーダ
１０９ｄ及びロー制御ブロック１１５ｄを有する。ま
た、バンク１のサブバンク１０２ａはカラムデコーダ１
１０ｂと、ローデコーダ１０９ｂ及びロー制御ブロック
１１５ｂを有し、バンク１のサブバンク１０２ｂはカラ
ムデコーダ１１０ｃと、ローデコーダ１０９ｃ及びロー
制御ブロック１１５ｃを有する。
【００１５】特に、サブバンク１０１ａ，１０２ａとサ
ブバンク１０２ｂ，１０１ｂの境界領域において、前記
バンク０のサブバンク１０１ａ，１０１ｂに対応するロ
ーアドレス情報信号線ＢＲＡＩ０，ＢＣ０と前記バンク
１のサブバンク１０２ａ，１０２ｂに対応するローアド
レス情報信号線ＢＲＡＩ１，ＢＣ１が交差される。
ブバンク１０２ｂ，１０１ｂの境界領域において、前記
バンク０のサブバンク１０１ａ，１０１ｂに対応するロ
ーアドレス情報信号線ＢＲＡＩ０，ＢＣ０と前記バンク
１のサブバンク１０２ａ，１０２ｂに対応するローアド
レス情報信号線ＢＲＡＩ１，ＢＣ１が交差される。
【００１６】バンク０の制御回路１１６が共通ローアド
レス情報信号ＲＡＩに応答して前記バンク０のサブバン
ク１０１ａ，１０１ｂに対応するローアドレス情報信号
を発生し、発生された信号は各々前記信号線ＢＲＡＩ０
及び信号線ＢＣ０を通してローデコーダ１０９ｄ，１０
９ａ及びロー制御ブロック１１５ｄ，１１５ａに伝えら
れる。また、バンク１の制御回路１１７が共通ローアド
レス情報信号ＲＡＩに応答して前記バンク１のサブバン
ク１０２ａ，１０２ｂに対応するローアドレス情報信号
を発生し、発生された信号は各々前記信号線ＢＲＡＩ１
及び信号線ＢＣ１を通してローデコーダ１０９ｃ，１０
９ｂ及びロー制御ブロック１１５ｃ，１１５ｂに伝えら
れる。
レス情報信号ＲＡＩに応答して前記バンク０のサブバン
ク１０１ａ，１０１ｂに対応するローアドレス情報信号
を発生し、発生された信号は各々前記信号線ＢＲＡＩ０
及び信号線ＢＣ０を通してローデコーダ１０９ｄ，１０
９ａ及びロー制御ブロック１１５ｄ，１１５ａに伝えら
れる。また、バンク１の制御回路１１７が共通ローアド
レス情報信号ＲＡＩに応答して前記バンク１のサブバン
ク１０２ａ，１０２ｂに対応するローアドレス情報信号
を発生し、発生された信号は各々前記信号線ＢＲＡＩ１
及び信号線ＢＣ１を通してローデコーダ１０９ｃ，１０
９ｂ及びロー制御ブロック１１５ｃ，１１５ｂに伝えら
れる。
【００１７】以上、本発明の一実施形態を説明した。し
かし、本発明は上記一実施形態に限定されず、本発明の
思想内で当業者により多様な変形が可能なのは明白であ
る。
かし、本発明は上記一実施形態に限定されず、本発明の
思想内で当業者により多様な変形が可能なのは明白であ
る。
【００１８】
【発明の効果】以上のように本発明に係るマルチバンク
半導体メモリ装置では、各バンクが２つのサブバンクに
分離され、２つのバンクの各２つのサブバンクは対応す
るローデコーダの左右に交差配置され、前記対応するロ
ーデコーダの左側または右側に配置される相異なる２つ
のサブバンクは対応するカラムデコーダの上下にスタッ
ク状に配置され、また左右のサブバンク間に位置する２
つのバンクのローアドレス情報信号線が上下のサブバン
クの境界領域で交差されることにより、チップ面積が縮
まる長所がある。
半導体メモリ装置では、各バンクが２つのサブバンクに
分離され、２つのバンクの各２つのサブバンクは対応す
るローデコーダの左右に交差配置され、前記対応するロ
ーデコーダの左側または右側に配置される相異なる２つ
のサブバンクは対応するカラムデコーダの上下にスタッ
ク状に配置され、また左右のサブバンク間に位置する２
つのバンクのローアドレス情報信号線が上下のサブバン
クの境界領域で交差されることにより、チップ面積が縮
まる長所がある。
【図１】本発明の実施の形態に係るマルチバンク半導体
メモリ装置のチップ構造を示す図。
メモリ装置のチップ構造を示す図。
【図２】図１に示された本発明の実施の形態に係るマル
チバンク半導体メモリ装置において２つのバンクの左右
サブバンク境界領域を示す図。
チバンク半導体メモリ装置において２つのバンクの左右
サブバンク境界領域を示す図。
１０１ａ，１０１ｂ，１０２ａ，１０２ｂ サブバン
ク １０９ａ〜１０９ｄ ローデコーダ １１０ａ〜１１０ｄ カラムデコーダ ＢＣ０，ＢＣ１ ローアドレス情報信号線
ク １０９ａ〜１０９ｄ ローデコーダ １１０ａ〜１１０ｄ カラムデコーダ ＢＣ０，ＢＣ１ ローアドレス情報信号線
Claims (2)
- 【請求項１】 複数個のバンクに分離されるメモリセル
アレイと、 前記各バンクに対する複数個のカラムデコーダ及びロー
デコーダと、 周辺回路ブロックとを備え、 前記各バンクは２つのサブバンクに分離され、２つのバ
ンクの各２つのサブバンクは対応するローデコーダの左
右に交差配置され、 かつ前記対応するローデコーダの左側または右側に各々
配置される相異なる２つのサブバンクは前記対応するカ
ラムデコーダの上下に配置されることを特徴とするマル
チバンク半導体メモリ装置。 - 【請求項２】 複数個のバンクに分離されるメモリセル
アレイと、 前記各バンクに対する複数個のカラムデコーダ及びロー
デコーダと、 周辺回路ブロックとを備え、 前記各バンクは２つのサブバンクに分離され、２つのバ
ンクの各２つのサブバンクは対応するローデコーダの左
右に交差配置され、 左右のサブバンク間に位置する２つのバンクのローアド
レス情報信号線は上下のサブバンクの境界領域で交差さ
れることを特徴とするマルチバンク半導体メモリ装置。
Applications Claiming Priority (2)
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| KR1019980035851A KR100297713B1 (ko) | 1998-09-01 | 1998-09-01 | 멀티뱅크 반도체 메모리장치 |
| KR1998P-35851 | 1998-09-01 |
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| Publication Number | Publication Date |
|---|---|
| JP2000076849A true JP2000076849A (ja) | 2000-03-14 |
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ID=19549158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|
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| JP (1) | JP2000076849A (ja) |
| KR (1) | KR100297713B1 (ja) |
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-
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-
1999
- 1999-03-19 TW TW088104376A patent/TW418403B/zh not_active IP Right Cessation
- 1999-07-12 US US09/351,718 patent/US6233196B1/en not_active Expired - Fee Related
- 1999-07-27 JP JP11212487A patent/JP2000076849A/ja active Pending
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