KR100397684B1 - 메모리장치,집적회로구조물및다이나믹램설계를최소화하기위한방법 - Google Patents

메모리장치,집적회로구조물및다이나믹램설계를최소화하기위한방법 Download PDF

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Abstract

메모리 장치는 제1 블록과 제2 블록내에 위치되는 메모리 셀 어레이를 가진다. 그 메모리 셀들은 행과 열로 배열된다. 복수개의 비트라인들은 메모리 셀들에 커플되며 복수개의 워드라인들도 메모리 셀들에 커플된다. 센스앰프는 제1 블록과 제2 블록 사이에 위치되며, 복수개의 전기적 연결들은 센스앰프와 비트라인들 사이에서 이루어진다. 복수개의 분리 트랜지스터들은 전기적인 연결들로 직렬로 전기적으로 연결되며, 그 분리 트랜지스터들은 센스앰프 블록으로부터 이격되어 제1 및 제2 블록들 내에 위치된다.

Description

메모리 장치, 집적회로 구조물 및 다이나믹 램 설계를 최소화하기 위한 방법
가장 큰 저장 용량에 대해 가장 작은 실리콘 영역을 차지하는 다이나믹 랜덤액세스 메모리(DRAM)가 바람직하다. 작은 실리콘 영역의 이용은 높은 DRAM 밀도를 만들도록 더 작은 칩들을 허용하며, 또한 단일 웨이퍼상에 더욱 많은 칩들이 만들어지도록 허용한다. 이것은 DRAM 제조 비용을 감소시키는 동시에 생산량을 증가시킨다.
DRAM 칩은 데이터를 저장하기 위한 메모리 셀들, 그 메모리 셀로부터 데이터를 판독 위한 센스앰프들(sense amplifier), 그 메모리에 그리고 그 메모리로부터 데이터의 입력 및 출력을 가능케하는 회로들과 같은 많은 별개의 회로들을 포함한다.
매모리 셀들과 센스앰프들과 같은 어떤 회로들의 많은 동일한 복사회로들이 단일 DRAM상에 요구된다. 그러한 회로들의 영역에서 작은 감소라 할지라도 전체 칩영역에서 상당한 감소를 초래할 수 있다. 오늘날의 몇몇 DRAM들은 수 백개 또는 심지어 수 천개의 동일한 센서 증폭기 회로들을 갖는다. 그러므로 센스앰프가 필요로 하는 설계 면적에서의 적당한 감소는 그 칩상의 센스엠프들의 수만큼 증배되어, 전체 메모리 크기를 감소시킨다.
센스엠프의 크기 감소는 조작상의 관점과는 다소 다를 수 있다. 전형적인 DRAM 메모리 셀에서, 높은 전하와 낮은 전하 사이의 차이는 백만 또는 그 보다 더 적은 전자들로 전형적으로 매우 작다. 결과적으로, 센스앰프는 비트라인쌍들(bit line pairs)(BL 및 BL*) 사이의 매우 작은 전압차를 감지할 수 있어야 한다. 센스앰프의 속도 및 신뢰도를 최대화하는 것은 DRAM의 적절한 동작을 보증하는데 중요하다. 그 영역이 너무 많이 줄어들면, 속도 및 신뢰도 둘다 손상을 입게 된다. 따라서 필요한 속도 및 신뢰도를 유지하면서 센스앰프에 필요한 전체 면적을 감소시키는 것은 종래기술에서는 어려웠다.
전형적인 종래기술의 DRAM 집적회로의 블록도가 도 1에 도시되어 있다. 그러한 메모리 장치는 가로열(row; 이하 행이라 칭함)들 및 세로열(column; 이하 열이라 칭함)들로 배열되며 메모리 어레이 블록(memory array block)들(11, 13)내에 위치되는 복수개의 메모리 셀(MC)들을 가진다. 블록들(11, 13) 각각은 행으로 배열된 복수개의 워드라인(Word Line: WL)들 및 열로 배열된 복수개의 비트라인쌍들(Bit Line pairs)(BL, BL*)을 포함한다. 각 메모리 셀(MC)은 워드라인(WL)을 경유하여 액세스(access)되며 비트라인(BL, BL*)상에 데이터를 출력한다. 블록의 가장자리에서마지막 행의 메모리 셀(MC)들에 인접하는 영역은 더미 셀(dummy cell)들 또는 여분의 메모리 셀(redundancy memory cell)들을 위해 남겨진다. 양자택일로, 블록의 가장자리에서 메모리 셀(MC)들에 인접하는 영역은 사용되지 않은 채로 남겨지고, 값비싼 다이(die) 영역의 중대한 희생물로 존재하게 된다.
도 1에서 보여지는 바와 같이 이 기술에서 숙련된 사람들에게 알려진 것으로, 센스엠프(9)는 메모리 어레이 블록들(11, 13) 바깥쪽에 위치한다. 종래기술의 전형적인 센스앰프(9)는 분리 소자들(17) 뿐만아니라 다수의 센스앰프 요소들을 포함한다. 이들 분리 소자들(17)은 블록(B)으로부터 판독하거나 블록(B)에 기록할 때 센스앰프(9)로부터 블록(A)을 분리하며, 블록(A)으로부터 판독하거나 블록(A)에 기록할 때, 센스앰프(9)로부터 블록(B)을 분리한다. 종래기술의 센스앰프들에서 그 분리 소자들은 NMOS 트랜지스터 및 PMOS 트랜지스터를 가지는 전송 게이트들로 채워질 수 있다. 전형적인 센스앰프 역시 다음과 같은 센스앰프 요소들을 포함한다: 등화 회로(도시되지 않음); 바이어스 회로(도시되지 않음); 교차 결합 증폭기들(도시되지 않음); 그리고 입력/출력 소자들(도시되지 않음), 비트라인쌍들(31, 33)은 각각 메모리 블록들(11, 13)의 다른 편에서 센스앰프들(도시되지 않음)에 연결될 수 있다.
센스앰프들의 설계를 최소화함으로써 DRAM 설계를 최소화하는 것이 바람직하다. 평가되어 지는 것처럼, 센스앰프내에 포함되는 요소들의 완전한 수는 오류의 발생을 방지하려는 목적으로 엄격한 설계 규칙(design rules)에 따르며, 그것은 센스앰프 요소들의 감소를 매우 어렵게 만든다. 예를들면, 전형적인 센스앰프내에서액티브 풀-업(active pull-up) 트랜지스터는 메모리 셀내 트랜지스터가 차지하는 다이 영역의 6배까지 차지한다. 그러한 센스앰프 트랜지스터는 특수한 기능들에 부합되도록 크기가 정해지며 크기에 있어 감소될 수는 없다. 센스앰프 블록내에 위치하는 다른 트랜지스터들도 역시 부합되도록 크기가 정해져야만 하며 그러므로 이들 트랜지스터들은 크기에 있어 축소될 수 없다.
발명의 요약
본 발명은 센스앰프의 설계 규칙에 의해 어쩔 수 없이 센스앰프 크기를 감소시키며, 이에따라 값비싼 다이 영역을 절감한다. 본 발명에 따른 설계는 센스앰프분리 소자들과 같은 센스앰프의 부분들을 메모리 어레이의 가장자리에 메모리 셀들의 행에 재설계한다. 그러므로 비록 그것들이 전통적으로 센스앰프 회로의 부분으로 고려되어진다 하더라도, 센스앰프들의 회로 소자들중 몇몇은 센스앰프 회로 영역내에서 보다는 차라리 밀접하여 놓여 있는 메모리 어레이 블록내에 위치된다.
본 발명의 제1 실시예에서, 메모리 장치는 센스앰프들의 둘중의 어느 한쪽편에 제1 블록 및 제2 블록에 위치되는 메모리 셀의 어레이를 가진다. 그 메모리 셀들은 행들과 열들로 배열된다. 복수개의 비트라인들은 그 메모리 셀들에 결합되며 복수개의 워드라인들은 그 메모리 셀들에 결합된다. 센스앰프들의 행은 제1 블록과 제2 블록, 각각의 비트라인쌍중 하나 사이에 위치되며 복수개의 전기적 접속은 각 블록내에서 각각의 센스앰프와 그 비트라인들에서 이루어진다. 분리 트랜지스터는 특정 비트라인에 대한 센스앰프내 여분의 회로들과 비트라인들 사이에 전기적으로 직렬로 연결된다. 복수개의 분리 트랜지스터들, 각 비트라인중 하나는 메모리 어레이의 가장자리의 행에 위치된다. 분리 제어신호는 선택된 시간에서 센스 증폭기들에 각 블록들의 비트라인들을 연결하는 분리 트랜지스터들에 게이트 전압을 제공한다.
산술한 바와 같이, 센스앰프 설계는 종래의 센스앰프 설계보다 30% 까지 센스앰프 설계 영역을 상당히 감시시킨다.
본 발명의 제2 실시예는 승압된 게이트 전압을 갖는 NMOS 트랜지스터 대신 분리 트랜지스터들과 같은 NMOS 트랜지스터 및 PMOS 트랜지스터를 갖는 풀(full)전송 게이트들을 사용한다. 그 PMOS 트랜지스터는 센스앤프 블록내에 위치되며 메모리 셀 어레이로부터 이격되어 있는 반면에, NMOS 트랜지스터는 메모리 셀 어레이의 제1 및 제2 블록들내에 위치된다.
본 발명은 집적회로 메모리 장치에 관한 것으로, 특히 다이나믹 램(Dynamic RAM 구조)에서 현재의 설계도 위에 감소된 다이 영역을 이용한 센스앰프 분리회로 설계에 관한 것이다.
도 1은 전형적인 종래기술의 다이나믹 램(DRAM) 메모리 장치의 블록도.
도 2는 본 발명의 바람직한 실시예의 다이나믹 램(DRAM) 메모리 장치의 블록도.
도 3은 본 발명의 바람직한 실시예의 다이나믹 램 메모리 장치의 개략도.
도 4는 본 발명의 바람직한 실시예의 다이나믹 램 매모리의 가장자리의 물리적인 설계도.
도 5는 본 발명의 다른 실시예의 다이나믹 램 메모리 장치의 개략도.
도 6은 본 발명의 다른 실시예의 다이나믹 램 메모리의 가장자리의 물리적인 설계도.
도 2는 본 발명의 바람직한 실시예에 따른 최소 설계를 가지는 DRAM 메모리 장치의 블록도이다. 메모리 셀들(12)의 어레이(10)는 반도체 재료의 기판상에 형성된다. 메모리 셀들(12)은 종래의 방식으로 형성되며 행들과 열들로 배열된다. 메모리 셀들(12)은 또한 블록들(14, 16)에 위치한다. 본 기술에서 알려져 있는 바와 같이, 블록들(14, 16)내 마지막 로우에 있는 메모리 셀들(12)은 통상적인 메모리 셀들 또는 더미 셀들 중 하나가 된다. 더욱 상세히 후술되는 바와 같이, 복수개의 분리 소자들(19)은 메모리 셀들의 마지막 행에 인접하고, 메모리 어레이 블록내에 있다.
본 발명의 바람직한 실시예는 복수개의 비트라인들을 포함한다. 그 비트라인들은 인접하는 비트라인쌍(BL 및 BL*)로 구성된다. 본 기술에서 역시 알려져 있는 바와 같이, 워드라인들은 행으로 배열되고, 행에 있는 메모리 셀들(12)은 공통 워드라인(WL)에 전기적으로 접속된다.
도 2에서 보이듯이, 복수개의 센스앰프들(18)은 메모리 블록들(14, 16) 사이에 위치된다. 각 센스앰프(18)는 설계에 따라, 복수개의 회로 요소들을 포함하고, 이들은 등화 회로, 입력/출력 소자들, n-채널 교차 결합 증폭기, p-채널 교차 결합 증폭기 분리 회로들과 같은 회로들을 포함한다. 비트라인쌍(25, 27)은 메모리 블록들(14, 16) 다른 한쪽편의 센스앰프들(도시되지 않음)에 각각 연결된다.
본 기술에서 알려진 센스앰프 설계에 따르면, 센스앰프(9)에 대한 분리 소자들(17)은 설계상 센스앰프 회로 블록들내에 위치된다. 그러나, 본 발명에 따르면, 센스앰프들(18)에 대한 분리 소자들(19)은 센스앰프 블록들내에 위치하지 않고, 대신에 메모리 어레이 블록들(14, 16)내에 위치된다. 좀더 명확하게 말하면, 본 발명의 바람직한 실시예는 종래기술에서 통상 사용되지 않는 블록들(14, 16)내의 부분적인 메모리 셀플의 마지막 행을 분리 소자들(19)로서 이용한다.
도 3에서 도시된 바와 같이, 블록(14)의 비트라인 세그먼트(BL)에 대한 분리소자(19)는 메모리 셀 어레이의 부분인 n-채널 트랜지스터(20)를 포함한다. 트랜지스터(20)의 소스(source)는 비트라인 세그먼트(BL)와 센스앰프(18)의 나머지에 전기적으로 직렬 연결된다. 트랜지스터(20)의 게이트는 그 어레이의 메모리 셀들에 대한 마지막 워드라인에 인접하여 위치된 다결정 실리콘(polysilicon) 게이트 라인에 연결된다. 트랜지스터(20)의 드레인(drain)은 센스앰프(18)의 입력단에 전기적으로 직렬 연결된다. 메모리 셀(12)의 n-채널 트랜지스터(22)는 블록(14)의 비트라인 세그먼트(BL*)에 대한 분리 소자와 유사하다. 트랜지스터(22)의 소스는 비트라인세그먼트(BL*)에 직렬로 연결된다. 트랜지스터(22)의 게이트 역시 트랜지스터(20)의 게이트 처럼 블록(14)의 동일한 다결정 실리콘 게이트 라인에 연결된다. 트랜지스터(22)의 드레인도 역시, 센스앰프(18)에 직렬 연결된다.
블록(16)의 비트라인 세그먼트들(BL, BL*)에 대한 분리 소자들(19)은 블록(16)의 메모리 셀들(12)의 마지막 행에 인접하여 위치된다. 특히, n-채널 트랜지스터들(24, 26)은 각각 블록(16)의 비트라인 세그먼트들(BL, BL*)에 대한 분리 소자들이다. 트랜지스터들(24, 26)의 소스들은 각각의 비트라인에 대해 전기적으로 직렬 연결되며, 그 드레인들은 센스앰프(18)의 입력단에 전기적으로 직렬 연결된다. 트랜지스터들(24, 26)의 게이트들은 블록(16)의 메모리 셀들(12)의 마지막 행에 대한 워드라인(WL)에 인접하는 공통 다결정 실리콘 게이트에 연결된다.
센스앰프(18)는 이미 알려진 방법으로 형성된 만족스러운 몇 개의 종래 회로들 중 하나이다. 메모리 셀들(12)은 그 동작 및 구조가 이미 알려져 있는 여러 가지 형태의 몇몇 종래 메모리 셀이다. 이들은 DRAM 메모리 셀들, SRAM, EPROM, EEPROM 등등을 포함한다. 그러므로 센스앰프(18) 및 메모리 셀들(12)의 형성 및 동작에 대한 자세한 사항은 생략하였다.
본 발명의 일실시예의 동작은 다음과 같다. 센스앰프가 액티브 판독(active read) 또는 기록(write) 싸이클(cycle)이 아닐 때, 분리 소자들이 인에이블(enable)되도록 분리 트랜지스터들의 게이트들은 하이(High)로 유지된다. 이것은 센스앰프에 연결된 비트라인들을 유지시켜서, 판독 또는 기록 사이클을 수행하는데 적절하게 설정될 수 있다. 판독 싸이클이 시작됨에 따라, 센스앰프는 본 기술에서 이미 알려진 타이밍(timing)과 제어신호들을 이용하여 판독 싸이클에 대해 설정된다. 어레이가 어드레스되는 메모리를 포함하는 것을 그 어드레스가 적어도 확인하기에 충분한 만큼 디코딩된다. 바로 직후에, 어드레스되지 않은 어레이내 분리 트랜지스터들은 센스앰프로부터 어드레스되지 않은 이레이가 연결되지 않도록디세이블(disable)된다. 상기 어드레스가 더 디코딩된 후에, 선택 워드라인은 하이(high)로 된다. 이것은 데이터가 비트라인들상에 위치되도록 한다. 어드레스되지 않은 어레이 블록의 분리 트랜지스터들의 게이트들은 어드레스되지 않은 어레이로부터의 어떠한 신호가 센스앰프의 동작을 방해하지 못하도록 안전하게 하기 위하여 로우(low)로 유지된다.
다른 실시예에서, 어드레스되지 않은 어레이 블록의 분리 트랜지스터들은 싸이클에서 후에 디세이블되며, 워드라인이 하이로 되는 일반적으로 동일한 시간 또는 이후에, 어드레스된 블록내 분리 트랜지스터들의 게이트 라인은 센스앰프에 적합한 어레이를 연결하기 위하여 하이로 유지된다.
요약하면, 선택된 시간에서, 트랜지스터들(20, 22)의 게이트들은 블록(14)의 이들의 다결정 게이트 라인을 경유하여 분리 제어신호(ISO A*)가 공급된다. ISO A*는 트랜지스터들(20, 22)에 승압된 게이트 전압을 제공하기 위하여 바람직하게는 VDD를 초과하는 전압 레벨을 갖는 제어회로에 의해 공급된 신호이다. 만일 VDD가 5(vo1ts) 정도의 전압을 가진다면, ISO A*는 바람직하게는 적어도 7.5 를 가진다. N-채널 트랜지스터들(20, 22, 24, 26)에 대해 승압된 게이트 전압의 사용은 비트라인 세그먼트들(BL 및 BL*)상에 제공된 사실상의 모든 전압이 센서 증폭기(18)에 전송되도록 한다.
승압된 게이트 전압의 발생은 메모리 장치의 주변에 위치하는 전하 펌프(charge pump) 또는 전압 증배기를 필요로 한다. 그러한 전하 펌프들은 다른회로들을 위해 DRAM상에 이미 제공된다. 전하 펌프로부터 전압을 얻기 위하여 부가 회로들은 다이 영역의 다소 작은 양을 차지하나, 승압된 게이트 전압의 사용은 단일엔-채널 트랜지스터(20, 22, 24, 26)가 풀 전송 게이트 대신에 분리 소자로서 사용되도록 한다. 그러므로 본 발명은 분리 소자의 요소로서 불필요한 PMOS 트랜지스터를 만듦으로서 전하 펌프로부터의 전압을 얻기 위한 회로들이 차지하는 부가적인 다이 영역에 대해 보상한다. 더욱이, 센스앰프(18)내의 매우 큰 트랜지스터 대신 메모리 셀들(12)의 블록들(14, 16)내의 트랜지스터를 사용하면 상당히 큰 다이 영역을 절감한다. 이들 두 개의 요소들은 전하 펌프로부터 전압을 얻기 위한 회로들에 의해 차지되는 다이 영역에 대해서 보다 더 많이 보상한다.
블록(14)내 임의의 메모리 셀(12)상에서의 판독 또는 기록 동작에 앞서서, 신호들(150 A*, ISO B*)은 하이이다. 이것은 트렌지스터들(20, 22)을 턴온시키고, 블록(14)내 비트라인 세그먼트들(BL 및 BL*)을 센스앰프(18)에 연결한다. 판독 신호 싸이클이 진행함에 따라, 신호(ISO B*)는 로우로 되어 트랜지스터들(24, 26)을 턴오프(turn off)시키며, 따라서 블록(16)내 비트라인 세그먼트들(BL, BL*)을 센스앰프(18)로부터 분리한다. 반대로, 블록(16)내 임의의 메모리 셀(12)로부터 판독하거나 또는 기록하기를 원할 때, 신호(ISO A*)는 블록(14)내 비트라인 세그먼트들(BL 및 BL*)을 센스앰프(18)로부터 분리하기 위하여 로우로 되며 신호(ISO B*)는블록(16)내 비트라인 세그먼트들(BL 및 BL*)을 센스앰프(18)에 연결하기 위하여 하이로 머무른다.
도 3에 도시된 바와 같이, 센스앰프(18)는 등화 회로(28), 입력/출력 소자들(30), N-교차 결합 앰프(32), P-교차 결합 앰프(34)를 포함한다. 종래기술에서는 센스앰프내에 분리 소자들이 존재하는 바와 같이, 분리 소자들은 센스앰프(18)에 의해 차지되는 면적내에 있지 않다. 따라서, 본 발명의 바람직한 실시예에 따른 어레이 가장자리들에 재설계된 분리 소자들을 가지는 DRAM 집적회로들은 종래기술에서 알려진 센스앰프 설계 영역들에 대해 31.8%까지 감소된 설계 영역을 갖는 센스앰프들을 구비한다.
본 발명의 바람직한 실시예에 따른 DRAM의 어레이 가장자리의 물리적인 설계는 도 4에 도시하였다. 도 4에 도시된 바와같이, 메모리 셀들(12)의 블록(14)은 이미 알려진 방법들에 따라 기판내에 형성된다. 도 4 및 뒤따르는 설명은 역시 블록(14) 뿐만아니라 블록(16)에도 적용한다. 각각의 메모리 셀(12)은 바람직하게는 n-채널 트랜지스터(36) 및 캐패시터(38)를 포함한다. 각 트랜지스터(36)의 게이트는 VDD 보다 큰 값을 갖는 승압된 게이트 전압을 공급하는 다결정 실리콘 워드라인(WL)에 전기적으로 연결된다. 각 트랜지스터(36)의 드레인은 비트라인 세그먼트들(BL, BL*)에 전기적으로 연결한다; 비트라인에 대한 전기적 연결들은 "X"로 표시된 위치들로 도 4에 도시된다. 도 4에 도시된 바와 같이, 비트라인쌍들(25)은 칩상의 메모리 셀 밀도를 증가시키기 위하여 메모리 블록(14)의 다른 편에서 센스앰프(도시되지 않음)에 연결될 수 있다.
도 4는 어레이의 가장자리에 종래 방식에 의해 형성된 메모리 셀들(12)의 행을 갖는 블록(14)을 도시한다. 본 발명은 첫 번째 블록(14)의 가장자리에서 메모리 셀들(12)의 마지막 행에 인접하여, 그리고 그 어레이에, 센스앰프 분리 소자들을 재설계함으로씨 본 기술에서 알려진 DRAM 설계들로부터 출발한다. 분리 트랜지스터들에 대한 게이트 라인은 그 메모리 셀들에 대한 워드라인(WL)에 바로 가까이 인접한다. 사실상, 임의의 워드라인(WL)이 임의의 다른 워드라인(WL)과 떨어지는 것처럼, 그다음 인접 워드라인(WL)으로부터 동일하게(또는 작게) 떨어진다.
본 발명의 더 좋은 실시예에 따르면, 메모리 셀(12)의 n-채널 트랜지스터(20)의 소스는 블록(14)의 비트라인 세그먼트(BL)에 전기적으로 연결된다. 트랜지스터(20)의 게이트는 VDD 보다 큰 전압 레벨을 갖는 분리 제어신호(ISO A*)를 공급하는 블록(14)내 마지막 다결정 실리콘 워드라인(WL)에 전기적으로 연결된다. 트랜지스터(20)의 드레인은 센스앰프(18)(도시되지 않음)의 입력단에 전기적으로 직렬 연결된다. 유사하게, 본 발명의 바람직한 실시예에 따르면, 메모리 셀(12)의 N-채널 트랜지스터(22)의 소스는 블록(14)의 비트라인 세그먼트(BL*)에 전기적으로 연결된다. 트랜지스터(22)의 게이트도 역시 블록(14)내 마지막 다결정 실리콘 워드라인(WL)에 전기적으로 연결된다. 최종적으로, 트랜지스터(22)의 드레인은 센스앰프(18)(도시되지 않음)의 출력단에 전기적으로 직렬 연결된다.
본 발명의 중요한 이득중 하나는 센스앰프 블록내의 트랜지스터들과 비교할때 메모리 어레이내에서 형성된 분리 트랜지스터들의 상대적인 크기 때문에 얻어진다. 종종, 메모리의 센스앰프 블록 위치내의 트랜지스터들은 설계 규칙 크기 즉, 특정 크기 및 공간으로 만들어진다. 센스앰프내 최소 크기 및 최소 공간은 상기 메모리 어레이내의 최소 크기 및 최소 공간보다 일반적으로 크다. 그러한 설계 규칙은 센스앰프 설계 특징들에 기초한다. 센스앰프내의 트랜지스터들에 대한 많은 크기 및 공간 특징들은 빠르고 정확한 동작을 보증하는데 매우 결정적이다. 그러므로, 센스앰프 블록내의 모든 트랜지스터들의 설계 규칙은 메모리 어레이내의 트랜지스터들의 설계 규칙보다 크게되는 것이 일반적이다. 한편, 메모리 어레이내의 트랜지스터들에 대한 설계 규칙은 빈번하게 칩상에서의 어떤 트랜지스터에 대해 가능한한 매우 적게 된다. 동일한 블록내 그런 많은 동일한 트랜지스터들이 나란하게 존재하기 때문에 그러한 메모리 어레이 트랜지스터들은 조밀한 어레이를 달성하기 위하여 매우 팽팽하게 가득 싸여진다.
본 발명에 따르면, 분리 트렌지스터들은 메모리 어레이내 트랜지스터들에 대한 설계 규칙에 따라 크기가 정해진다. 이것은 그러한 분리 트랜지스터들을 가능한한 작게되도록 한다. 분리 트랜지스터들은 센스앰프 바로 앞에서, 메모리의 각각의 블록의 마지막 워드라인에 인접하며, 그리고 그 어레이에서 다른 모든 워드라인들과 동일한 공간을 가지는 어레이내의 워드라인상에 위치된다. 상당한 공간 절감을 달성하려는 이유중 하나는 메모리 어레이내 워드라인처럼 그들의 게이트의 분리 트렌지스터들 배열들이 밀집된 공간을 가지는 이유 때문이며, 센스앰프 블록내 분리트랜지스터들에 의해 차지되는 공간에 비교하여 더 작은 디자인 룰의 사용 때문이고, 그들의 게이트는 센스앰프 블록 일부들을 통과해야만 하며, 그들의 설계 규칙은 센스앰프 설계 규칙에 고려하여 이루어진다.
도 5는 본 발명의 다른 실시예에 따른 DRAM 메모리 장치의 개략도를 도시한다. 이러한 다른 실시예에서, 센스앰프(18)에 대한 분리 소자들은 p- 및 n-채널 트랜지스터들을 갖는 풀 전송 게이트들(42)이다. 블록(14)에서, 이들 전송 게이트들(42)은 비트라인 세그먼트(BL)에 대하여 n-채널 트랜지스터(20)와 P-채널 트랜지스터(44)로서 도시되며, 비트라인 세그먼트(BL*)에 대하여 n-채널 트랜지스터(22)와 p-채널 트랜지스터(46)로서 도시된다. 트랜지스터(20)의 소스는 트랜지스터(44)의 소스에 연결되며 비트라인 세그먼트(BL)와 직렬로 연결된다. 트랜지스터(20)의 게이트는 블록(14)의 마지막 다결정 실리콘 워드라인(WL)을 경유하여 분리 제어신호(ISO A*)에 연결된다. 트랜지스터(20)의 드레인은 트랜지스터(44)의 드레인에 연결되며 센스앰프(18)에 직렬로 연결된다. 트랜지스터(44)의 게이트는 제어회로로부터 공급된 분리 제어신호(ISO A)에 연결된다. N-채널 트랜지스터(22) 및 P-채널 트랜지스터(45)는 블록(14)내 비트라인 세그먼트(BL*)에 대하여 마찬가지 방법으로 연결된다. 블록(16)에 있어서, 전송 게이트들(42)은 비트라인 세그먼트(BL)에 대하여 n-채널 트랜지스터(24) 및 p-채널 트랜지스터(48)로서 도시되고, 비트라인 세그먼트(BL*)에 대하여 n-채널 트랜지스터(26) 및 p-채널 트랜지스터(50)로서 도시된다. N-채널 트랜지스터(24) 및 P-채널 트랜지스터(48)는트랜지스터들(20, 44)이 연결되는 것처럼 블록(16)의 비트라인 세그먼트(BL)에 대해 연결되며, n-채널 트랜지스터(26) 및 p-채널 트랜지스터(50)는 트랜지스터들(22, 46)이 연결되는 것처럼 블록(16)의 비트라인 세그먼트(BL*)에 대해 연결된다. p-채널 트랜지스터들(48, 50)은 제어회로로부터 분리 제어신호(ISO B)를 공급받는다. 본 발명의 바람직한 실시예에서와 같이, 트랜지스터들(20, 22, 24, 26)은 이들 각각의 블록들의 가장자리에 위치된다. 그러나, 분리된 n-웰(n-well)이 필요하기 때문에 p-채널 트랜지스터들(44, 46, 48, 50)은 그 어레이 자신의 바깥으로 위치된다. 그것들은 어레이와 센스앰프(18)사이에 위치된다. 본 발명의 이러한 다른 실시예에 따른 DRAM 메모리 장치들은 본 기술분야에서 공지된 방법들에 따라 제조된 센스앰프들에 비해 12.5% 까지 감소된 센스앰프 설계 면적을 가진다. 이것은 센스앰프에서 처럼 n- 및 p-채널 트랜지스터들의 영역을 포함한다.
풀(full) CMOS 전송 게이트들의 물리적인 설계는 도 6에 도시하였다. DRAM 어레이 가장자리 및 센스앰프 블록은 도 4에 도시된 것들과 유사하게 놓여지고, 도 4에 따른 본문에서 기술되었다. 그러나, 전송 게이트들(42)의 PMOS 트랜지스터들 (44, 46)은 분리된 n-웰(n-well)에서 어레이 블록(14)과 센스앰프 블록(18)에 사이에 위치된다. 트랜지스터들의 게이트들(44, 46)은 게이트 라인을 경유하여 제어 신호(ISO A)에 전기적으로 연결된다. 트랜지스터들(44, 46)의 소스들은 트랜지스터들 (20, 22)의 소스들과 각각 전기적으로 직렬 연결된다. 트랜지스터들(44, 46)의 드레인들은 트랜지스터들(20, 22)의 드레인들과 각각 전기적으로 연결되며,센스앰프(18)(도시되지 않음)에도 연결된다. p-플러그(p-plug)(60)는 NMOS 와 PMOS 트랜지스터 영역들간의 래치-업(latch-up) 및 스퓨리어스 잡음을 방지하기 위하여 풀(full) CMOS 전송 게이트들의 NMOS 와 PMOS 를 분리한다.
다양한 실시예들이 예시된 목적들에 대하여 본 출원에 기술되어 있는 한, 청구의 범위는 크게 한정되지 않는다. 더욱이, 본 발명의 원리에 따라 동작하는 어떠한 균등한 방법 또는 장치는 본 발명의 범위내에 포함된다.

Claims (14)

  1. 행들(rows)과 열들(columns)로 배열되며, 제1 블록과 제2 블록에 위치하는 메모리 셀들의 어레이;
    상기 메모리 셀들에 전기적으로 결합된 복수의 비트라인들;
    상기 메모리 셀들에 전기적으로 결합된 복수의 워드라인들;
    상기 제1 블록과 상기 제2 블록 사이에 전기적으로 직렬로 된 센스 증폭기;
    상기 센스 증폭기와 상기 비트라인들 사이의 복수의 전기적 접속단들; 및
    상기 전기적 접속단들과 직렬로 된 복수의 분리 트랜지스터들을 포함하며;
    상기 분리 트랜지스터는 물리적으로 상기 제1 및 제2 블록들내에 위치되며 상기 센스 증폭기로부터 물리적으로 이격되어 있는, 메모리 장치.
  2. 제1항에 있어서,
    상기 분리 트랜지스터들이 상기 메모리 셀들의 소스 및 드레인 영역들과 동일한 크기들을 가지는 소스 및 드레인 영역들을 갖는, 메모리 장치.
  3. 제1항에 있어서,
    상기 센스앰프는 제1 크기를 갖는 소스 및 드레인 영역들을 가진 트랜지스터들을 가지며 상기 메모리 셀들은 상기 제1 크기보다 더 작은 제2 크기를 갖는 소스 및 드레인 영역들을 갖는 트랜지스터들을 갖는, 메모리 장치.
  4. 제1항에 있어서,
    상기 분리 트랜지스터는 상기 비트라인들에 전기적으로 연결되는 소스 영역, 상기 센스 증폭기의 입력단에 전기적으로 연결되는 트레인 영역 및 분리 제어신호 라인에 전기적으로 연결되는 게이트 영역을 가지며, 상기 비트라인들과 상기 센스 증폭기 사이에 직렬의 전기적 접속을 제공하는, 메모리 장치.
  5. 제4항에 있어서,
    상기 분리 제어신호는, 실질적으로 상기 비트 라인들상의 모든 전압이 상기 센스 증폭기의 입력에 존재할 정도로, 상기 비트라인들상 전압 레벨보다 더 큰 전압 레벨을 갖는, 메모리 장치.
  6. 메모리 장치내 집적회로 구조물에 있어서,
    제1 도전형 반도체 재료의 기판;
    메모리 셀들이 행들과 열들로 배열되며 블록들에 위치되는, 상기 기판상의 메모리 셀들의 어레이;
    상기 메모리 셀들에 전기적으로 결합된 복수의 비트라인쌍들;
    센스 증폭기들이 메모리 셀들의 블록들 사이에 물리적으로 위치하는 상기 기판상의 복수의 센스 증폭기들; 및
    상기 센스 증폭기들과 상기 비트라인들 사이에 전기적으로 직렬로 접속된 복수의 제1 분리 트랜지스터들을 포함하며; 상기 분리 트랜지스터들은 메모리 셀들의 상기 블록내에 물리적으로 위치되고, 상기 센스 증폭기들로부터 물리적으로 이격된 집적회로 구조물.
  7. 제6항에 있어서,
    상기 메모리 셀들의 게이트들과 상기 제1 분리 트랜지스터들의 게이트들과 결합된 복수의 워드 라인들을 더 포함하여, 상기 리드 라인들은 승압된 게이트 전압의 소스에 결합되는, 집적회로 구조물.
  8. 제6항에 있어서,
    상기 센스 증폭기들은 제1 크기를 갖는 트랜지스터들을 가지며, 상기 메모리 셀들은 상기 제1 크기보다 작은 제2 크기를 갖는 트랜지스터들을 가지는, 집적회로 구조물.
  9. 제6항에 있어서,
    상기 제1 분리 트랜지스터들은 n-채널 트랜지스터들인, 집적회로 구조물.
  10. 제6항에 있어서,
    상기 센스앰프들 사이에 위치하고 메모리 셀들의 블록들로부터 이격된 p-채널 트랜지스터들인 복수의 제2 분리 트랜지스터들을 더 포함하며; 상기 제 1 및제2 분리 트랜지스터들이 상기 센스 증폭기들과 직렬로 풀 전송 게이트들을 형성하도록, 상기 제 2 분리 트랜지스터들과 상기 제 1 분리 트랜지스터들이 전기적으로 접속되는, 집적회로 구조물.
  11. 다이나믹 램 설계를 최소화하기 위한 방법에 있어서,
    제1 도전형의 반도체 재료의 기판을 제공하는 단계;
    메모리 셀들의 어레이를 상기 기판상에 형성하는 단계로서, 상기 메모리 셀들이 블록들내에 위치하고, 행들과 열들로 배열되는, 상기 형성하는 단계;
    상기 메모리 셀들에 결합된 복수의 비트라인쌍들을 형성하는 단계;
    센스 증폭기들이 인접하는 메모리 셀들의 블록들 사이에 위치되는 복수개의 센스 증폭기들을 상기 기판에 형성하는 단계; 및
    복수의 제 1 분리 트랜지스터들을 상기 기판에 형성하는 단계를 포함하며;
    상기 제 1 분리 트랜지스터들은 제 2 도전형을 가지며, 상기 센스 증폭기들과 상기 비트 라인들 사이에 직렬로 연결되고, 상기 제 1 분리 트랜지스터들은 메모리 셀들의 블록들내에 위치되고, 상기 센스증폭기들로부터 이격된, 다이나믹 램 설계를 최소화하기 위한 방법.
  12. 제11항에 있어서,
    상기 메모리 셀들의 게이트들과 상기 제1 분리 트랜지스터들의 게이트들에 결합된 복수의 워드라인들을 형성하는 단계를 더 포함하며;
    상기 워드라인들은 승압된 게이트 전압의 소스에 결합되는, 다이나믹 램 설계를 최소화하기 위한 방법.
  13. 제11항에 있어서,
    상기 기판에 복수의 제 2 트랜지스터들을 형성하는 단계를 더 포함하며;
    상기 제 2 분리 트랜지스터들은 제 1 도전형을 가지며, 상기 센스 증폭기들 내에 위치하고, 메모리셀들의 블록들로부터 이격되어 있고, 상기 제 1 및 제 2 분리 트랜지스터들이 풀 전송 게이트들을 형성하도록, 상기 제 2 분리 트랜지스터들과 상기 제 1 분리 트랜지스터들이 전기적으로 접속되는, 다이나믹 램 설계를 최소화하기 위한 방법.
  14. 제1항에 있어서,
    상기 센스 증폭기는 상기 제1 블록과 상기 제2 블록 사이에 물리적으로 위치되는, 메모리 장치.
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