JP2022163688A - 持続的保持アーキテクチャ及びクリーンアップ回路を備えた動的メモリ - Google Patents

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Abstract

Figure 2022163688000001
【課題】持続的保持アーキテクチャを備えたＤＲＡＭを提供する。
【解決手段】ＤＲＡＭは、ＤＲＡＭチップで利用される信号ＯＮＥに対応する電圧レベルを生成する第１供給電圧源と、アクセストランジスタ及び保持キャパシタを含むＤＲＡＭセルとを有する。第１電圧レベルは、信号ＯＮＥに対応する電圧レベルよりも高く、第１電圧レベルは、第１維持電圧生成部によって生成される。第１維持電圧生成部は、ＤＲＡＭセルのアクセストランジスタのターンオフ期間中にＤＲＡＭセルの保持キャパシタへ電気的に結合される。クリーンアップ回路は、等化期間中にＢＬ／ＢＬＢの電圧と目標基準電圧との間の差を小さくするために設けられる。
【選択図】図１５Ｃ

Description

本発明は、動的メモリに、特に、持続的保持アーキテクチャ及びクリーンアップ回路を備えた動的メモリに関係がある。
最も広く使用されているＤＲＡＭセルは、ソースが保持キャパシタへ接続され、ドレインがビットラインへ結合されている１つのアクセストランジスタを有している。ビットラインは、１段目の交差結合されたセンス増幅器（sense amplifier）へ結合され、センス増幅器は、セルアレイから読み出された信号を列スイッチを通じて２段目のセンス増幅器へ転送する。２段目のセンス増幅器は、Ｉ／Ｏライン（データラインとして知られている。）へ接続されている。書き込み動作中、Ｉ／Ｏバッファによって駆動される信号はデータライン上で安定化され、１段目のセンス増幅器上でデータがさらに安定化され、アクセストランジスタを介して保持キャパシタに適切な信号が書き込まれる。アクセストランジスタは、アクティブモード（つまり、アクセストランジスタはオンである。）中には保持キャパシタへの正確のデータの読み出し動作又は書き込み動作に関与するが、アクセストランジスタが非アクティブモード中である（つまり、アクセストランジスタはオフである）間は、保持されている信号の損失も回避する。
アクセストランジスタは、トランジスタによる電流漏出を最小限にするために高い閾電圧を有するよう設計される。しかし、欠点として、アクセストランジスタは、オンされるときにその性能を損なうことになる。結果として、ワードラインは、保持キャパシタへの信号の書き込みのためにアクセストランジスタが高いドライバビリティを有することを可能にするようブートストラップされるか又は（通常は、ワードライン電圧源からの）高いＶＰＰへ接続される必要がある。そのような高いＶＰＰは、アクセストランジスタのゲート又はワードラインにロードされるようワードラインドライバを通される。ＶＰＰはアクセストランジスタにかかる高い電圧ストレスであるから、トランジスタの誘電材料（例えば、酸化物層又は高Ｋ材料）は、ＤＲＡＭの他のサポート回路又は周辺回路（例えば、コマンドデコーダ、アドレスデコーダ、及び、他のＩ／Ｏ回路、など）で使用されているトランジスタのために使用されているものよりも厚いよう設計される必要がある。従って、アクセストランジスタの設計は、高い性能又は高い信頼性のどちらかを保つという課題に直面し、信頼性と性能との間の難しいトレードオフを提示する。広く使用されているアクセストランジスタ設計は、高い信頼性を達成することにより焦点を当てられているが、アクセストランジスタの性能を犠牲にしなければならない。
簡潔に言えば、従来のアクセストランジスタ設計に関して、それは、保持キャパシタで電荷を保持する長い保持時間を助けるよう漏れ電流を低減するための高い閾電圧や、ＶＰＰのような高いワードライン電圧を維持するための厚いゲート誘電材料を有し、アクセストランジスタの性能を犠牲にしている。結果として、ＶＣＣレベルと通常呼ばれる信号ＯＮＥの書き込み（ＷＲＩＴＥ）又は読み出し（ＲＥＡＤ）は、より長い時間がかかるか、あるいは、信号ＯＮＥを完全にリストアすることができない。つまり、書き込み時間は、保持キャパシタに完全に書き込まれるためにフル信号ＶＣＣを満足するよう長くなる。
ＤＲＡＭセルの従来の設計が図１Ａに表されている。ＤＲＡＭセルは、アクセストランジスタ１１及び保持キャパシタ１２を含む。アクセストランジスタ１１のゲートは、ワードライン（ＷＬ）へ結合され、４つの交差接続されたトランジスタを備えた交差結合センス増幅器２０が、ビットライン（ＢＬ）を通じてアクセストランジスタ１１へ結合されている。ＳＡＰ（センス増幅器のＰＭＯＳ側）は、センス増幅器２０の２つのＰＭＯＳトランジスタへ接続されている信号又は電圧であり、ＳＡＮ（センス増幅器のＮＭＯＳ側）は、センス増幅器の２つのＮＭＯＳトランジスタへ接続されている信号又は電圧である。電圧源ＶＣＣＳＡとＳＡＰとの間のスイッチトランジスタがオンされるとき、ＳＡＰの電圧値は、電圧源ＶＣＣＳＡ（ＳＡＰへ結合されている電圧源）の値、又はＤＲＡＭセルに保持されている信号“１”に通常対応するＶｃｃにほぼ等しい。同様に、電圧源ＶＳＳとＳＡＮとの間のスイッチトランジスタがオンされるとき、ＳＡＮの電圧値は、電圧源ＶＳＳの値、又はＤＲＡＭセルに保持されている信号“０”に通常対応する接地（Ｇｒｏｕｎｄ）にほぼ等しい。
ＤＲＡＭセルは、書き込みモードではビットライン（ＢＬ）からキャパシタに保持され、又は読み出しモードではビットラインへ転送される電荷を制御するために、アクセストランジスタ１１をスイッチとして使用する。このとき、複数のＤＲＡＭセルがビットラインへ夫々接続される。この例では、ビットライン上のセル信号によって転送された信号を増幅させることによって、読み出しモードで交差結合センス増幅器２０によってラッチされた信号ＯＮＥ（１．２Ｖと仮定される。信号ＯＮＥは、通常、電圧源ＶＣＣＳＡのレベル電圧又は交差結合センス増幅器２０から供給されたＶｃｃである。）及びＺＥＲＯ（０Ｖと仮定される。信号ＺＥＲＯは、通常、電圧源ＶＳＳのレベル電圧、又は交差結合センス増幅器２０から供給された接地）がある。あるいは、これらの信号ＯＮＥ及びＺＥＲＯは、書き込みモードで正しい信号をセルに保持するようセンス増幅器をツイストするよう外部から書き込まれる。
図１Ｂは、ほとんどの現在のＤＲＡＭのアクセス（読み出し又は書き込み）動作中の関連信号波形を示す。例を与えるために、２５ナノメートルＤＲＡＭセルは、アレイ設計に関係がある（囲まれた）次のパラメータを一般的に有している。ビットラインＯＮＥは電圧が１．２Ｖであり、ワードラインＯＮは最大２．７ＶのＶＰＰを有し、ワードラインＯＦＦは約－０．３Ｖの電圧を有し、セルの閾電圧は約０．７から０．９Ｖの範囲であり、アクセストランジスタの誘電体は２．７Ｖ未満の電界強度を維持する必要があり（バーンインストレスの下では、この数は、許容可能な信頼性マージンのために、最大３．４Ｖになる。）、ワードラインドライバデバイスも厚いゲート誘電体を使用する必要があり、それにより、性能が犠牲にされなければならない。
図１Ｂに示されるように、最初に、ＤＲＡＭの保持キャパシタは、スタンバイ又は非アクティブモードにあり（つまり、アクセストランジスタはオフである。）、アクセストランジスタのゲートへ結合されているワードラインの電圧レベルは、スタンバイ負電圧（－０．３Ｖ）である。ビットライン及びビットラインバーは、ＶＣＣＳＡ＝１．２ＶでのＯＮＥレベルと０ＶのＺＥＲＯレベルとの間の半ＶＣＣＳＡの電圧レベルで（後述される電圧等化回路によって）等化される。
アクセス動作を開始するよう保持キャパシタがアクティブモードに入る（つまり、アクセストランジスタはオンである）場合に、ワードラインの電圧レベルは、スタンバイ負電圧（－０．３Ｖ）から立ち上がり、アクセストランジスタのゲート－ソース間電圧に十分に大きい駆動（例えば、２．７Ｖ－１．２Ｖ－０．８Ｖ＝０．７Ｖ）を供給するよう、ＶＣＣＳＡ（１．２Ｖ）にアクセストランジスタの閾電圧Ｖｔ（０．７又は０．８Ｖであり得る。）をプラスした電圧よりもずっと高い高レベルＶＰＰ（例えば、２．７Ｖ）にプルアップされる。ビットラインは、電荷共有のために保持キャパシタへ結合される。ワードラインは、アクセス動作（例えば、読み出し又は書き込み）のためにそのような高電圧ＶＰＰで連続的にＯＮであり、交差結合センス増幅器２０は、ビットライン（ＢＬ及びＢＬＢ）間の電圧差を増幅させる。
更に、リストア（ＲＥＳＴＯＲＥ）フェーズが、アクセス動作に続いて進行する。リストアフェーズ中、交差結合センス増幅器２０は、保持キャパシタでの信号ＯＮＥ又はＺＥＲＯに基づき保持キャパシタを再充電する。リストアフェーズ後、ワードラインは、ＶＰＰからスタンバイモードでのワードラインの電圧（－０．３Ｖ）にプルダウンされ、アクセストランジスタは非アクティブモードにある。
詳細な説明のために、前述の従来のＤＲＡＭ回路の動作、以降、信号“１”を保持する対応するＤＲＡＭセルのアクセス読み出し動作が、例として使用され、以下は、Bruce Jacob, et al.，”Memory Systems - Cache Dram and Disk”， Elservier Inc.，２００８年，３６２～３６５頁（非特許文献１）から引用される。その内容は、本願に参照により援用される。センス増幅器回路（又はセンシング回路）２０及び電圧等化回路２１を備えたＤＲＡＭセルの従来回路を示す図１Ｃを参照されたい。電圧等化回路２１は、ビットライン対上の電圧が可能な限り厳密に一致することを確かにすべきである。上述されたように、センス増幅器回路２０は、４つの交差接続されたトランジスタ（つまり、２つのＰ型トランジスタ（“ＰＦｅｔ”）及び２つのＮ型トランジスタ（“ＮＦｅｔ”））を含む。センス増幅器回路２０は、ＳＡＮ信号及びＳＡＰ信号がアクティブにされる（つまり、図１Ａに示されるように、ＳＡＮ信号及びＳＡＰ信号が夫々、ＶＳＳ及びＶＣＣＳＡへ接続される）時点でのビットライン上の各々の電圧に応じて、ビットライン対を相補電圧極値に駆動する。ＳＡＮ信号及びＳＡＰ信号又は電圧のアサーション後、ビットラインはフル電圧レベルに駆動される。列選択ライン（Column-Select Line，ＣＳＬ）は、次いで、出力トランジスタをオンし、完全に駆動された電圧が出力に達して、ＤＲＡＭデバイスから読み出されることを可能にする。同時に、アクセスされたＤＲＡＭセルのアクセストランジスタは開いたままであり、ビットライン上の完全に駆動された電圧は、このとき、保持キャパシタ１２を再充電する。
従来のＤＲＡＭセルへのアクセス読み出し動作に基づき、図１Ｄ～１Ｇは、プリチャージフェーズ、アクセスフェーズ、センスフェーズ、及びリストアフェーズに関する４つの異なるフェーズを示す。初めに、図１Ｄに示されるように、プリチャージフェーズ中、ＤＲＡＭアレイのビットラインは、基準電圧Ｖｒｅｆ（通常は、Ｖｃｃ／２、つまり、電源電圧Ｖｃｃと接地との間の中間にある電圧である。）に事前充電され、基準電圧として使用される。このプリチャージフェーズで、電圧等化回路２１は、ビットライン対に基準電圧Ｖｒｅｆを置くようアクティブにされる。つまり、ビットラインＢｉｔｌｉｎｅ（“ＢＬ”）及びビットラインバー
（外１）
Figure 2022163688000002
（“ＢＬＢ”又は“相補ビットライン”）はＶｒｅｆに事前充電される。このプリチャージフェーズで、センス増幅器回路２０は非アクティブである。
次いで、電圧等化回路が非アクティブであるアクセスフェーズ中、図１Ｅに示されるように、電圧（例えば、図１Ｂに示されるＶｃｃ＋Ｖｔ又はＶＰＰ）が、選択されたＤＲＡＭセルに対応するワードラインに印加される。ワードライン上の電圧は、選択されたＤＲＡＭセルのアクセストランジスタ１１をアクティブに又はオンし、選択されたＤＲＡＭセルの保持キャパシタ１２は、次いで、その中身を、電荷共有プロセスを通じて各々のビットライン上に放電する。この場合に、保持キャパシタ１２の電圧は、図１Ｅでは“１”のデジタル値を表すので、電荷共有プロセスは、ビットライン上の電圧をＶｒｅｆからＶｒｅｆ＋にわずかに増大させる。次いで、ビットライン上の電圧が変化すると、ビットライン上の電圧は、センス増幅器回路２０の動作に影響を及ぼし始める。ビットライン上のわずかにより高い電圧は、センス増幅器回路２０の上側ＮＦｅｔよりも下側ＮＦｅｔを導通させるよう駆動し始める。対照的に、微小電圧差はまた、センス増幅器回路２０の下側ＰＦｅｔを上側ＰＦｅｔよりも非導通であるよう駆動する。ビットライン電圧は、このようにして、続くセンスフェーズのためにセンス増幅器回路２０にバイアスをかける。
その後、電圧等化回路２１が依然として非アクティブであるセンスフェーズ中、図１Ｆに示されるように、上述された微小電圧差は、センス増幅器回路２０へのバイアスを駆動し、ＳＡＮ信号は、下側の
（外２）
Figure 2022163688000003
の電圧を下げる。ＳＡＮ信号がオンする（つまり、図１Ａに示されるようにＶＳＳ又は接地に接続される）と、より導通した下側ＮＦｅｔは、ＳＡＮ信号が、下側の
（外３）
Figure 2022163688000004
の電圧をＶｅｆから接地へ下げることを可能にする。同様に、ＳＡＰ信号（図１Ａに示されるようにＶＣＣＳＡ又はＶｃｃに接続される）は、ビットラインを、ＶＣＣＳＡ又はＶｃｃに対応する“１”のデジタル値を表す完全にリストアされた電圧値に駆動する。ＳＡＭ信号及びＳＡＰ信号は、このようにして、共同で、双安定センス増幅器回路を、各々の最大又は最小電圧レールに駆動させるよう強いる。
最後に、リストアフェーズに関して図１Ｇに示されるように、ビットライン及びビットラインバー
（外４）
Figure 2022163688000005
が各々の最大（ＶＣＣＳＡ又はＶｃｃ）及び最小（ＶＳＳ又は接地）電圧値に駆動された後、過駆動されたワードラインはアクティブなままであり、完全に駆動されたビットライン電圧は、このとき、アクセストランジスタ１１を通じて保持キャパシタ１２の電荷をリストアする。リストアフェーズ中、従来のＤＲＡＭは、電荷を保持キャパシタ１２にリストアするために、図１Ｇに示されるように信号“１”に対応する電圧ＶＣＣＳＡ又はＶｃｃを利用することが知られているので、保持キャパシタ１２に保持されている電圧は、図１Ｇに示されるように信号“１”に対応する電圧と同じ又は略同じになる。
図１Ｈは、図１Ｄ～１Ｇに表されているビットライン及び選択された制御信号の電圧波形を示す。アクセス動作の前に、ビットラインは事前充電され、ビットライン上の電圧は基準電圧Ｖｒｅｆにセットされる。フェーズ１又はアクセスフェーズで、ワードライン電圧は、Ｖｃｃより少なくともＶｔ高くなるまで過駆動され、ＤＲＡＭセルは、保持キャパシタ１２の中身をビットライン上に放電し、電圧をＶｒｅｆからＶｒｅｆ＋に上げる。フェーズ２又はセンスフェーズで、センス制御信号ＳＡＮ及びＳＡＰは、ビットライン上の電圧を、信号“１”を表すフル電圧Ｖｃｃに駆動する。ビットライン上の信号“１”に対応する電圧Ｖｃｃは、次いで、フェーズ３又はリストアフェーズでＤＲＡＭセルの電荷をリストアする。
このようにして、図１Ｃ～１Ｈに関する上記の説明に基づいて、ビットラインの電圧（図１Ｈでは破線によってマークされている。）は、プリチャージフェーズ中に電圧等化回路２１によってＶｒｅｆ（又はＶｃｃ／２）にセットされる。次いで、ワードラインがアクセストランジスタ１１をオンした後、電荷共有プロセスは、アクセスフェーズ中にビットラインの電圧をＶｒｅｆからＶｒｅｆ＋に上げる。その後に、センスフェーズ中、ビットラインの電圧は、図１Ａに示されるように電圧源ＶＣＣＳＡ（又はＶｃｃ）に接続されるＳＡＰ信号の助けを借りて、Ｖｒｅｆ＋からＶＣＣＳＡ（又はＶｃｃ）の近くまで上昇する。最後に、リストアフェーズ中、センス回路２０は依然としてアクティブであり、信号“１”に対応する電圧源ＶＣＣＳＡ（又はＶｃｃ）は、電荷を保持キャパシタ１２にリストアするためにセンス回路２０を通じてビットラインへ結合される。よって、アクセスフェーズから、センスフェーズ、リストアフェーズまで、ＳＡＰを通じてセンス回路２０へ結合された高電圧源ＶＣＣＳＡ（又はＶｃｃ）と、ＳＡＮを通じてセンス回路２０へ結合された低電圧源ＶＳＳ（又は接地）とがある。従来のＤＲＡＭ回路ではアクセスフェーズからリストアフェーズまでセンス回路２０へ結合される他の電圧源はない。
しかし、ワードラインストレスに対するこの高いＶＰＰ電圧により、アクセストランジスタは、周辺回路のトランジスタのために使用されるものよりも厚いゲート酸化物又はゲート絶縁物で設計されることになる。これは、悪化した短チャネル効果、トランジスタ電流のオン－オフ比、スイング勾配、などのようなアクセストランジスタ性能を劣化させる。更に、閾電圧は、周辺回路のトランジスタで使用されるものよりも高くなるよう設計されるが、スタンバイモード又は非アクティブモード中にアクセストランジスタを通る漏れ電流は、センシングのための保持電荷の量を低下させるほど依然として高い。１２ｎｍ又は７ｎｍＦｉｎＦＥＴプロセスでＶＣＣＳＡがより低い（例えば、０．６Ｖ）場合に、スタンバイモード又は非アクティブモードでの漏れの問題は更に悪化する。
Bruce Jacob, et al.，"Memory Systems - Cache Dram and Disk"， Elservier Inc.，２００８年，３６２～３６５頁
従って、本発明は、持続的保持アーキテクチャ及びクリーンアップ回路を備えたＤＲＡＭを紹介すべきである。本発明の態様に従って、ＤＲＡＭは、ＤＲＡＭチップで利用される信号ＯＮＥの電圧レベルよりも高い第１電圧レベルを生成する第１維持電圧生成部と、アクセストランジスタ及び保持キャパシタを有するＤＲＡＭセルと、センス増幅器、等化回路、及びクリーンアップ回路とを有する。センス増幅器は、ビットライン及び相補ビットラインへ結合されており、ビットラインは、アクセストランジスタを通じて保持キャパシタへ結合される。等化回路も、ビットライン及び相補ビットラインへ結合されており、等化回路は、等化期間中にビットライン及び相補ビットラインを前もってセットされた基準電圧に結合する。クリーンアップ回路は、センス増幅器又は等化回路へ結合される。ここで、第１維持電圧生成部は、ＤＲＡＭセルのアクセストランジスタのターンオフ期間中にＤＲＡＭセルの保持キャパシタへ電気的に結合され、クリーンアップ回路は、等化期間中にビットラインの電圧と目標基準電圧との間の差を小さくするようアクティブにされる。
本発明の他の目的に従って、ＤＲＡＭは、アクセストランジスタのゲート端子へ結合されたワードラインを更に有し、ワードラインは、第１期間及び第１期間の後にある第２期間にアクセストランジスタをオンするよう選択され、第１維持電圧生成部は、第２期間中にビットラインへ電気的に結合される。
本発明の一態様に従って、第１維持電圧生成部は、第２期間中にセンス増幅器へ電気的に結合され、第１維持電圧生成部は、センス増幅器及びビットラインを通じてＤＲＡＭセルの保持キャパシタへ電気的に結合される。
本発明の一態様に従って、第１期間は、アクセス動作期間であり、第２期間は、リストアフェーズ期間である。更に、他の態様では、キッキング電荷源が、アクセス動作期間中にＤＲＡＭチップのビットラインへ電気的に結合される。ビットラインの信号は、アクセス動作期間中にキッキング電荷源によってキック電圧レベルに上昇し、キック電圧レベルは、第１電圧レベルよりも低いが、信号ＯＮＥに対応する電圧レベルよりも高い。
本発明の一態様に従って、第１期間は、第１キック期間及び第１キック期間から分離した第２キック期間を有し、キッキング電荷源が、第１キック期間中にビットラインへ結合されるか、又は第１キック期間及び第２キック期間中にビットラインへ結合される。
本発明の一態様に従って、ワードラインは、リフレッシュ動作に従って第１期間及び第２期間にアクセストランジスタをオンするよう選択される。キッキング電荷源は、第１期間より前であるキック期間にビットラインへ電気的に結合され、第１維持電圧生成部は、第２期間の全ての間にビットラインへ電気的に結合される。
本発明の一態様に従って、第２期間は、キック期間と、第１期間と、第２期間との和の少なくとも２０％である。他の例では、第２期間は、キック期間と、第１期間と、第２期間との和の少なくとも５０％である。
本発明の一態様に従って、等化期間は、アクセストランジスタのターンオフ期間の後であり、クリーンアップ回路は、ビットラインの電圧が等化期間の後に前もってセットされた基準電圧に等しくなるように、等化期間中にアクティブにされる。更に、クリーンアップ回路は、クリーンアップパルスによってアクティブにされ、クリーンアップパルスの幅は、等化期間の幅以下である。
本発明の一態様に従って、クリーンアップ回路は、クリーンアップパルスによってアクティブにされ、クリーンアップパルスの立ち上がりは、等化期間の立ち上がりと実質的に整列される。
本発明の一態様に従って、クリーンアップ回路は、センス増幅器及び所定の電圧へ結合されたスイッチ回路を有する。他の例では、クリーンアップ回路は、等化回路及び所定の電圧へ結合されたスイッチ回路を有する。
本発明の他の目的は、クリーンアップ回路を備えたＤＲＡＭチップを提供することである。ＤＲＡＭチップは、アクセストランジスタ及び保持キャパシタを有するＤＲＡＭセルと、センス増幅器、等化回路、及びクリーンアップ回路とを有する。センス増幅器は、ビットライン及び相補ビットラインへ結合されており、ビットラインは、アクセストランジスタを通じて保持キャパシタへ結合される。等化回路も、ビットライン及び相補ビットラインへ結合されており、等化回路は、等化期間中にビットライン及び相補ビットラインを前もってセットされた基準電圧へ結合する。クリーンアップ回路は、センス増幅器又は等化回路へ結合される。ここで、クリーンアップ回路は、等化期間中にビットラインの電圧と前もってセットされた基準電圧との間の差を小さくするようアクティブにされる。
本発明の一態様に従って、ビットラインの電圧は、等化期間の後に前もってセットされた基準電圧に等しい。
本発明の他の態様に従って、クリーンアップ回路は、センス増幅器又は等化回路を通じて等化期間中にビットライン及び相補ビットラインへ電気的に結合される。
本発明の他の態様に従って、クリーンアップ回路は、センス増幅器及び所定の電圧へ結合されたスイッチ回路を有する。他の例では、クリーンアップ回路は、等化回路及び所定の電圧へ結合されたスイッチ回路を有する。
本発明の態様に従って、クリーンアップ回路は、等化期間中にクリーンアップパルスによってアクティブにされ、クリーンアップパルスの立ち上がりは、等化期間の立ち上がりと実質的に整列される。
本発明の態様に従って、ＤＲＡＭチップは、等化期間の開始時又は等化期間中にビットラインの電圧、相補ビットラインの電圧、及び前もってセットされた基準電圧を受け、ビットラインの電圧と相補ビットラインの電圧との和の半分が前もってセットされた基準電圧に等しくない場合に制御信号をクリーンアップ回路へ送信するコンパレータ回路を更に有する。
本発明のこれら及び他の目的は、様々な図及び図面に示されている好ましい実施形態の以下の詳細な説明を読んだ後の当業者には間違いなく明らかになるであろう。
ＤＲＡＭセルの一般的に使用されている設計を表す。 ほとんどの現在のＤＲＡＭのアクセス（読み出し又は書き込み）動作中の関連信号波形を表す。 センス回路及び電圧等化回路を備えた従来のＤＲＡＭ回路を表す。 従来のＤＲＡＭセルへのアクセス読み出し動作に関するプリチャージフェーズ、アクセスフェーズ、センスフェーズ、及びリストアフェーズを含むセンス増幅器の動作に関する４つの異なるフェーズを表す。 従来のＤＲＡＭセルへのアクセス読み出し動作に関するプリチャージフェーズ、アクセスフェーズ、センスフェーズ、及びリストアフェーズを含むセンス増幅器の動作に関する４つの異なるフェーズを表す。 従来のＤＲＡＭセルへのアクセス読み出し動作に関するプリチャージフェーズ、アクセスフェーズ、センスフェーズ、及びリストアフェーズを含むセンス増幅器の動作に関する４つの異なるフェーズを表す。 従来のＤＲＡＭセルへのアクセス読み出し動作に関するプリチャージフェーズ、アクセスフェーズ、センスフェーズ、及びリストアフェーズを含むセンス増幅器の動作に関する４つの異なるフェーズを表す。 図１Ｄ～１Ｇに示されているビットライン及び選択された信号の電圧波形を表す。 本発明の一実施形態に従うＤＲＡＭセルのアクセス（読み出し又は書き込み）動作中の関連信号波形を表す。 ＶＣＣＳＡよりも高い第１維持電圧源へ選択的に結合されたセンス増幅器の概略的回路を示す。 ＶＳＳよりも低い第２維持電圧源へ選択的に結合されたセンス増幅器の概略的に回路を示す。 本発明の他の実施形態に従うＤＲＡＭセルの関連信号波形を表す。 プリチャージ動作に関する本発明の一実施形態の機能ブロック図を示す。 本発明に従うプリチャージ動作のためのセンス増幅器の動作を表す。 本発明の他の実施形態に従うＤＲＡＭセルの動作中の関連信号波形を表す。 本発明の他の実施形態に従うＤＲＡＭセルの動作中の関連信号波形を表す。 本発明の他の実施形態に従うＤＲＡＭセルの動作中の関連信号波形を表す。 本発明の他の実施形態に従うＤＲＡＭセルの動作中の関連信号波形を表す。 本発明の他の実施形態に従うＤＲＡＭセルの動作中の関連信号波形を表す。 本発明の一実施形態に従うＤＲＡＭセルの動作中のビットラインの信号とキック期間との間の関係を表す。 本発明の他の実施形態に従うＤＲＡＭセルの動作中の関連信号波形を表す。 本発明の他の実施形態に従うＤＲＡＭセルの動作中の関連信号波形を表す。 本発明の他の実施形態に従うＤＲＡＭセルのリフレッシュ動作中の関連信号波形を表す。 本発明の他の実施形態に従うＤＲＡＭセルのリフレッシュ動作中の関連信号波形を表し、先行リストアキックがタイミング３で開始する。 本発明の他の実施形態に従うＤＲＡＭセルのリフレッシュ動作中の関連信号波形を表し、先行リストアキックがタイミング２で開始する。 本発明の他の実施形態に従うＤＲＡＭセルのリフレッシュ動作中の関連信号波形を表し、先行リストアキックがタイミング１で開始する。 リストアフェーズ中にＢＬの電圧がＶＣＣＳＡｈまでキックアップされる場合の関連信号波形を表す。 ２つのワードラインのアクティブ化の間の他の関連信号波形を表し、ＢＬの電圧がリストアフェーズ中にＶＣＣＳＡｈにキックアップされる。 ２つのワードラインのアクティブ化の間の他の関連信号波形を表し、ＢＬの電圧がリストアフェーズ中にＶＣＣＳＡｈにキックアップされ、クリーンアップ回路が等化中にアクティブにされる。 センス回路及び電圧等化回路を備えた従来のＤＲＡＭ回路を表す。 クリーンアップ回路がセンス回路へ結合されている、本発明に従うＤＲＡＭ回路を表す。 クリーンアップ回路が電圧等化回路へ結合されている、本発明に従うＤＲＡＭ回路を表。 クリーンアップ回路がセンス回路のＳＡＰ点及び接地へ接合されたスイッチ回路を有する、本発明に従うＤＲＡＭ回路を表す。 クリーンアップ回路が電圧等化回路のＶＢＬ点及び接地へ結合されたスイッチ回路を有する、本発明に従うＤＲＡＭ回路を表す。 コンパレータ回路がクリーンアップ回路へ結合されている、本発明に従うＤＲＡＭ回路を表す。
開示されている装置及び方法の後述される実施形態の詳細な説明は、図を参照して、限定としてではなく、例として本明細書で提示される。特定の実施形態が図示され詳細に説明されるが、様々な変更及び改良が、添付の特許請求の範囲の範囲から外れずに、行われてもよいことが理解されるべきである。本発明の範囲は、構成するコンポーネントの数、それらの材料、それらの形状、それらの相対配置、などに決して限定されず、本発明の実施形態の例として単に開示される。
本発明は、持続的保持アーキテクチャを備えたＤＲＡＭを開示すべきであり、アクセストランジスタのターンオフ前に維持電圧源がＤＲＡＭセルの保持キャパシタへ電気的に結合され、維持電圧源の電圧レベルは通常の信号ＯＮＥのそれよりも高いか、あるいは、維持電圧源の電圧レベルは通常の信号ＺＥＲＯよりも低い。ＤＲＡＭ動作（例えば、自動プリチャージ動作、リストアフェーズ、リフレッシュフェーズ、及びプリチャージフェーズ）は、選択されたＤＲＡＭセルに、そのアクセストランジスタをオンさせる。よって、アクセストランジスタのターンオン段階中に上記の維持電圧源をＤＲＡＭセルの保持キャパシタへ結合することによって、保持キャパシタは、アクセストランジスタを通る漏れ電流がある場合でさえ、アクセストランジスタのターンオフ後の従来のＤＲＡＭ構造と比較して、より長い期間維持することができる。
図２は、本発明の一実施形態に従うＤＲＡＭセルのアクセス（読み出し又は書き込み）動作の関連信号波形を表す。ＤＲＡＭのスタンバイモードから開始することによって、ワードラインＷＬは、アクセストランジスタ１１を完全にオフするために、－０．３Ｖでバイアスをかけられる。この実施形態で、ＶＣＣＳＡは１．２Ｖにセットされ、ＶＳＳは０Ｖにセットされる。この例で、信号ＯＮＥのレベルは１．２Ｖであり、信号ＺＥＲＯのレベルは０Ｖ（接地）である。ビットライン（ＢＬ及びＢＬＢ）は、ＶＣＣＳＡ＝１．２Ｖでの信号ＯＮＥレベルとＶＳＳ＝０Ｖでの信号ＺＥＲＯレベルとの間の０．６Ｖの電圧レベルで等化される。
Ｔ０で、ワードライン電圧は、信号ＯＮＥ又はＺＥＲＯのどちらかをビットラインに転送するよう、－０．３Ｖから、１．２ＶのＶＣＣＳＡ及び０．８Ｖのアクセストランジスタの閾電圧よりもずっと高い２．７Ｖに上昇する。信号が、図１Ｅで述べられたアクセスフェーズ中に特定の大きさに達するまで、センス増幅器２０は、ビットライン（ＢＬ）及びビットラインバー（ＢＬＢ）にわたる信号を増幅させるようアクティブにされる。Ｔ１後、図１Ｆで述べられたセンスフェーズ中、読み出し動作（ビットライン上でセル信号によって転送された信号を増幅させることによる。）又は書き込み動作（これらの信号ＯＮＥ及びＺＥＲＯは、正しい信号をＤＲＡＭセルに蓄えるためにセンス増幅器２０をツイストするよう外部から書き込まれる。）は、実行され得る。当然、読み出し又は書き込みに加えて、他のＤＲＡＭ動作がＴ１の後に実行されてもよい。つまり、ＤＲＡＭセルは、Ｔ１からＴ２の間の期間中にアクセス可能である。
Ｔ２の後、リストアフェーズ中、アクセストランジスタ１１の誘電体は、適度に短いリストア時間にワードライン（ＷＬ）からＶＰＰによって依然として負荷をかけられている。第１維持電圧源は、このリストアフェーズ中にＤＲＡＭセルのキャパシタへ意図的に結合される。第１維持電圧源の電圧レベルは、１．２Ｖ（又は信号ＯＮＥの電圧レベル）よりも高い。これは、第１維持電圧源へ選択的に結合されるセンス増幅器２０の概略的回路を表す図３Ａに示されるように、第１維持電圧源（ＶＣＣＳＡ＋Ｍ１）をセンス増幅器２０へ接続又は結合することによって（例えば、スイッチ１３をオンすることによる。）行われる。このリストアフェーズ中に、元のＶＣＣＳＡ電圧源は、センス増幅器２０から切り離され（例えば、スイッチ１４をオフすることによる。）、第１維持電圧源（ＶＣＣＳＡ＋Ｍ１）が、図３Ａに示されるように、センス増幅器２０へ接続されることになる。Ｍ１は、第１維持電圧源（ＶＣＣＳＡ＋Ｍ１）がＶＣＣＳＡよりも高くなるように、正の値であり得る。一例で、Ｍ１は、１／３ＶＣＣＳＡから２／３ＶＣＣＳＡの範囲にあり得る（例えば、０．６Ｖ）。例えば、信号ＯＮＥがそもそも保持キャパシタにある場合に、このリストアフェーズ中、第１維持電圧源からの１．２Ｖ＋０．６Ｖの電圧レベルが、次いで、センス増幅器２０を通って保持キャパシタ１２へ供給される。つまり、図２において、Ｔ３でのアクセストランジスタ１１のターンオフ（つまり、ワードラインＷＬが２．７ＶのＶＰＰから－０．３Ｖのスタンバイモードでのワードライン電圧へプルダウンされる）前に、保持キャパシタ１２は、通常の信号ＯＮＥ（ＶＣＣＳＡ）のそれよりも高い第１維持電圧源の電圧レベルを供給される。このようにして、アクセストランジスタ１１のターンオフ後、保持キャパシタ１２は、アクセストランジスタ１１を通る漏れ電流があるとしても、従来のＤＲＡＭ構造と比較して長い期間維持することができる。一実施形態で、アクセストランジスタ１１のターンオフ後、又はリストアフェーズ後、第１維持電圧源（ＶＣＣＳＡ＋Ｍ１）はセンス増幅器２０から切り離され得る。加えて、ビットライン（ＢＬ）は、Ｖｂ１の電圧レベルを有するビットライン電圧源へ結合され得る。それにより、ビットライン（ＢＬ）の電圧レベルは、図２に示されるように、Ｖｂ１にリセットされることになる。
他の実施形態では、Ｔ２の後、リストアフェーズ中、第２維持電圧源が、リストアフェーズ中にＤＲＡＭセルのキャパシタへ意図的に結合される。第２維持電圧源の電圧レベルは、電圧源ＶＳＳ（０Ｖ又は信ＺＥＲＯの電圧レベル）よりも低い。これは、図３Ｂに示されるように、第２維持電圧源（ＶＳＳ－Ｍ２）をセンス増幅器へ接続することによって（例えば、スイッチ２３をオンすることによる。）行われ得る。図３Ｂは、ＶＳＳよりも低い第２維持電圧源（ＶＳＳ－Ｍ２）へ選択的に結合されたセンス増幅器の概略的回路を表し、Ｍ２は正の数であり得る。一例で、Ｍ２は、０．４Ｖ～０．８Ｖの範囲にあり得る（例えば、０．６Ｖ）。当然、第２維持電圧源がリストアフェーズ中にセンス増幅器２０へ結合されるとき、電圧源ＶＳＳは、センス増幅器２０から切り離される（例えば、スイッチ２４をオフすることによる。）。信号ＺＥＲＯがそもそも保持キャパシタ１２にある場合に、このリストアフェーズ中、－０．６Ｖの電圧レベルが、次いで、保持キャパシタ１２へ供給される。つまり、図２において、Ｔ３でのアクセストランジスタ１１のターンオフ（つまり、ワードラインＷＬがＶＰＰからスタンバイモードでのワードライン電圧へプルダウンされる）前に、保持キャパシタ１２は、通常の信号ＺＥＲＯ（ＶＳＳ）のそれよりも低い第２維持電圧源の電圧レベルを供給される。一実施形態で、アクセストランジスタ１１のターンオフ後、又はリストアフェーズ後、第２維持電圧源（ＶＳＳ－Ｍ２）はセンス増幅器２０から切り離され得る。
当然、他の実施形態では、第１維持電圧源及び第２維持電圧源は両方とも、リストアフェーズ中に、ＤＲＡＭのキャパシタへ意図的に結合されてもよい。従って、ワードラインＷＬがＶＰＰからスタンバイモードでのワードラインの電圧にプルダウンされる前に、信号ＯＮＥがそもそも保持キャパシタにある場合には、１．２Ｖ＋０．６Ｖの電圧レベルが保持キャパシタに蓄えられる、あるいは、信号ＺＥＲＯがそもそも保持キャパシタにある場合には、－０．６Ｖの電圧レベルが保持キャパシタに蓄えられる。
アクセストランジスタを通って漏出させずに保持電荷を維持するよう漏れ電流を低減するために、通常、設計は、アクセストランジスタに非常に高い閾電圧を持たせるよう行われる。ＶＣＣＳＡが０．６Ｖに下げられる場合に、７ｎｍ又は５ｎｍプロセストライゲート（tri-gate）又はＦｉｎＦＥＴトランジスタは、ＤＲＡＭ設計において周辺回路のために採用され、それらのトランジスタの閾電圧は、０．３Ｖに低減されるように、然るべくスケーリングされ得る。この実施形態で、アクセストランジスタの閾電圧は、意図的に最大で０．５から０．６Ｖに上げられる。故に、保持キャパシタからの漏れ電流は、少なくとも３～４ディケードだけ大幅に減少する（＝０．６－０．３～０．３Ｖ。Ｓ－係数が６８ｍＶ／ディケードである場合に、漏れは、周辺トライゲートデバイスのそれよりも４ディケード低減可能であり、閾電圧が０．５Ｖに上げられる場合には、漏れ電流は２～３ディケードであるはずである。）。閾電圧をＶＣＣＳＡ近くまで又は０．６Ｖの少なくとも８０％以上に上げることが提案される。実施形態で、アクセストランジスタ（例えば、ＦｉｎＦＥＴ又はトライゲートトランジスタ）のゲート誘電体厚は、その厚さを増大させることなしに周辺トランジスタのそれと同じに依然として保たれ、その場合に、トライゲート構造を使用する高性能メリットは維持され得る。
図４は、本発明の他の実施形態に従うＤＲＡＭセルの関連信号波形を表す。この例で、信号ＯＮＥのレベルは０．６Ｖであり、信号ＺＥＲＯのレベルは０Ｖ（ＧＮＤ）である。Ｔ２の後、リストアフェーズ中に、第１維持電圧源は、リストアフェーズ中にＤＲＡＭセルのキャパシタへ意図的に結合される。第１維持電圧源の電圧レベルは、０．６Ｖ（又は信号ＯＮＥの電圧レベル）よりも高い。これは、第１維持電圧源（ＶＣＣＳＡ＋Ｋ）をセンス増幅器２０へ接続又は結合することによって行われ、Ｋは、正の数であり得る。この例で、Ｋは、１／３ＶＣＣＳＡから２／３ＶＣＣＳＡの範囲にあり得る（例えば、０．３Ｖ又は０．４Ｖ）。従って、０．６Ｖの信号ＯＮＥがそもそも保持キャパシタにある場合に、このリストアフェーズ中、０．６Ｖ＋０．４Ｖの電圧レベルが、次いで、保持キャパシタ１２へ供給される。つまり、図４において、Ｔ３でのアクセストランジスタ１１のターンオフ（つまり、ワードラインＷＬがＶＰＰからスタンバイモードでのワードライン電圧へプルダウンされる）前に、保持キャパシタ１２は、通常の信号ＯＮＥ（０．６ＶのＶＣＣＳＡ）のそれよりも高い第１維持電圧源の電圧レベルを供給される。従って、ワードラインＷＬがＶＰＰにプルアップされた後、しかし、ワードラインＷＬがスタンバイ又は非アクティブモードにプルダウンされる前に、信号ＯＮＥがそもそも保持キャパシタにある場合には、１Ｖの電圧レベルが保持キャパシタに蓄えられる。一実施形態で、リストアフェーズ後、ビットライン（ＢＬ）及びビットラインバー（ＢＬＢ）は、Ｖｂ１の電圧レベルを有するビットライン電圧源へ結合され得る。それにより、ビットライン（ＢＬ）の電圧レベル及びビットラインバー（ＢＬＢ）の電圧レベルは、図４に示されるように、Ｖｂ１にリセットされることになる。
当然、上述されたように、ワードラインＷＬがＶＰＰからスタンバイモードでのワードラインの電圧へプルダウンされる前に、信号ＺＥＲＯがそもそも保持キャパシタにある場合には、第２維持電圧源の電圧レベルが保持キャパシタに蓄えられ得る。このとき、第２維持電圧源の電圧レベルは、信号ＺＥＲＯよりも低く、例えば、－０．４Ｖである。
図５は、プリチャージ動作のための回路及び機能ブロック図に関する他の実施形態を示す。この実施形態で、ＶＣＣＳＡは０．６Ｖにセットされ、ＶＳＳは０Ｖにセットされる。プリチャージ動作において、メモリセクション５（“Ｓｅｃ５”）内の選択されたワードラインへ接続された全てのＤＲＡＭセルは事前充電されることになり、他のメモリセクション（例えば、“Ｓｅｃ４”、“Ｓｅｃ６”など）内の選択されていないワードラインに接続されたＤＲＡＭセルはアイドル状態となる。
選択されたワードラインへ接続されているＤＲＡＭセルに結合されたセンス増幅器４１及び４２は、プリチャージキッカー３０によって第３維持電圧源ＶＨＳＡ（０．６Ｖ＋Ｋ）にキックされる。それにより、より強いドレイン－ソース間電界が、セルにリストアされる信号を加速させることができる。第３維持電圧源ＶＨＳＡは、ＶＣＣＳＡ（０．６Ｖよりも）約数百ｍＶ、例えば、０．３Ｖ又は０．４Ｖ高い。更に、選択されたワードラインがオフする（つまり、選択されたワードラインへ結合されたＤＲＡＭセルのアクセストランジスタがオフする）前に、元の信号ＯＮＥのそれよりも高い０．６Ｖ＋０．４Ｖの電圧レベルが保持キャパシタに蓄えられ得る。他方で、選択されていないワードラインへ接続されているＤＲＡＭセルに結合されたセンス増幅器は、キックアップされず、依然としてＶＣＣＳＡへ結合されている。
図６は、プリチャージフェーズのためのセンス増幅器の動作を説明し、図６で使用される符号の意味は、次の通りである：
ＶＣＣＳＡ：ビットラインセンス増幅器電圧
ＶＨＳＡ：第３維持電圧源
ＬＳＬＰ：選択されたビットラインのセンス増幅器高電圧
ＬＳＬＮ：選択されたビットラインのセンス増幅器低電圧
Ｖｐｌ：プレート電圧
ＳＮ：保持ノード
ＷＬ：ワードライン
ＢＬ：ビットライン
Ｖｓｇ１，２：Ｐ１，Ｐ２のソース－ゲート間電圧
Ｖｇｓ３，４：Ｎ３，Ｎ４のゲート－ソース間電圧
Ｖｓｇ５，６：Ｐ５，Ｐ６のソース－ゲート間電圧
Ｖｇｓ７，８：Ｎ７，Ｎ８のゲート－ソース間電圧
図６を参照すると、ワードラインＷＬ１００は、ＳＮ１及びＳＮ９のような複数の保持ノードへ結合されている。信号ＯＮＥ（０．６Ｖ）が、ワードラインＷＬ１００へ接続されている保持ノードＳＮ１で保持されている場合に、プリチャージコマンドが発せられて、ワードラインＷＬ１００が選択された後（つまり、ワードラインはオンである。）、センス増幅器のＬＳＬＰがＶＨＳＡ（１．０Ｖ）へ結合され、その後に、ＬＳＬＰは０．６Ｖから１．０Ｖにキックされ、ＬＳＮＬは０Ｖのままである。よって、センス増幅器のトランジスタＰ１はオフであり、Ｖｓｇ１＝０Ｖである。また、センス増幅器のトランジスタＰ２はオンであり、Ｖｓｇ２は０．６Ｖから１．０Ｖにキックされ、１．０Ｖが、ビットラインＢＬ１を通って保持ノードＳＮ１へ完全に結合される。一方、センス増幅器のトランジスタＮ３はオンであり、Ｖｇｓ３も０．６Ｖから１．０Ｖにキックされる。更に、センス増幅器のトランジスタＮ４はオフであり、Ｖｓｇ４は０Ｖである。
信号ＺＥＲＯ（０Ｖ）が、ワードラインＷＬ１００へ接続されている保持ノードＳＮ９で保持されている場合に、プリチャージコマンドが発せられて、ワードラインＷＬ１００が選択された後、センス増幅器はＶＨＳＡ（１．０Ｖ）へ結合され、その後に、ＬＳＬＰは０．６Ｖから１．０Ｖにキックされ、ＬＳＬＮは０Ｖのままである。よって、センス増幅器のトランジスタＰ５はオンであり、Ｖｓｇ５は０．６Ｖから１．０Ｖにキックされる。また、センス増幅器のトランジスタＰ６はオフであり、Ｖｓｇ２は０Ｖである。一方、センス増幅器のトランジスタＮ７はオフであり、Ｖｓｇ７は０Ｖである。更に、センス増幅器のトランジスタＮ８はオンであり、Ｖｇｓ８は０．６Ｖから１．０Ｖにキックされ、０Ｖが、ビットラインＢＬ９を通って保持ノードＳＮ９に強力にリストアされる。当然、上述されたように、信号ＺＥＲＯがそもそも保持キャパシタにある場合には、ＬＳＬＮは、プリチャージフェーズ中に他の維持電圧源ＶＬＳＮ（０Ｖ－Ｋ）へ結合され得る。ＶＬＳＮは、信号ＺＥＲＯの電圧レベルよりも低く、この場合に、ＶＬＳＮは－０．４Ｖであり得る。次いで、－０．４Ｖは、プリチャージフェーズ中にビットラインＢＬ９を通って保持ノードに強力にリストアされる。
他の実施形態では、信号ＯＮＥの電圧レベルよりも高い第１維持電圧源をセンス増幅器（又はＤＲＡＭ保持セル）へ結合することは、ＤＲＡＭ保持セルへ結合されているワードラインがオフになる前に第１維持電圧源がセンス増幅器（又はＤＲＡＭ保持セル）へ結合されている限りは、リフレッシュ動作又は他の動作（例えば、自動プリチャージ動作を伴った読み出し／書き込み）に適用されてもよい。また、信号ＺＥＲＯよりも低い第２維持電圧源をセンス増幅器（又はＤＲＡＭ保持セル）へ結合することは、ＤＲＡＭ保持セルへ結合されているワードラインがオフになる前に第２維持電圧源がセンス増幅器（又はＤＲＡＭ保持セル）へ結合されている限りは、リフレッシュ動作又は他の動作に適用されてもよい。
図７は、本発明の他の実施形態に従うＤＲＡＭセルの動作の関連信号波形を表す。最初に、ワードラインＷＬは、ＤＲＡＭセルのアクセストランジスタを完全にオフするために、バイアスをかけられる。この実施形態で、ＶＣＣＳＡは１．１Ｖにセットされ、ＶＳＳは０Ｖにセットされる。この例で、信号ＯＮＥのレベルは１．１Ｖであり、信号ＺＥＲＯのレベルは０Ｖ（ＧＮＤ）である。ビットライン（ＢＬ）及びビットラインバー（ＢＬＢ）は、ＶＣＣＳＡ＝１．１Ｖでの信号ＯＮＥレベルとＶＳＳ＝０Ｖでの信号ＺＥＲＯレベルとの間で等化される。Ｔ０の後、ワードライン電圧は、ＤＲＡＭセルのアクセストランジスタをオンするために上げられる。Ｔ１からＴ２の間の期間中、実行されるべきアクティブコマンドがあり、対応する第１維持電圧源（ＶＣＣＳＡ＋Ｍ１）は、アクティブコマンド中に（図３Ａに示されるように、スイッチ１４をオフし、スイッチ１３をオンすることによって）センス増幅器へ接続され得る。従って、ビットラインの信号は、アクティブコマンド中に少なくともＶＣＣＳＡ＋Ｍ２にポンプ（又はキック）される。アクティブコマンドの実行後、通常の電圧源ＶＣＣＳＡが（図３Ａに示されるように、スイッチ１３をオフし、スイッチ１４をオンすることによって）センス増幅器へ接続され、次いで、ビットラインの信号はＶＣＣＳＡに戻る。ビットラインのこのようなキックは、信号センシングを促進する。
同様に、Ｔ２の後、リストア（又はプリチャージ）フェーズ中、第１維持電圧源ＶＣＣＳＡ＋Ｍ１（又はＶＣＣＳＡよりも高い異なる維持電圧）が、このリストアフェーズ中に、ＤＲＡＭセルのキャパシタへ意図的に結合される。つまり、このリストア（又はプリチャージ）フェーズ中、元のＶＣＣＳＡ電圧源はセンス増幅器から切り離され（例えば、図３Ａに示されるように、スイッチ１４をオフすることによる。）、第１維持電圧源ＶＣＣＳＡ＋Ｍ１がセンス増幅器２０へ接続される（例えば、図３Ａに示されるように、スイッチ１３をオンすることによる。）。ビットラインの信号は、少なくともＶＣＣＳＡ＋Ｍ１にポンプ（又はキック）される。よって、ワードラインＷＬがＤＲＡＭセルのアクセストランジスタを完全にオフするようプルダウンされる前に、ＤＲＡＭセルの保持キャパシタは、通常の信号ＯＮＥ（ＶＣＣＳＡ）のそれよりも高い第１維持電圧源の電圧レベルを供給され、ＤＲＡＭセルの保持キャパシタは、アクセストランジスタを通る漏れ電流があるとしても、従来のＤＲＡＭ構造と比べてより長い期間維持することができる。
図８Ａは、本発明の他の実施形態に従うＤＲＡＭセルの動作の関連信号波形を表す。例４と同様に、Ｔ１からＴ２の間の期間中、実行されるべきアクティブコマンドがあり、対応する第１維持電圧源（ＶＣＣＳＡ＋Ｍ１）は、アクティブ動作中にセンス増幅器へ接続され得る。従って、ビットラインの信号は、アクティブコマンド中に少なくともＶＣＣＳＡ＋Ｍ１にポンプ（キック）される。アクティブコマンドの実行後、通常の電圧源ＶＣＣＳＡがセンス増幅器へ接続され、次いで、ビットラインの信号はＶＣＣＳＡに戻る。
アクティブコマンド後、１つ（以上）の読み出しコマンドがＴ２の前に実行され得、そして、第１維持電圧源（ＶＣＣＳＡ＋Ｍ１）が、読み出しコマンド中に再びセンス増幅器へ接続され得る。それにより、ビットラインの信号は、読み出しコマンド中に少なくともＶＣＣＳＡ＋Ｍ１にポンプ（又はキック）される。読み出しコマンドの実行後、通常の電圧源ＶＣＣＳＡが再びセンス増幅器へ接続され（図３Ａに示されるように、スイッチ１３をオフし、スイッチ１４をオンすることによる。）、次いで、ビットラインの信号はＶＣＣＳＡに戻る。読み出しコマンド中のビットラインのこのようなキックは、信号発現（signal development）時間を改善し得る。例えば、ＶＣＣＳＡが１．１Ｖであり、Ｍ１が０．２Ｖである場合に、読み出しコマンド中のキックありの信号発現時間は、キックなしの信号発現時間よりも約２０％から３０％速い。
同様に、Ｔ２の後、リストアフェーズ中に、元のＶＣＣＳＡ電圧源はセンス増幅器から切り離され、第１維持電圧源ＶＣＣＳＡ＋Ｍ１がセンス増幅器２０へ接続されることになり、ビットラインの信号は、少なくともＶＣＣＳＡ＋Ｍ１にポンプ（又はキック）される。よって、ＤＲＡＭセルの保持キャパシタは、通常の信号ＯＮＥ（ＶＣＣＳＡ）のそれよりも高い第１維持電圧源の電圧レベルを供給される。他の実施形態では、しかしながら、Ｔ２の後、リストアフェーズ中に、（ＶＣＣＳＡ＋Ｍ１よりもむしろ）元のＶＣＣＳＡ電圧源は、図８Ｂに示されるように、センス増幅器へ依然として接続されている。
更に、他の実施形態では、ビットラインの信号は、アクティブコマンド中にＶＣＣＳＡ＋Ｍ１にキックされず、ビットラインの信号は、読み出しコマンド中にＶＣＣＳＡ＋Ｍ１にキックされる。Ｔ２の後、リストアフェーズ中に、第１維持電圧源ＶＣＣＳＡ＋Ｍ１は、ビットラインの信号が、図８Ｃに示されるように、少なくともＶＣＣＳＡ＋Ｍ１にポンプ（又はキック）されるように、センス増幅器へ接続される。
図８Ｄは、本発明の他の実施形態に従うＤＲＡＭセルの動作の関連信号波形を表す。図８Ａと同様に、Ｔ１からＴ２の間の期間中、実行されるべきアクティブコマンド及びアクティブコマンドに続く少なくとも読み出しコマンドがあり、対応する第１維持電圧源（ＶＣＣＳＡ＋Ｍ１）が、アクティブ動作中及び読み出しコマンド中にセンス増幅器へ接続され得る（図２Ａに示されるように、スイッチ１３をオンすることによる。）。更に、対応する第２維持電圧源（ＶＳＳ－Ｍ２）は、アクティブ動作中及び読み出しコマンド中にセンス増幅器へ接続され得る（図４Ａに示されるように、スイッチ２３をオンすることによる。）。従って、アクティブコマンド中及び読み出しコマンド中に、ビットライン（ＢＬ）の信号は、少なくともＶＣＣＳＡ＋Ｍ１にポンプ（又はキック）され、ビットラインバー（ＢＬＢ）の信号は、少なくともＶＳＳ－Ｍ２にポンプ（又はキック）される。アクティブコマンド及び読み出しコマンドの実行後、通常の電圧源ＶＣＣＳＡはセンス増幅器へ接続され（図３Ａに示されるように、スイッチ１３をオフし、スイッチ１４をオンすることによる。）、通常の電圧源ＶＳＳもセンス増幅器へ接続され（図３Ｂに示されるように、スイッチ２３をオフし、スイッチ２４をオンすることによる。）、次いで、ビットラインの信号はＶＣＣＳＡに戻り、ビットラインバーの信号はＶＳＳに戻る。
同様に、Ｔ２の後、リストアフェーズ中、元のＶＣＣＳＡ及びＶＳＳ電圧源はセンス増幅器から切り離され（例えば、図３Ａ及び図３Ｂで夫々スイッチ１４及びスイッチ２４をオフすることによる。）、第１維持電圧源ＶＣＣＳＡ＋Ｍ１はセンス増幅器２０へ接続され（図３Ａでスイッチ１３をオンすることによる。）、第２維持電圧源ＶＳＳ－Ｍ２はセンス増幅器２０へ接続され（図３Ｂでスイッチ２３をオンすることによる。）、ビットラインの信号は、少なくともＶＣＣＳＡ＋Ｍ１にポンプ（又はキック）され、ビットラインバーの信号は、少なくともＶＳＳ－Ｍ２にポンプ（又はキック）される。
図９は、ＤＲＡＭセルの動作中のビットラインの信号とキック期間との間の関係を表す。リストアフェーズ（又はプリチャージ）に対応するビットラインの信号のキック期間Ｋ４は、アクティブコマンドに対応するキック期間Ｋ１よりも長く、あるいは、読み出しコマンドに対応するキック期間Ｋ２又はＫ３よりも長くなる。更に、アクティブコマンドに対応するビットラインの信号のキック期間Ｋ１は、読み出しコマンドに対応するキック期間Ｋ２又はＫ３に等しくなる。当然、Ｋ１からＫ３の期間中、ビットラインの信号を電圧レベルＶＣＣＳＡ＋Ｍ１又は他の電圧レベル（例えば、ＶＣＣＳＡ＋ΔＮ、なお、ΔＮ＜Ｍ１）に上げることは、ブートストラップ回路によって行われ得る。このとき、ブートストラップ回路内のキャパシタの電荷は、ビットラインへ結合される。どんな電圧源又はブートストラップ回路であろうと、それは電荷源と見なされ得るので、ビットラインの信号は、電荷源によって電圧レベルＶＣＣＳＡ＋Ｍ１又はＶＣＣＳＡ＋ΔＮにキック又はポンプされ得る。そのようにして、ビットラインの信号はＶＳＳ－Ｍ２（又はＶＳＳ－ΔＮ、なお、ΔＮ＜Ｍ２）にキックされる。
他の実施形態では、図１０Ａに示されるように、Ｔ０の後、ワードライン電圧は、ＤＲＡＭセルのアクセストランジスタをオンするために立ち上がっている。次いで、ＤＲＡＭのための通常の読み出し又は書き込みアクセスには、実行されるべきアクティブコマンドがある。ＶＣＣＳＡよりもほんのわずかに高い対応する電圧（例えば、ＶＣＣＳＡ＋ΔＮ）が、ＪＥＤＥＣによって定義されたｔＲＣＤを低減するようアクティブコマンドの実行中にセンス増幅器へ接続されてもよい（図３Ａに示されるように、スイッチ１４をオフし、スイッチ１３をオンすることによる。）。そのような電圧レベル又は電圧源は、Ｔ１からＴ２の間の期間（つまり、アクセス動作期間）中にビットラインへ結合される。よって、対応する電圧（ＶＣＣＳＡ＋ΔＮ）は、アクティブコマンドに従ってセンス増幅器へ接続され得る。その後に、ビットラインの信号は、アクティブコマンドの実行中に少なくともＶＣＣＳＡ＋ΔＮにポンプ（又はキック）される。ビットライン信号のそのようなポンプ又はキックは、アクティブキックと呼ばれ得る。ビットラインに対するそのようなアクティブキックは、信号センシングを促進する、先と同じく、ビットラインを電圧レベルＶＣＣＳＡ＋ΔＮに上げることは、ブートストラップ回路によって行われ得る。このとき、ブートストラップ回路内のキャパシタの電荷は、ビットラインへ結合される。どんな電圧源又はブートストラップ回路であろうと、それは電荷源と見なされ得るので、ビットラインの信号は、電荷源によって電圧レベルＶＣＣＳＡ＋ΔＮにキック又はポンプされ得る。
アクティブコマンド又はアクティブキックの実行後、通常の電圧源ＶＣＣＳＡがセンス増幅器へ接続され、次いで、ビットラインの信号は、続く読み出し又は書き込み動作中にＶＣＣＳＡに戻る。同様に、Ｔ２の後、リストアフェーズ中、第１維持電圧源ＶＣＣＳＡ＋Ｍ１（又は、ＶＣＣＳＡよりも高い異なる維持電圧）が、先と同じく、このリストアフェーズ中にＤＲＡＭセルのキャパシタへ結合される。つまり、このリストアフェーズ中、元のＶＣＣＳＡ電圧源は、センス増幅器から切り離され（例えば、図３Ａに示されるように、スイッチ１４をオフすることによる。）、第１維持電圧源ＶＣＣＳＡ＋Ｍ１がセンス増幅器２０へ接続されることになる（例えば、図３Ａに示されるように、スイッチ１３をオンすることによる。）。ビットラインの信号は、少なくともＶＣＣＳＡ＋Ｍ１にポンプ（又はキック）される。ビットライン信号のそのようなポンプ又はキックは、リストアキックと呼ばれ得る。よって、ワードラインＷＬが、ＤＲＡＭセルのアクセストランジスタを完全にオフするようプルダウンされる前に、ＤＲＡＭセルの保持キャパシタは、通常の信号ＯＮＥ（ＶＣＣＳＡ）のそれよりも高い第１維持電圧源の電圧レベルを供給され、ＤＲＡＭセルの保持キャパシタは、アクセストランジスタを通る漏れ電流があるとしても、従来のＤＲＡＭ構造と比べてより長い期間維持することができる。
一実施形態で、アクティブキックで使用される対応する電圧（ＶＣＣＳＡ＋ΔＮ）は、リストアキックで使用される第１維持電圧（ＶＣＣＳＡ＋Ｍ１）よりも低い。対応する電圧（ＶＣＣＳＡ＋ΔＮ）及び第１維持電圧（ＶＣＣＳＡ＋Ｍ１）は、夫々２つの異なった電圧源から生成され得る。代替的に、ビットラインの電圧をキックするためにアクティブキックで使用される対応する電圧（ＶＣＣＳＡ＋ΔＮ）は、第１維持電圧源（ＶＣＣＳＡ＋Ｍ１）から生成されてもよいが、ビットラインへ第１維持電圧源（ＶＣＣＳＡ＋Ｍ１）を接続する存続期間は、ビットラインが、ＶＣＣＳＡ＋Ｍ１ではなく、対応する電圧（ＶＣＣＳＡ＋ΔＮ）にまさにポンプ又はキックされるように、調整される。当然、本発明では、電圧（ＶＣＣＳＡ＋Ｍ１）、電圧（ＶＣＣＳＡ＋ΔＮ）、及び電圧（ＶＣＣＳＡ）は、ＤＲＡＭの内部で生成又は変換されても、あるいは、ＤＲＡＭチップの外部にある他の電圧源から供給又は変換されてもよい。
しかし、図１０Ｂに示されるように、リストアキック中、第１維持電圧源ＶＣＣＳＡ＋Ｍ１は、ＤＲＡＭアレイ内の不完全な電力メッシュ及びビットライン又は他の遅延原因によるＲＣ遅延が存在する場合に、即座にビットラインの電圧レベルをプルアップしないことがある。つまり、リストアキックは、第１維持電圧源ＶＣＣＳＡ＋Ｍ１の電圧レベルがビットラインを通じてＤＲＡＭ保持ノード又はセルに十分に蓄えられないようにする可能性があり、場合により、（ＶＣＣＳＡ＋Ｍ１－ΔＮ）の電圧レベルしかＤＲＡＭ保持ノード又はセルに蓄えられないことになる。更に、ＤＲＡＭの通常のアクセスコマンドでは、図１０Ｂに示されるように、アクティブキックとリストアキックとの間に実行される読み出し又は書き込み動作があり、ＲＣ遅延問題を解消するために先行リストアキックを実行することは不適切である。
それでもなお、図１１Ａに示されるように、ＤＲＡＭでのリフレッシュコマンドの実行のために、リフレッシュコマンドに含まれる読み出し又は書き込み動作はない。よって、ＲＣ遅延問題を解消するために前もって（例えば、タイミング１、タイミング２、又はタイミング３で）リストアキック（以降、「先行リストアキック」）を実行することは適切である。それにより、先行リストアキックは、図１０にのみ記載された前の「リストアキック」に基づく“ＶＣＣＳＡ＋Ｍ１－ΔＮ”の電圧レベルよりもむしろ、第１維持電圧源ＶＣＣＳＡ＋Ｍ１の電圧レベルがビットラインを通じてＤＲＡＭ保持ノード又はセルに完全に又は実質的に蓄えられるようにし得る。従って、保持キャパシタは、より長い保持期間維持することができる。
ＶＣＣＳＡ＋Ｍ１が高すぎる場合に、信頼性の懸念がある（例えば、ＶＣＣＳＡが１．１Ｖであるとき、ＶＣＣＳＡ＋Ｍ１の１．５Ｖ又は１．６Ｖの値は高すぎることがある。）。従って、最適化された電圧及び先行キックタイミングが必須である。先行リストアキックの異なるタイミングは、リフレッシュ中に内部タイミング制御によって生成され得る。図１１Ｂ（タイミング３での先行リストアキック）は、アクティブキックと先行リストアキックとの間の期間ＰａがＴ１’からＴ３の間の期間Ｐｂの５０％又は６０％に満たないことを示す。ここで、Ｔ１’は、ビットラインとビットラインバーとの間の電圧差が、センス増幅器が感知するのに十分である時間であり、Ｔ３は、ワードラインの電圧レベルがプルダウンされ始める時間である。従って、期間Ｐｂは、アクティブキックのキック期間と、ＶＣＣＳＡ電圧源がビットラインへ結合される他の期間（又は第１期間）と、ＶＣＣＳＡ＋Ｍ１電圧源がビットラインへ結合される他の期間（又は第２期間）とを含む。ＶＣＣＳＡ＋Ｍ１電圧は、期間Ｐｂの約２０％又は３０％を超えてビットライン（ＤＲＡＭセルの保持キャパシタも同様）に印加され得る。他の例では、アクティブキックは、リフレッシュ動作中に必要となされなくてもよい。つまり、リフレッシュ中のビットラインの波形はリストアキックしか有さない。
図１１Ｃ（タイミング２での先行リストアキック）は、アクティブキックと先行リストアキックとの間の期間ＰａがＴ１’からＴ３の間の期間３０％に満たないことを示す。従って、ＶＣＣＳＡ＋Ｍ１電圧は、期間Ｐｂの約５０％又は６０％を超えてビットラインに印加され得る。図１１Ｄ（タイミング１での先行リストアキック）は、期間Ｐａがゼロであることを示し、つまり、先行リストアキックは、アクティブキックを置換するために使用され、ワードラインの電圧レベルがプルダウンされるまで維持する。従って、ＶＣＣＳＡ＋Ｍ１電圧は、期間Ｐｂの約９０％を超えてビットラインに印加され得る。しかし、より高いキック電圧がセンス増幅器及びＤＲＡＭセルに連続して印加されるときに信頼性の懸念がある場合には、図１１Ｄ（タイミング１での先行リストアキック）で利用されるキック電圧ＶＣＣＳＡ＋Ｍ１は、図１１Ｃ（タイミング２での先行リストアキック）で利用されるそれよりも小さくてもよい。例えば、ＶＣＣＳＡ＝１．１Ｖであるとき、図１１Ｄ（タイミング１での先行リストアキック）で利用されるキック電圧ＶＣＣＳＡ＋Ｍ１は１．３Ｖであってよく、図１１Ｃ（タイミング２での先行リストアキック）で利用されるキック電圧ＶＣＣＳＡ＋Ｍ１は１．３１～１．３５Ｖであってよく、図１１Ｂ（タイミング３での先行リストアキック）で利用されるキック電圧ＶＣＣＳＡ＋Ｍ１は１．３６～１．４Ｖであってよい。
他方で、図１Ｂ及び１Ｈで示される従来のＤＲＡＭ動作では、リストアフェーズ後、かつ、ワードラインの電圧がＤＲＡＭセルのアクセストランジスタを非アクティブにするようＶＰＰ（又はＶｃｃ＋Ｖｔよりも高い値）からより低い電圧値（例えば。－０．３Ｖ）に下げられた後、プリチャージフェーズは始まり、電圧等化回路２１は、ビットライン及びビットラインバーの両方にリフレッシュ電圧Ｖｒｅｆを置くようアクティブになる。そのようなＶｒｅｆは、１／２×ＶＣＣＳＡ（又は１／２×Ｖｃｃ）に等しいか、又はリストアフェーズ中のビットライン上の電圧とビットラインバー上の電圧との間の中間にあるビットライン等化電圧ＶＢＬに等しい。従来のＤＲＡＭ回路では、ＶＢＬの値も１／２×ＶＣＣＳＡ（又は１／２×Ｖｃｃ）に等しい。
本発明では、リストアフェーズ中のビットライン上の電圧は、センス増幅器を通じてＶＣＣＳＡ＋Ｍ１又はＶＣＣＳＡよりも高い電圧（以降、「ＶＣＣＳＡｈ」又は「Ｖ２」）にキックアップされる。同様に、リストアフェーズ後、かつ、ワードラインの電圧がＤＲＡＭセルのアクセストランジスタを非アクティブにするよう下げられた後、プリチャージフェーズは始まり、電圧等化回路は、ビットライン（以降「ＢＬ」）及び
（外５）
Figure 2022163688000006
（以降、ビットラインバー又は「ＢＬＢ」）の両方に基準電圧Ｖｒｅｆを置くようアクティブになる。基準電圧Ｖｒｅｆの目標値（又は目標ビットライン等化電圧ＶＢＬ）は、１／２×ＶＣＣＳＡ又は１／２×Ｖｃｃにセットされる。しかし、この状況で、リフレッシュフェーズ中のビットライン上の電圧とビットラインバー上の電圧との間の中間にあるビットライン等化電圧ＶＢＬは、目標基準電圧１／２×ＶＣＣＳＡよりも高い１／２×ＶＣＣＳＡｈになる。
上記の動作のタイミング図を表す図１２Ａに示されるように、ビットラインのキック電圧ＶＣＣＳＡｈ（又は“Ｖ２”、セルの保持ノードへのリストア電圧）により、等化の開始時に、ＢＬ及びＢＬＢは、最初に、１／２×ＶＣＣＳＡｈであるＶ１（つまり、ビットラインの等化の開始時の、ＢＬとＢＬＢとの間の電荷共有電圧）に引き込まれ、次いで、徐々に目標ＶＢＬ電圧（１／２×ＶＣＣＳＡ）に下げられる。Ｖ１は目標ＶＢＬに等しくない（例えば、Ｖ１＞１／２×ＶＣＣＳＡ）ので、過剰な電圧（Ｖ１－目標ＶＢＬ）により、等化中に一時ビットライン等化電圧ＶＢＬが高まる可能性がある。電圧等化回路が等化期間ＥＱＢＬの代わりに非アクティブになった後、ＢＬ、ＢＬＢ、及び一時ビットライン等化電圧ＶＢＬの電圧値は依然として不適当な電圧レベルのままである。よって、ＶＢＬ発生器の低ドロップアップ回路（ＬＤＯ）が一時ビットライン等化電圧ＶＢＬをＶＢＬの目標値（１／２×ＶＣＣＳＡ）に戻すのを待つ必要がある。補正時間は、次のアクティブ化が影響を受けるようにゆっくりである。例えば、図１２Ｂに示されるように、等化期間ＥＱＢＬの終了後に次のアクティブコマンドが起きるが、一時ビットライン等化電圧ＶＢＬが依然として目標ＶＢＬ（又は目標基準電圧）よりも高い場合に、それは、次のアクティブコマンドによる続く小信号の発生にダメージを与える。従って、正確なビットライン等化電圧レベル（つまり、目標ＶＢＬ＝１／２×ＶＣＣＳＡ）及び次のアクティブコマンドによる正しい発生電圧が達成され得るように、等化期間中に過剰な電圧（Ｖ１－目標ＶＢＬ）をクリーンアップすることが必要である。
よって、図１２Ａ又は図１２Ｂに示されるように、ビットライン電圧がリストアフェーズ中にキックアップされ、次いで、ワードラインの電圧がＤＲＡＭセルのアクセストランジスタを非アクティブにするよう下げられ、その後に、等化回路がアクティブにされる。それでもなお、過剰な電圧（Ｖ１－目標ＶＢＬ）は、次のアクティブコマンドに影響を及ぼす。従って、クリーンアップ回路が提案され、過剰な電圧（Ｖ１－目標ＶＢＬ）又は等化中のＢＬ／ＢＬＢでの余分の電荷は、クリーンアップ回路の助けを借りて低減又は除去される。それにより、次のワードラインのアクティブ化の前に、ＢＬ及びＢＬＢは両方とも目標ＶＢＬ（つまり、１／２×ＶＣＣＳＡ）にセットされる。
図１３に示されるように、クリーンアップ回路は、クリーンパルスによって制御される。クリーンパルスの開始時は、ＥＱＢＬのオンタイミングに類似しても、あるいは、ＥＱＢＬパルスの立ち上がりによってトリガされてもよい。クリーンパルスの幅はリストア電圧（ＶＣＣＳＡｈ）に依存し、リストア電圧が高いほど、過剰な電圧（Ｖ１－目標ＶＢＬ）は多くなり、従って、クリーンパルスの幅はより広くなければならない。クリーンパルスによって制御されるクリーンアップ回路により、ＢＬ／ＢＬＢの電圧は、ワードラインの次のアクティブ化の前に即座にＶ１から目標ＶＢＬ（１／２×ＶＣＣＳＡ）に変化し、一時ビットライン等化電圧ＶＢＬも同様である。従って、正しいビットライン等化電圧レベル（つまり、目標ＶＢＬ＝１／２×ＶＣＣＳＡ）及び次のアクティブコマンドによる正しい発生電圧が達成され得る。
図１Ｃに類似している図１４Ａに示されるように、センス増幅器２０及び電圧等化回路２１は両方ともビットライン（“ＢＬ”）及びビットラインバー（“ＢＬＢ”）へ結合されるので、クリーンアップ回路１４１は、センス増幅器回路２０（図１４Ｂに図示される。）又は電圧等化回路２１（図１４Ｃに示される。）へ結合され、そして、クリーンアップ回路１４１は、等化期間ＥＱＢＬの間、過剰な電圧をクリーンアップするようアクティブにされ得る。
例えば、図１５Ａで、クリーンアップ回路１４１は、センス増幅器２０のＳＡＰ（又はＬＳＬＰ）点及び接地（又は他の所定電圧レベル）へ結合されたスイッチ回路１４２を含む。ＢＬ／ＢＬＢが、センス増幅器回路２０の２つのＰ型トランジスタ（“ＰＦｅｔ”）を通じてＳＡＰ（又はＬＳＬＰ）点へ結合されているので、上記の過剰な電圧（Ｖ１－目標ＶＢＬ）は低減され、対応する余分の電荷は、スイッチ回路１４２が等化期間ＥＱＢＬの間にクリーンアップパルス（クリーンパルスＣｌｅａｎ＿Ｐｕｌｓｅ）によってアクティブにされる場合に、図１５Ａに示される破線を通って接地へ放電される。従って、クリーンアップパルスの終わりに、ＢＬ及びＢＬＢの電圧は目標ＶＢＬにセットされる。
図１５Ｂに示される他の例では、クリーンアップ回路１４１は、電圧等化回路２１のＶＢＬ点及び接地（又は他の所定電圧レベル）へ結合されたスイッチ回路１４２を含む。ＢＬ／ＢＬＢが、電圧等化回路２１の２つのトランジスタを通じてＶＢＬ点へ結合されているので、上記の過剰な電圧（Ｖ１－目標ＶＢＬ）は低減され、対応する余分の電荷は、スイッチ回路１４２が、等化期間ＥＱＢＬの間にクリーンアップパルス（Ｃｌｅａｎ＿Ｐｕｌｓｅ）によってアクティブにされる場合に、図１５Ｂに示される破線を通って接地へ放電される。従って、クリーンアップパルスの終わりに、ＢＬ及びＢＬＢの電圧は目標ＶＢＬにセットされる。
実際に、クリーンアップ回路１４１は、等化中に過剰な電圧をクリーンアップすることができる如何なる位置（例えば、点ＳＡＮ又はＬＳＬＮ）にも結合され得る。例えば、クリーンアップ回路１４１は、クリーンアップ回路が等化期間中にＢＬの電圧（又はＢＬＢの電圧）と目標ＶＢＬとの間の差を小さくするように、等化期間中にＢＬ及びＢＬＢへ直接的又は間接的に電気的に結合され得る。
更に、提案されているクリーンアップ回路は、Ｖ１と目標ＶＢＬとの間の差がある限りは、リストア期間中に印加されるキックアップ電圧がないとしても、ＤＲＡＭ回路に適用され得る。例えば、Ｖ１＞目標ＶＢＬである場合、つまり、等化の開始時の１／２×（ＢＬの電圧＋ＢＬＢの電圧）が目標ＶＢＬよりも高い場合に、ＢＬの電圧及びＢＬＢの電圧は、クリーンアップ回路によるプルダウンされる。これは、ＢＬ及びＢＬＢが、クリーンアップパルスの期間中にクリーンアップ回路を通じて接地（又は他の所定の低電圧）に結合され得るからである。従って、クリーンアップパルスの終わりに、ＢＬの電圧及びＢＬＢの電圧は目標ＶＢＬにセットされる。
他方で、Ｖ１＜目標ＶＢＬである場合、つまり、等化の開始時の１／２×（ＢＬの電圧＋ＢＬＢの電圧）が目標ＶＢＬよりも低い場合に、ＢＬの電圧及びＢＬＢの電圧は、クリーンアップ回路によるプルアップされる。これは、ＢＬ及びＢＬＢが、クリーンアップパルスの期間中にクリーンアップ回路を通じてＶＣＣＳＡ（又は他の所定の高電圧）に結合され得るからである。従って、クリーンアップパルスの終わりに、ＢＬの電圧及びＢＬＢの電圧は目標ＶＢＬにセットされる。コンパレータ回路１４３（図１５Ｃに図示される。）が、Ｖ１（又は１／２×（ＢＬの電圧＋ＢＬＢの電圧））を目標ＶＢＬ（又は前もってセットされた基準電圧）と比較するために使用されてもよい。例えば、コンパレータ回路１４３は、等化期間の開始時にＢＬの電圧、ＢＬＢの電圧、及び目標ＶＢＬを受けて、１／２×（ＢＬの電圧＋ＢＬＢの電圧）の値を目標ＶＢＬと比較する。Ｖ１が目標ＶＢＬに等しくない場合には、コンパレータ回路１４３は制御信号をクリーンアップ回路１４１へ送り、次いで、クリーンアップ回路１４１は、等化中にクリーンアップパルスによってアクティブにされる。一実施形態で、クリーンアップパルスの幅は、等化期間のそれよりも長くない。よって、等化期間の終了後、ＢＬの電圧及びＢＬＢの電圧は目標ＶＢＬにセットされている。
上記の説明を要約すると、本発明は、持続的保持アーキテクチャを備えたＤＲＡＭを開示する。ＤＲＡＭ保持セルのアクセストランジスタがオフする（又はＤＲＡＭ保持セルへ結合されているワードラインがオフする）前に、信号ＯＮＥの電圧レベルよりも高い第１維持電圧がＤＲＡＭ保持セルにリストアされるか又は蓄えられ得る。また、ＤＲＡＭ保持セルのアクセストランジスタがオフする（又はＤＲＡＭ保持セルへ結合されているワードラインがオフする）前に、信号ＺＥＲＯの電圧レベルよりも低い第２維持電圧もＤＲＡＭ保持セルにリストアされるか又は蓄えられ得る。よって、アクセストランジスタのターンオフ後、保持キャパシタは、アクセストランジスタを通る漏れ電流があるとしても、従来のＤＲＡＭ構造と比較してより長い期間維持することができる。更に、クリーンアップ回路が、等化中に過剰な電圧をクリーンアップするために設けられ、それにより、正確なビットライン等化電圧レベル及び次のアクティブコマンドによる正確な発生電圧が達成され得る。
本発明は、実施形態を参照して図示及び記載されてきたが、本発明は、開示されている実施形態に限定されるべきではなく、それどころか、添付の特許請求の範囲の精神及び範囲内に含まれている様々な変更及び等価な置換をカバーするよう意図されることが理解されるべきである。
１１ アクセストランジスタ
１２ 保持キャパシタ
２０ センス増幅器
２１ 電圧等化回路
１４１ クリーンアップ回路
１４２ スイッチ回路
１４３ コンパレータ回路
ＢＬ ビットライン
ＢＬＢ 相補ビットライン
Ｃｌｅａｎ＿Ｐｕｌｓｅ クリーンアップパルス
ＥＱＢＬ 等化期間
ＷＬ ワードライン

Claims (23)

  1. ＤＲＡＭチップであって、
    当該ＤＲＡＭチップで利用される信号ＯＮＥの電圧レベルよりも高い第１電圧レベルを生成する第１維持電圧生成部と、
    アクセストランジスタ及び保持キャパシタを有するＤＲＡＭセルと、
    ビットライン及び相補ビットラインへ結合されたセンス増幅器であり、前記ビットラインは、前記アクセストランジスタを通じて前記保持キャパシタへ結合される、前記センス増幅器と、
    前記ビットライン及び前記相補ビットラインへ結合された等化回路であり、等化期間中に前記ビットライン及び前記相補ビットラインを前もってセットされた基準電圧に結合する前記等化回路と、
    前記センス増幅器又は前記等化回路へ結合されたクリーンアップ回路と
    を有し、
    前記第１維持電圧生成部は、前記アクセストランジスタのターンオフ期間中に前記ビットラインへ電気的に結合され、前記クリーンアップ回路は、前記等化期間中に前記ビットラインの電圧と目標基準電圧との間の差を小さくするようアクティブにされる、
    ＤＲＡＭチップ。
  2. 前記アクセストランジスタのゲート端子へ結合されたワードラインを更に有し、
    前記ワードラインは、第１期間及び該第１期間の後にある第２期間に前記アクセストランジスタをオンするよう選択され、前記第１維持電圧生成部は、前記第２期間中に前記ビットラインへ電気的に結合される、
    請求項１に記載のＤＲＡＭチップ。
  3. 前記第１維持電圧生成部は、前記第２期間中に前記センス増幅器へ電気的に結合され、前記第１維持電圧生成部は、前記センス増幅器及び前記ビットラインを通じて前記ＤＲＡＭセルの前記保持キャパシタへ電気的に結合される、
    請求項２に記載のＤＲＡＭチップ。
  4. 前記第１期間は、アクセス動作期間であり、前記第２期間は、リストアフェーズ期間である、
    請求項２に記載のＤＲＡＭチップ。
  5. キッキング電荷源が、前記アクセス動作期間中に前記ビットラインへ電気的に結合される、
    請求項４に記載のＤＲＡＭチップ。
  6. 前記第１期間は、第１キック期間及び該第１キック期間から分離した第２キック期間を有し、キッキング電荷源が、前記第１キック期間中に前記ビットラインへ結合されるか、又は前記第１キック期間及び前記第２キック期間中に前記ビットラインへ結合される、
    請求項２に記載のＤＲＡＭチップ。
  7. 前記キッキング電荷源の電圧レベルは、前記第１維持電圧生成部の電圧レベルよりも小さい、
    請求項６に記載のＤＲＡＭチップ。
  8. 前記ワードラインは、リフレッシュ動作に従って前記第１期間及び前記第２期間に前記アクセストランジスタをオンするよう選択される、
    請求項２に記載のＤＲＡＭチップ。
  9. キッキング電荷源は、前記第１期間より前であるキック期間に前記ビットラインへ電気的に結合され、前記第１維持電圧生成部は、前記第２期間の全ての間に前記ビットラインへ電気的に結合される、
    請求項８に記載のＤＲＡＭチップ。
  10. 前記第２期間は、前記キック期間と、前記第１期間と、前記第２期間との和の少なくとも２０％である、
    請求項９に記載のＤＲＡＭチップ。
  11. 前記第２期間は、前記キック期間と、前記第１期間と、前記第２期間との和の少なくとも５０％である、
    請求項９に記載のＤＲＡＭチップ。
  12. 前記等化期間は、前記アクセストランジスタのターンオフ期間の後であり、前記クリーンアップ回路は、前記ビットラインの電圧が前記等化期間の後に前記前もってセットされた基準電圧に等しくなるように、前記等化期間中にアクティブにされる、
    請求項１に記載のＤＲＡＭチップ。
  13. 前記クリーンアップ回路は、クリーンアップパルスによってアクティブにされ、前記クリーンアップパルスの幅は、前記等化期間の幅以下である、
    請求項１２に記載のＤＲＡＭチップ。
  14. 前記クリーンアップ回路は、クリーンアップパルスによってアクティブにされ、前記クリーンアップパルスの立ち上がりは、前記等化期間の立ち上がりと実質的に整列される、
    請求項１２に記載のＤＲＡＭチップ。
  15. 前記クリーンアップ回路は、前記センス増幅器及び所定の電圧へ結合されたスイッチ回路を有する、
    請求項１に記載のＤＲＡＭチップ。
  16. 前記クリーンアップ回路は、前記等化回路及び所定の電圧へ結合されたスイッチ回路を有する、
    請求項１に記載のＤＲＡＭチップ。
  17. ＤＲＡＭチップであって、
    アクセストランジスタ及び保持キャパシタを有するＤＲＡＭセルと、
    ビットライン及び相補ビットラインへ結合されたセンス増幅器であり、前記ビットラインは、前記アクセストランジスタを通じて前記保持キャパシタへ結合される、前記センス増幅器と、
    前記ビットライン及び前記相補ビットラインへ結合された等化回路であり、等化期間中に前記ビットライン及び前記相補ビットラインを前もってセットされた基準電圧へ結合する等化回路と、
    前記等化期間中に前記ビットライン及び前記相補ビットラインへ電気的に結合されるクリーンアップ回路と
    を有し、
    前記クリーンアップ回路は、前記等化期間中に前記ビットラインの電圧と前記前もってセットされた基準電圧との間の差を小さくする、
    ＤＲＡＭチップ。
  18. 前記ビットラインの電圧は、前記等化期間の後に前記前もってセットされた基準電圧に等しい、
    請求項１７に記載のＤＲＡＭチップ。
  19. 前記クリーンアップ回路は、前記センス増幅器又は前記等化回路を通じて前記等化期間中に前記ビットライン及び前記相補ビットラインへ電気的に結合される、
    請求項１７に記載のＤＲＡＭチップ。
  20. 前記クリーンアップ回路は、前記センス増幅器及び所定の電圧へ結合されたスイッチ回路を有する、
    請求項１９に記載のＤＲＡＭチップ。
  21. 前記クリーンアップ回路は、前記等化回路及び所定の電圧へ結合されたスイッチ回路を有する、
    請求項１９に記載のＤＲＡＭチップ。
  22. 前記クリーンアップ回路は、前記等化期間中にクリーンアップパルスによってアクティブにされ、前記クリーンアップパルスの立ち上がりは、前記等化期間の立ち上がりと実質的に整列される、
    請求項１７に記載のＤＲＡＭチップ。
  23. 前記等化期間の開始時又は前記等化期間中に前記ビットラインの電圧、前記相補ビットラインの電圧、及び前記前もってセットされた基準電圧を受け、前記ビットラインの電圧と前記相補ビットラインの電圧との和の半分が前記前もってセットされた基準電圧に等しくない場合に制御信号を前記クリーンアップ回路へ送信するコンパレータ回路を更に有する、
    請求項１７に記載のＤＲＡＭチップ。
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