KR20110134198A - 관통 전극을 갖는 반도체 장치 - Google Patents

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Abstract

본 발명은 관통 전극을 갖는 반도체 장치에 대하여 개시된다. 반도체 장치는 관통 전극을 패드 하부에 배치시킨다. 관통 전극은 패드와 전기적으로 분리된다. 관통 전극은, 반도체 기판을 관통하고 그 외주에 제1 절연막으로 둘러싸인 원통형의 제1 금속 플러그, 반도체 기판 내에 제1 절연막으로 둘러싸인 제1 금속 플로그를 둘러싸는 분리된 반도체 기판, 그리고 분리된 반도체 기판을 둘러싸고 제2 절연막으로 둘러싸인 제2 금속 플러그로 구성된다. 분리된 반도체 기판 내에 제1 절연막과의 계면으로부터 퍼지는 공핍층이 형성되도록 분리된 반도체 기판에 제1 바이어스 전압을 인가한다. 제1 바이어스 전압은 회로 패턴들을 구성하는 트랜지스터들의 형성 영역인 메인 반도체 기판에 인가되는 제2 바이어스 전압과는 다르다.

Description

관통 전극을 갖는 반도체 장치{Semiconductor device having through-silicon-via(TSV)}
본 발명은 반도체 장치에 관한 것으로, 특히 반도체 장치에 내재되는 관통 전극 배치, 관통 전극 구조 및 관통 전극 주변 바이어싱 방법에 관한 것이다.
디지털 정보 기기 제품들, 예컨대 휴대 전화, 디지털 카메라, PDA 등의 소형 경량화, 고기능, 고성능화에 의하여, 반도체 패키지의 소형화, 박형화, 고밀도화가 요구되고 있다. 이와 아울러, 복수개의 반도체 칩들을 1개의 패키지에 탑재하는 3차원(3D) 반도체 기술이 주목받고 있다. 3차원 반도체 장치에서, 배선(wire)은 칩 면 내에 설치되는 통상 배선(이하 "면내 배선(in-plane wire)"이라 칭한다)과 칩간 배선(inter-chip wire)을 이용하여 배치된다. 칩간 배선으로는 반도체 칩의 기판 표면으로부터 이면까지 관통하는 관통 전극을 이용한 관통 배선이 사용된다.
본 발명이 이루고자 하는 기술적 과제는 관통 전극에 의한 칩 사이즈 오버헤드를 줄일 수 있는 반도체 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 관통 전극의 기생 용량을 줄이는 반도체 장치를 제공하는 데 있다.
상기 기술적 과제를 해결하기 위하여, 본 발명의 일면에 따른 반도체 장치는 관통 전극과 패드를 포함하고, 관통 전극을 패드 하부에 배치시킨다.
본 발명의 실시예들에 따라, 관통 전극은 반도체 장치 내 설계되는 회로의 내부 노드일 수 있으며, 패드와 전기적으로 분리될 수 있다.
본 발명의 실시예들에 따라, 관통 전극은 반도체 장치의 전원 노드일 수 있으며, 패드와 직접적으로 연결될 수 있다.
본 발명의 실시예들에 따라, 관통 전극은 원통형의 관통 전극이거나 링 타입의 관통 전극일 수 있다.
본 발명의 실시예들에 따라, 링 타입의 관통 전극은, 반도체 기판, 반도체 기판을 관통하고 그 외주에 제1 절연막으로 둘러싸인 원통형의 제1 금속 플러그, 반도체 기판 내에 제1 절연막으로 둘러싸인 제1 금속 플로그를 둘러싸는 분리된 반도체 기판, 그리고 반도체 기판을 관통하여 분리된 반도체 기판을 둘러싸고 제2 절연막으로 둘러싸인 제2 금속 플러그를 포함하고, 분리된 반도체 기판 내에 제1 절연막과의 계면으로부터 퍼지는 공핍층이 형성되도록 분리된 반도체 기판에 제1 바이어스 전압을 인가하되, 제1 바이어스 전압은 반도체 기판에 인가되는 제2 바이어스 전압과는 다르다.
본 발명의 실시예들에 따라, 제1 바이어스 전압은 음의 전압 레벨일 수 있으며, 제1 절연막과 분리된 반도체 기판과의 계면에 반전층을 형성하는 전압일 수 있다.
본 발명의 실시예들에 따라, 제2 바이어스 전압은 접지 전압일 수 있다.
본 발명의 실시예들에 따라, 제2 금속 플러그에는 접지 전압이 인가될 수 있다.
본 발명의 실시예들에 따라, 링 타입의 관통 전극은, 반도체 기판, 반도체 기판을 관통하고 그 내외주에 절연막으로 둘러싸인 링 모양의 금속 플러그, 반도체 기판 내에 절연막으로 둘러싸인 금속 플러그 안쪽의 분리된 반도체 기판을 포함하고, 분리된 반도체 기판 내에 절연막과의 계면으로부터 퍼지는 공핍층이 형성되도록 분리된 반도체 기판에 제1 바이어스 전압을 인가하되, 제1 바이어스 전압은 반도체 기판에 인가되는 제2 바이어스 전압과는 다르다.
본 발명의 실시예들에 따라, 링 타입의 관통 전극은, 반도체 기판, 반도체 기판을 관통하고 그 내외주에 제1 절연막으로 둘러싸인 링 모양의 제1 금속 플러그, 반도체 기판 내에 제1 절연막으로 둘러싸인 금속 플러그 안쪽의 제1 분리된 반도체 기판, 반도체 기판 내에 제1 절연막으로 둘러싸인 제1 금속 플로그를 둘러싸는 제2 분리된 반도체 기판, 그리고 반도체 기판을 관통하여 분리된 반도체 기판을 둘러싸고 제2 절연막으로 둘러싸인 제2 금속 플러그를 포함하고, 제1 및 제2 분리된 반도체 기판들 내에 제1 절연막과의 계면으로부터 퍼지는 공핍층을 형성되도록 제1 및 제2 분리된 반도체 기판들에 제1 바이어스 전압을 인가하되, 제1 바이어스 전압은 반도체 기판에 인가되는 제2 바이어스 전압과는 다르다.
본 발명의 실시예들에 따라, 패드는 반도체 장치의 웨이퍼 테스트 시 테스트되지 않는 패드일 수 있다.
상술한 본 발명의 반도체 장치는, 관통 전극을 패드 하부에 배치함에 따라, 관통 전극이 형성되는 영역을 패드와 분리하여 별도로 설정함에 따른 칩 사이즈 오버헤드를 줄인다.
그리고, 반도체 장치는 분리된 반도체 기판에 음의 바이어스 전압을 인가하여 관통 전극을 둘러싸는 절연막과 분리된 반도체 기판의 계면으로부터 퍼지는 공핍층이 형성시킨다. 이에 따라, 관통 전극의 기생 용량을 줄이고, 관통 전극으로 전송되는 신호의 고속화가 실현되고, 신호 전송 시 소비 전력의 증대가 방지된다.
게다가, 반도체 장치는 분리된 반도체 기판에는 음의 바이어스 전압을 인가하고, 회로 패턴들을 구성하는 트랜지스터들의 형성 영역인 메인 반도체 기판에는 접지 전압을 인가한다. 이에 따라, 회로 패턴들을 구성하는 트랜지스터들의 소자 특성이 안정적이다.
또한, 반도체 장치는 반도체 기판과 분리된 반도체 기판과의 사이에 존재하는 제2 금속 플러그를 접지 전압에 연결시킴에 따라, 쉴딩(shielding) 효과도 갖게 된다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하는 도면이다.
도 2는 도 1의 제1 칩의 패드들의 상부 면을 설명하는 도면이다.
도 3은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하는 도면이다.
도 4는 도 3의 관통 전극 구조를 설명하는 제1 예의 도면이다.
도 5는 도 3의 관통 전극이 갖는 기생 용량의 구성을 나타내는 도면이다.
도 6a는 반도체 기판에 인가하는 바이어스 전압의 변화에 대한 공핍층의 두께의 변화를 보여주는 그래프이다.
도 6b는 반도체 기판에 인가되는 바이어스 전압의 변화에 대한 용량비 변화를 보여주는 그래프이다.
도 7은 도 3의 관통 전극 구조의 상단면을 설명하는 도면이다.
도 8a 내지 도 8f는 도 3의 관통 전극의 제조 공정을 설명하는 도면들이다.
도 9는 도 3의 관통 전극 구조를 설명하는 제2 예의 도면이다.
도 10은 도 9의 관통 전극 구조의 상단면을 설명하는 도면이다.
도 11은 도 3의 관통 전극 구조를 설명하는 제3 예의 도면이다.
도 12는 도 11의 관통 전극 구조의 상단면을 설명하는 도면이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하는 도면이다. 도 1을 참조하면, 반도체 장치(10)는 인쇄 회로 기판(250) 상에 제1 칩(100)과 제2 칩(200)이 적층된 구조를 갖는다. 반도체 장치(10)는 인쇄 회로 기판(250) 상에 적층된 2개의 칩(100, 200)을 포함하는 데, 이에 한정되지 않고 2개 이상의 칩들을 적층할 수 있다. 제1 및 제2 칩(100, 200)은 상단 면인 제1 면(102, 202)과 하단 면인 제2 면(104, 204)으로 구성된다. 제1 면(102, 202)에는 제1 및 제2 칩들(100, 200)의 회로 패턴들(110, 210)이 배치되고, 제2 면(104, 204)은 제1 및 제2 칩들(100, 200)의 웨이퍼 뒷면이 된다.
제1 칩(100)의 회로 패턴(110)의 신호 라인들은 도전성 물질로 매립된 제1 비아홀(112a, 112b)을 통하여 제1 메탈 라인(114a, 114b)과 연결된다. 제1 메탈 라인(114a)은 도전성 물질로 매립된 제2 비아홀(116a)을 통하여 제2 메탈 라인(120a)과 연결된다. 제2 메탈 라인(120a)은 제1 칩(100)의 패드가 된다. 제1 칩(100)의 패드(120a)는 전극 패드(122a)를 통하여 솔더볼(124a)과 연결된다. 솔더볼(124a)은 인쇄 회로 기판(250)의 전극 패드(252)와 연결된다.
제1 칩(100)의 회로 패턴(110)과 연결되는 제1 비아홀(112b)은 제1 메탈 라인(114b)과 연결되고, 제1 메탈 라인(114b)은 관통 전극(130a)과 연결된다. 관통 전극(130a)은 패드(120a) 하부에 형성되어 있고, 패드(120a)와는 직접적으로 연결되지 않고 전기적으로 분리되어 있다. 관통 전극(130a)는 내부 노드 관통 전극이 된다.
제1 칩(100)으로 전원을 공급하는 패드인 제2 메탈 라인(120b)은 전극 패드(122b)를 통하여 솔더볼(124b)과 연결된다. 솔더볼(124b)은 인쇄 회로 기판(250)의 전극 패드(254)와 연결된다. 전원 패드(120b)는 도전성 물질로 매립된 제2 비아홀(116b)을 통하여 제1 메탈 라인(114c)과 연결된다. 제1 메탈 라인(114c)은 관통 전극(130b)과 연결된다. 전원 패드(120b)는 관통 전극(130b)과 직접 연결된다. 관통 전극(130b)는 전원 관통 전극이 된다.
제1 칩(100)에서, 면내 배선(105)을 이루는 제1 비아홀들(112a, 112b), 제1 메탈 라인들(114a, 114b, 114c), 제2 메탈 라인들(120a, 120b) 그리고 전극 패드들(122a, 122b)은 각각의 반도체 공정 단계에서 형성되는 서로 다른 절연막들에 의해 분리되는 데, 설명의 편의를 위하여 하나의 층간 절연막(111)에 의해 분리되는 것으로 설명한다.
관통 전극(130a, 130b)은 원통형 구조를 갖는다. 관통 전극(130a, 130b)을 하부에 배치하는 패드들(120a, 120b)은 제1 칩(100)의 웨이퍼 테스트 시 프로빙되지 않는, 즉 웨이퍼 테스트되지 않는 것이 바람직하다. 왜냐하면, 웨이퍼 테스트 시 패드에 생기는 프로브 마크(probe mark)에 의해 패드 하부의 관통 전극이 손상을 입을 수 있기 때문이다.
제2 칩(200)은 제1 칩(100)과 이종의 칩일 수 있다. 제2 칩(200)의 회로 패턴(210)은 제1 칩(100)의 회로 패턴(110)과 다를 수 있다. 제2 칩(200)의 솔더볼들(224a, 224b)은 제1 칩(100)의 관통 전극들(130a, 130b)과 연결되고, 면내 배선(205)을 통하여 회로 패턴(210)과 연결된다. 제2 칩(200)의 솔더 볼(224b)은 제2 칩(200) 내 전극 패드(222b)와 패드(220b)를 통해 관통 전극(230b)과 연결된다. 이에 따라, 제1 칩(100)의 패드(120b) 하부의 관통 전극(130b)과 제2 칩(200)의 패드(220b) 하부의 관통 전극(230b)이 동일한 위치에 배치된다.
인쇄 회로 기판(250)은 반도체 장치(10)가 장착되는 시스템의 보드일 수 있다. 인쇄 회로 기판(250)은 반도체 칩(10)과 접촉하는 인터포저 칩이 될 수도 있다. 또한, 인쇄 회로 기판(250)은 반도체 칩(10)의 패키지 기판일 수도 있다.
도 2는 도 1의 제1 칩(100)의 패드들의 상부 면을 설명하는 도면이다. 도 2를 참조하면, 제1 칩(100)의 패드들(120a ~ 120f)은 일정 패드 간격을 두고 배열된다. 제1 칩(100)의 패드들(120a ~ 120f)의 하부에는 관통 전극들(130a ~ 130f)이 형성되어 있다. 제1, 제3, 제4 및 제6 패드(120a, 102c, 120d, 120f) 각각은 회로 패턴(110, 110c, 110d, 110f)을 통하여 관통 전극(130a, 130c, 130d, 130f)과 연결되고, 제2 및 제5 패드(120b, 120e) 각각은 관통 전극(130b, 130e)과 직접 연결된다. 관통 전극(130a, 130c, 130d, 130f) 각각은 제1 칩(100)의 내부 노드가 되고, 관통 전극(130b, 130e)은 제1 칩(100)의 전원 노드가 된다. 관통 전극(130a ~ 130f)을 패드(120a ~ 120f) 하부에 배치함에 따라, 관통 전극이 형성되는 영역을 패드와 분리하여 별도로 설정함에 따라 칩 사이즈가 커지는 부담을 줄일 수 있다.
다시, 도 1로 돌아가서, 관통 전극(130a, 130b)을 이용한 관통 배선은 면내 배선과 비교하여 전기적 특성이 크게 다르다. 면내 배선은 통상적으로 폭이 1um 이하의 배선으로 구성되는 데 반해, 관통 전극(130a, 130b)은 예컨대, 10um 이상의 폭을 필요로 한다. 관통 전극(130a, 130b)이 큰 폭으로 형성되는 이유는 반도체 제조 공정상 반도체 기판에 정밀도가 높고 종횡비가 높은 관통 홀을 형성하기가 곤란하기 때문이다.
일반적으로, 배선 저항은 배선의 단면적에 반비례한다. 폭이 큰, 즉 단면적이 큰 관통 전극(130a, 130b)은 면내 배선에 비해 저항치가 작아진다. 그런데, 배선과 반도체 기판 사이의 기생 용량은 배선과 대향하는 기판 면적에 비례한다. 이에 따라, 단면적이 크고 주위 길이가 긴 관통 전극(130a, 130b)은 반도체 기판과의 사이의 기생 용량이 면내 배선에 비하여 커진다.
관통 전극(130a)은 제1 칩(100)의 내부 노드로서, 클럭 신호, 제어 신호 또는 데이터 등의 신호 전송이 이루어진다. 신호 전송마다 관통 전극(130a)의 기생 용량을 충방전시키지 않으면, 신호를 고속으로 전송할 수 없게 된다. 또한, 소비 전력이 기생 용량에 비례하여 증대되는 문제점이 있다. 이에 따라, 관통 전극(130a)의 기생 용량을 가능한 한 작게 할 필요가 있다.
도 3은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하는 도면이다. 도 3을 참조하면, 반도체 장치(30)은, 도 1의 반도체 장치(10)와 비교하여, 링 타입의 관통 전극(330a, 330b)을 구비한다는 점에서 차이가 있고, 나머지 구성 요소들은 동일하다. 설명의 중복을 피하기 위하여, 나머지 구성 요소들에 대한 설명은 생략된다.
도 4는 도 3의 관통 전극(330a, 330b) 구조를 설명하는 제1 예의 도면이다. 도 4를 참조하면, 관통 전극(330aI)은 반도체 기판(300)의 두께 방향에 내재되는 약 원통형의 제1 금속 플러그(320)와 제1 금속 플러그(320)의 외주에 배치되는 절연막(310)을 포함한다. 제1 금속 플러그(320)는 층간 절연막(111) 상에 형성된 제1 메탈 라인(111)에 접촉된다. 절연막(310)을 끼운 제1 금속 플러그(320)는 분리된 반도체 기판(300a)에 의해 둘러싸인다. 분리된 반도체 기판(300a)은 회로 패턴들이 형성되는 소자 형성 영역의 메인 반도체 기판(300)과 분리되어 있다. 분리된 반도체 기판(300a)과 메인 반도체 기판(300) 사이에는 절연막(310)으로 둘러싸인 제2 금속 플러그(320a)가 형성되어 있다.
분리된 반도체 기판(300a)에는 음(-)의 바이어스 전압(VBB)이 인가된다. 이에 따라, 도 5에 도시된 바와 같이, 반도체 기판(300a) 내에 공핍층(400)이 형성된다. 공핍층(400)이 형성되면, 관통 전극(330a)의 총 기생 용량(C)은 제1 금속 플러그(320)와 반도체 기판(300a) 사이의 기생 용량(C0)와 공핍층(400)의 용량(CS)가 직렬로 접속되는 값과 같다.
Figure pat00001
도 6a에 도시된 그래프는 반도체 기판(300a)에 인가하는 바이어스 전압(VBB)의 변화에 대한 공핍층의 두께의 변화를 계산한 결과이다. 도 6a의 그래프에서 알 수 있듯이, 반도체 기판(300a)에 인가되는 바이어스 전압(VBB)이 일정한 경우, p형 불순물 농도가 적어짐에 따라 공핍층(400)은 두꺼워진다. 어느 농도에 있어서는 반도체 기판(300a)에 인가하는 바이어스 전압(VBB)의 절대치를 크게 함에 따라 공핍층(400)의 두께가 증대된다. 그러나, 반도체 기판(300a)에 인가되는 바이어스 전압이 일정 전압을 넘게 되면, 절연막(310)과 분리된 반도체 기판(300a) 사이의 계면에 반전층이 형성되고, 이 반전층에 전하가 쌓이기 때문에 공핍층(400)은 그 이상 두꺼워지지 않고 일정해진다.
도 6b에 도시된 그래프는 p형 불순물 농도가 서로 다른 반도체 기판(300a)에 인가되는 바이어스 전압(VBB)의 변화에 대한 용량비(C/C0) 변화를 계산한 결과이다. C0는 반도체 기판(300a)에 바이어스 전압(VBB)을 인가하지 않았을 때의 관통 전극(330a)의 기생 용량이고, C는 반도체 기판(300a)에 바이어스 전압(VBB)이 인가되었을 때의 관통 전극(330a)의 기생 용량이다. 도 6b의 그래프로부터 알 수 있듯이, 예를 들어 반도체 기판(300a)의 P형 불순물 농도를 1e15cm-3 라고 한다면, 반도체 기판(300a)에 -1V의 바이어스 전압(VBB)을 인가한 때의 관통 전극(330a)의 기생 용량은 바이어스 전압(VBB)을 인가하지 않았을 때의 50% 까지 감소한다. 이에 따라, 관통 전극(330aI)으로 전송되는 신호의 고속화가 실현되고, 신호 전송 시 소비 전력의 증대가 방지된다.
다시, 도 4로 돌아가서, 회로 패턴들이 형성되는 소자 형성 영역의 메인 반도체 기판(300)에는 접지 전압(VSS)이 인가된다. 이에 따라, 회로 패턴들을 구성하는 트랜지스터들의 소자 특성이 안정적이다. 반도체 기판(300)과 분리된 반도체 기판(300a) 사이의 금속 플러그(320a)는 접지 전압(VSS)에 연결될 수 있다. 이에 따라, 쉴딩(shielding) 효과를 갖게 된다.
도 7은 도 3의 관통 전극(330a) 구조의 상단면을 설명하는 도면이다. 도 7을 참조하면, 관통 전극(330aI)은 반도체 기판(300)에 관통되고, 그 중심부로부터 제1 금속 플러그(320) - 절연막(310) - 분리된 반도체 기판(300a) - 절연막(310) - 제2 금속 플러그(320a) - 절연막(310)으로 구성되는 링 구조로 형성되어 있다. 제1 금속 플러그(320)는 신호 전송 라인이 되고, 분리된 반도체 기판(300a)에는 음의 바이어스 전압(VBB)이 인가된다. 제2 금속 플러그(320a)에는 접지 전압(VSS)이 연결될 수 있다.
도 8a 내지 도 8f는 도 4의 관통 전극(330aI)의 제조 공정을 설명하는 도면들이다. 도 8a는 관통 전극(330aI)을 형성하는 반도체 기판(300)을 보여준다. 반도체 기판(300)의 상단 면(302)에는 소자 형성 영역에 회로 패턴들(미도시)이 형성된 상태에 있다. 도 8b는 소자 형성 영역 이외의 반도체 기판(300)에 트랜치(305)를 형성한다. 트랜치(305)는 반응성 이온 에칭(RIE) 공정 또는 레이저(laser) 공정을 이용하여 형성한다.
도 8c는 반도체 기판(300)표면과 트랜치(305)의 내측 면으로 절연막(310)을 형성한다. 절연막(310)은 유전률이 비교적 작은 것이 바람직하다. 절연막(310)은 기상 화학 증착 공정에 의하여 예컨대, SiO2, SiNX, TiO2, Al2O3 등으로 형성하는 것이 바람직하다.
도 8d는 반도체 기판(300)의 트랜치(305) 내측 면에 절연막(310)이 형성되어 있는 트랜치(305) 내에 금속 플러그(320)를 형성한다. 금속 플러그(320)는 스퍼터(sputter) 공정, 기상 화학 증착 공정, 도금법 등으로 형성할 수 있다. 특히, 도전성의 페이스트를 이용한 스크린 인쇄법은 간단한 공정으로 트랜치(305)를 메울 수 있기 때문에 바람직하다. 도전성의 페이스트로서는, 예를 들어 수십 nm 의 직경을 가지는 금속 미립자가 유기 용재나 환원제로 분산되는 것이 바람직하다. 페이스트 중에 포함되는 금속 미립자는 구리(Cu), 금(Au) 또는 은(Ag) 등을 사용할 수 있다.
도 8e는 금속 플러그(320)와 접촉하는 제1 메탈 라인(114b)을 형성한다. 금속 플러그(320)가 형성된 반도체 기판(300) 위에 층간 절연막(111)을 도포하고, 금속 플러그(320)와 접속해야 할 부분에 대응하는 위치에 드라이 에칭 공법에 따라 층간 절연막(111)에 개구부를 형성한다. 개구부를 갖는 층간 절연막(111) 위에 제1 메탈 배선(114b)을 형성한다. 제1 메탈 배선(114b)은 티탄/텅스텐(Ti/W) 합금, 구리(Cu), 알루미늄(Al) 등의 금속 도전막으로 형성된다.
도 8f는, 도 8d의 반도체 기판(300) 이면에 화학 기계 연마(CMP) 공정에 의해, 반도체 기판(300)의 이면 부분을 연마 제거하고 금속 플러그(320) 및 절연막(310)으로 구성되는 관통 전극(330a)의 단부를 노출시킨다. 화학 기계 연마(CMP) 공정을 행한 뒤, 반도체 기판(300) 이면의 전류 응력에 의한 데미지 층을 제거한다. Ti/W 합금 또는 Cu 층에서 시드(seed) 층을 형성하고, 감광성 수지의 도포, 노광 및 현상을 행하고, 시드 층을 소정 형상으로 에칭한 뒤 전해 도금법에 따라서 Cu 층을 형성한다. 이에 따라, 도 4와 같은 관통 전극(330aI) 구조를 얻게 된다.
도 9는 도 3의 관통 전극(330a) 구조를 설명하는 제2 예의 도면이다. 도 9를 참조하면, 관통 전극(330aII)은 반도체 기판(900)의 두께 방향에 내재되는 링 타입의 금속 플러그(920)와 금속 플러그(920)의 내외주에 배치되는 절연막(910)을 포함한다. 금속 플러그(920)는 층간 절연막(111) 상에 형성된 제1 메탈 라인(114b)에 접촉된다. 절연막(310)을 끼운 링 타입의 금속 플러그(920) 안쪽에는 분리된 반도체 기판(900a)이 존재한다. 분리된 반도체 기판(900a)은 회로 패턴들이 형성되는 소자 형성 영역의 메인 반도체 기판(900)과 분리되어 있다.
분리된 반도체 기판(900a)에는 음(-)의 바이어스 전압(VBB)이 인가되고, 메인 반도체 기판(900)에는 접지 전압(VBB)이 인가된다. 분리된 반도체 기판(900a)에 음의 바이어스 전압(VBB)을 인가함에 따라 관통 전극(330a)의 기생 용량이 감소한다. 이에 따라, 관통 전극(330aII)으로 전송되는 신호의 고속화가 실현되고, 신호 전송 시 소비 전력의 증대가 방지된다. 메인 반도체 기판(900)에 접지 전압(VSS)을 인가함에 따라, 메인 반도체 기판(900)에 형성되며 회로 패턴들을 구성하는 트랜지스터들의 소자 특성이 안정적이다.
도 9의 관통 전극(330aII)은 앞서 설명한 도 8a 내지 도 8e의 제조 공정과 동일한 방법으로 제조된다. 다만, 도 8a 내지 도 8e에서는 반도체 기판(300)에 원통형의 트랜치 1개와 링 타입의 트랜치(305) 1개를 형성한 후, 2개 트랜치(305)를 매립하는 절연막과 금속 플러그를 형성하는 방법에 대하여 설명하였지만, 도 9의 관통 전극(330aII)은 반도체 기판(900)에 링 타입의 트랜치 1개를 형성한 후 1개 트랜치를 매립하는 절연막과 금속 플러그를 형성한다는 점에서만 차이가 있다. 설명의 중복을 피하기 위하여, 도 9의 관통 전극(330aII) 형성을 위한 각 공정별 구체적인 설명은 생략된다.
도 10은 도 9의 관통 전극(330aII) 구조의 상단면을 설명하는 도면이다. 도 10을 참조하면, 관통 전극(330aII)은 반도체 기판(1100)에 링 타입으로 관통되고, 그 중심부로부터 분리된 반도체 기판(900a) - 절연막(910) - 금속 플러그(920) - 절연막(910)으로 구성되는 링 구조로 형성되어 있다. 금속 플러그(920)는 신호 전송 라인이 되고, 분리된 반도체 기판(900a)에는 음의 바이어스 전압(VBB)이 인가되고, 메인 반도체 기판(900)에는 접지 전압(VSS)이 연결된다.
도 11은 도 3의 관통 전극(330a) 구조를 설명하는 제3 예의 도면이다. 도 11을 참조하면, 관통 전극(330aIII)은 반도체 기판(1100)의 두께 방향에 내재되는 링 타입의 금속 플러그들(1120, 1120a)과 금속 플러그(1120, 1120a)의 외주에 배치되는 절연막(1110)을 포함한다. 제1 금속 플러그(1120)는 층간 절연막(111) 상에 형성된 제1 메탈 라인(114b)에 접촉된다. 절연막(1110)을 끼운 링 타입의 제1 금속 플러그(1120) 안쪽에는 제1 분리된 반도체 기판(1100a)이 존재한다. 제1 금속 플러그(1120)와 제2 금속 플러그(1120a) 사이에는 제2 분리된 반도체 기판(1100b)이 존재한다. 제1 및 제2 분리된 반도체 기판(1100a, 1100b)은 회로 패턴들이 형성되는 소자 형성 영역의 메인 반도체 기판(1100)과 분리되어 있다.
제1 및 제2 분리된 반도체 기판(1100a, 1100b)에는 음(-)의 바이어스 전압(VBB)이 인가되고, 메인 반도체 기판(1100)에는 접지 전압(VBB)이 인가된다. 제1 및 제2 분리된 반도체 기판(900a)에 음의 바이어스 전압(VBB)을 인가함에 따라 관통 전극(330a)의 기생 용량이 감소한다. 이에 따라, 관통 전극(330aIII)으로 전송되는 신호의 고속화가 실현되고, 신호 전송 시 소비 전력의 증대가 방지된다. 메인 반도체 기판(1100)에 접지 전압(VSS)을 인가함에 따라, 메인 반도체 기판(1100)에 형성되며 회로 패턴들을 구성하는 트랜지스터들의 소자 특성이 안정적이다. 반도체 기판(1100)과 제2 분리된 반도체 기판(1100b) 사이의 제2 금속 플러그(1120a)는 접지 전압(VSS)에 연결될 수 있다. 이에 따라, 쉴딩(shielding) 효과를 갖게 된다.
도 11의 관통 전극(330aIII)은 앞서 설명한 도 8a 내지 도 8e의 제조 공정과 동일한 방법으로 제조된다. 다만, 도 8a 내지 도 8e에서는 반도체 기판(300)에 원통형의 트랜치 1개와 링 타입의 트랜치(305) 1개를 형성한 후, 2개 트랜치(305)를 매립하는 절연막과 금속 플러그를 형성하는 방법에 대하여 설명하였지만, 도 11의 관통 전극(330aIII)은 반도체 기판(900)에 링 타입의 트랜치 2개를 형성한 후 2개 트랜치를 매립하는 절연막과 금속 플러그를 형성한다는 점에서만 차이가 있다. 설명의 중복을 피하기 위하여, 도 11의 관통 전극(330aIII) 형성을 위한 각 공정별 구체적인 설명은 생략된다.
도 12는 도 11의 관통 전극(330aIII) 구조의 상단면을 설명하는 도면이다. 도 12를 참조하면, 관통 전극(330aIII)은 반도체 기판(1100)에 관통되고, 그 중심부로부터 제1 분리된 반도체 기판(1100a) - 절연막(1110) - 제1 금속 플러그(1120) - 절연막(1110) - 제2 분리된 반도체 기판(1100b) - 절연막(1110) - 제2 금속 플러그(1120a) - 절연막(1110)으로 구성되는 환상 타입(annula type) 구조로 형성되어 있다. 제1 금속 플러그(1120)는 신호 전송 라인이 된다. 제1 및 제2 분리된 반도체 기판(1100a, 1100b)에는 음의 바이어스 전압(VBB)이 인가되고, 반도체 기판(1100)에는 접지 전압(VSS)이 인가된다. 제2 금속 플러그(1120a)에는 접지 전압(VSS)이 연결되어 쉴딩(shielding) 효과를 가질 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100, 200 : 반도체 칩 250 : 인쇄 회로 기판
110, 210 : 회로 패턴 112a, 112b : 제1 비아홀
111 : 층간 절연막
114a, 114b : 제1 메탈 라인 116a : 제2 비아홀
120a, 120b : 패드 122a, 122b : 전극 패드
124a, 124b : 솔더볼 130a, 130b, 330a, 330b : 관통 전극
320, 320a, 920, 1120, 1120a : 금속 플러그 305 : 트랜치
310, 910, 1110 : 절연막
300a, 900a, 1100a : 분리된 반도체 기판
300, 900, 1100 : 메인 반도체 기판 400 : 공핍층
VBB : 음의 바이어스 전압 VSS : 접지 전압

Claims (24)

  1. 관통 전극; 및
    패드를 구비하고,
    상기 관통 전극을 상기 패드 하부에 배치시키는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 관통 전극은
    상기 반도체 장치 내 설계되는 회로의 내부 노드인 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 관통 전극은
    상기 패드와 전기적으로 분리되는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 관통 전극은
    상기 반도체 장치의 전원 노드인 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 관통 전극은
    상기 패드와 직접적으로 연결되는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 관통 전극은
    원통형 구조를 갖는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서, 상기 관통 전극은
    링 타입의 구조를 갖는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서, 상기 관통 전극은
    반도체 기판;
    상기 반도체 기판을 관통하고, 그 외주에 제1 절연막으로 둘러싸인 원통형의 제1 금속 플러그;
    상기 반도체 기판 내에, 상기 제1 절연막으로 둘러싸인 상기 제1 금속 플로그를 둘러싸는 분리된 반도체 기판; 및
    상기 반도체 기판을 관통하여 상기 분리된 반도체 기판을 둘러싸고, 제2 절연막으로 둘러싸인 제2 금속 플러그를 구비하고,
    상기 분리된 반도체 기판 내에 상기 제1 절연막과의 계면으로부터 퍼지는 공핍층이 형성되도록 상기 분리된 반도체 기판에 제1 바이어스 전압을 인가하되, 상기 제1 바이어스 전압은 상기 반도체 기판에 인가되는 제2 바이어스 전압과는 다른 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서, 상기 제1 바이어스 전압은
    음의 전압 레벨인 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서, 상기 제1 바이어스 전압은
    상기 제1 절연막과 상기 분리된 반도체 기판과의 계면에 반전층을 형성하는 전압인 것을 특징으로 하는 반도체 장치.
  11. 제8항에 있어서, 상기 제2 바이어스 전압은
    접지 전압인 것을 특징으로 하는 반도체 장치.
  12. 제8항에 있어서, 상기 제2 금속 플러그는
    접지 전압이 인가되는 것을 특징으로 하는 반도체 장치.
  13. 제7항에 있어서, 상기 관통 전극은
    반도체 기판;
    상기 반도체 기판을 관통하고, 그 내외주에 절연막으로 둘러싸인 링 모양의 금속 플러그; 및
    상기 반도체 기판 내에, 상기 절연막으로 둘러싸인 상기 금속 플러그 안쪽의 분리된 반도체 기판을 구비하고,
    상기 분리된 반도체 기판 내에 상기 절연막과의 계면으로부터 퍼지는 공핍층이 형성되도록 상기 분리된 반도체 기판에 제1 바이어스 전압을 인가하되, 상기 제1 바이어스 전압은 상기 반도체 기판에 인가되는 제2 바이어스 전압과는 다른 것을 특징으로 하는 반도체 장치.
  14. 제13항에 있어서, 상기 제1 바이어스 전압은
    음의 전압 레벨인 것을 특징으로 하는 반도체 장치.
  15. 제14항에 있어서, 상기 제1 바이어스 전압은
    상기 제1 절연막과 상기 분리된 반도체 기판과의 계면에 반전층을 형성하는 전압인 것을 특징으로 하는 반도체 장치.
  16. 제13항에 있어서, 상기 제2 바이어스 전압은
    접지 전압인 것을 특징으로 하는 반도체 장치.
  17. 제7항에 있어서, 상기 관통 전극은
    반도체 기판;
    상기 반도체 기판을 관통하고, 그 내외주에 제1 절연막으로 둘러싸인 링 모양의 제1 금속 플러그; 및
    상기 반도체 기판 내에, 상기 제1 절연막으로 둘러싸인 상기 금속 플러그 안쪽의 제1 분리된 반도체 기판;
    상기 반도체 기판 내에, 상기 제1 절연막으로 둘러싸인 상기 제1 금속 플로그를 둘러싸는 제2 분리된 반도체 기판; 및
    상기 반도체 기판을 관통하여 상기 분리된 반도체 기판을 둘러싸고, 제2 절연막으로 둘러싸인 제2 금속 플러그를 구비하고,
    상기 제1 및 제2 분리된 반도체 기판들 내에 상기 제1 절연막과의 계면으로부터 퍼지는 공핍층을 형성되도록 상기 제1 및 제2 분리된 반도체 기판들에 제1 바이어스 전압을 인가하되, 상기 제1 바이어스 전압은 상기 반도체 기판에 인가되는 제2 바이어스 전압과는 다른 것을 특징으로 하는 반도체 장치.
  18. 제17항에 있어서, 상기 제1 바이어스 전압은
    음의 전압 레벨인 것을 특징으로 하는 반도체 장치.
  19. 제18항에 있어서, 상기 제1 바이어스 전압은
    상기 제1 절연막과 상기 분리된 반도체 기판과의 계면에 반전층을 형성하는 전압인 것을 특징으로 하는 반도체 장치.
  20. 제17항에 있어서, 상기 제2 바이어스 전압은
    접지 전압인 것을 특징으로 하는 반도체 장치.
  21. 제17항에 있어서, 상기 제2 금속 플러그는
    접지 전압이 인가되는 것을 특징으로 하는 반도체 장치.
  22. 제1항에 있어서, 상기 패드는
    상기 반도체 장치의 웨이퍼 테스트 시 테스트되지 않는 패드인 것을 특징으로 하는 반도체 장치.
  23. 제1항에 있어서, 상기 관통 전극은
    제2 반도체 장치의 솔더 볼과 접촉하는 것을 특징으로 하는 반도체 장치.
  24. 제23항에 있어서, 상기 제2 반도체 장치는
    상기 솔더볼과 접촉하는 패드 하부에 관통 전극을 구비하는 것을 특징으로 하는 반도체 장치
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