TW201505140A - 半導體裝置 - Google Patents

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Chia-Yin Chen
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Wen-Chih Chiou
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Abstract

本發明揭示一種半導體裝置，包括自一半導體基板的一前側延伸至一背側的一基底通孔電極(through-substrate via,TSV)。基底通孔電極包括鄰近於半導體基板背側的一凹陷或突起部。一隔離膜係形成於半導體基板的背側上。一導電層包括形成於基底通孔電極的凹陷或突起部上的第一部，以及形成於隔離膜上的第二部。一鈍化護層係部分覆蓋導電層。

Description

半導體裝置
本發明係有關一種半導體技術，且特別有關一種半導體裝置，其具有位於一基底通孔電極(through-substrate via,TSV)上的一背側內連結構。
由於各種電子部件(即，電晶體、二極體、電阻、電容等等)的集積度(integration density)的持續改進，半導體產業已經歷快速的成長。主要來說，集積度的改進來自於最小特徵尺寸(minimum feature size)不斷縮小而容許更多部件整合至既有的晶片面積內。這些集積度的改進本質上係二維(two-dimensional,2D)的形式，因為積體部件所佔的體積實際上位於半導體晶圓的表面。儘管微影技術的精進為二維積體電路製作帶來相當大的助益，二維空間所能擁有的密度還是有其物理限制。這些限制其中之一在於製作這些部件所需的最小尺寸。再者，當更多的裝置放入一晶片中，需具備更複雜的電路設計。
為了進一步增加電路密度，已開始創作三維(three-dimensional,3D)積體電路。在典型的三維積體電路製造中，將兩個晶片彼此接合，且在每一晶片與基板上的接墊之間形成電性連接。舉例來說，其中一種嘗試為使兩個晶片在彼此上方相互接合。接著將堆疊的晶片接合至一承載基板(carrier substrate)，並實施打線接合以將每一晶片上的接墊電性耦接至承載基板上的接墊。然而，為了要實施打線接合，承載基板需比晶片來得更大。最近的嘗試則著重於基底通孔電極(through-substrate via,TSV)。一般來說，可藉由蝕刻出貫穿基板的垂直開口，並於開口內填入例如銅的導電材料來形成基底通孔電極。接著，薄化基板的背側以露出基底通孔電極，並將其他晶片接合至露出的基底通孔電極上，進而形成堆疊晶片封裝體。
本發明之實施例係揭示一種半導體裝置，包括：一半導體基板；一基底通孔電極，自半導體基板的一前側延伸至一背側，且基底通孔電極包括鄰近於半導體基板的背側的一凹陷表面；一隔離膜，形成於半導體基板的背側上且未覆蓋基底通孔電極的凹陷表面；一導電層，包括形成於基底通孔電極的凹陷表面上的一第一部，以及形成於隔離膜上的一第二部，其中第一部為一凹陷部；以及一鈍化護層，部分覆蓋導電層。
本發明之另一實施例係揭示一種半導體裝置，包括：一半導體基板；一基底通孔電極，自半導體基板的一前側延伸至一背側，且基底通孔電極包括突出於半導體基板的背側的一凸起部；一隔離膜，包括形成於基底通孔電極的凸起部的側壁上的一第一部，以及形成於半導體基板的背側上的一第二部；一導電層，包括形成於基底通孔電極的凸起部上方的一第一部，以及形成於隔離膜的第二部上的一第二部；以及一鈍化護層，部分覆蓋導電層。
為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：
10‧‧‧半導體基板
10A‧‧‧半導體基板的前側
10B‧‧‧半導體基板的後側
10”‧‧‧薄化的半導體基板
10B”‧‧‧薄化的半導體基板的後側
12‧‧‧電路
14‧‧‧接觸窗
16‧‧‧內層介電層
18‧‧‧基底通孔電極結構
18A‧‧‧凹陷表面
18B‧‧‧凸起部
18T‧‧‧基底通孔電極結構的上表面
18S‧‧‧凸起部的側壁
20‧‧‧金屬層間介電層
22‧‧‧金屬化層
22T‧‧‧上金屬接點
24‧‧‧導電凸塊
26‧‧‧黏著層
28‧‧‧承載基板
30、302‧‧‧隔離膜
30A‧‧‧隔離膜的上表面
30C‧‧‧曲面
40‧‧‧導電層
40”‧‧‧導電元件
40A‧‧‧凹陷部
40D、40E‧‧‧導電元件的露出部分
40I‧‧‧導電層的第一部
40II‧‧‧導電層的第二部
40II”‧‧‧圖案化的導電層的第二部
40III‧‧‧導電層的第三部
40P‧‧‧平坦部
50‧‧‧圖案化的罩幕
60‧‧‧鈍化護層
62、64‧‧‧開口
302I‧‧‧隔離膜的第一部
302II‧‧‧隔離膜的第二部
第1-9圖繪示出根據一些實施例之一種半導體裝置形成方法的中間階段的剖面示意圖，上述半導體裝置具有一背側內連結構，其位於具有一凹陷表面的一基底通孔電極上。
第10-16圖繪示出根據一些實施例之其他半導體裝置形成方法的中間階段的剖面示意圖，上述半導體裝置具有一背側內連結構，其位於具有一凸起部的一基底通孔電極上。
可理解的是本說明書以下的揭露內容提供許多不同的實施例或範例，以實施本發明各個實施例中的不同特徵部件。而本說明書以下的揭露內容是敘述各個構件及其排列方式的特定範例，以求簡化發明的說明。然而，本發明可以許多不同的方式實施，而不應被解釋為限制於在此所述的實施例。相反地，提供這些實施例僅用以使說明書的敘述更為全面且完整，並能使本發明完整傳達至所屬技術領域具有通常知識者。然而，明顯的是一或多個實施例可在沒有這些特定細節的情況下施行。
在圖式中，膜層及區域的厚度及寬度係為了清楚表達而擴大。圖式中類似的標號係用以表示類似的元件。圖式中所繪示的元件及區域僅作為示意，故繪示於圖式中的相關尺 寸及間隔並無意圖限制本發明的範圍。
第1-9圖繪示出根據一些實施例之一種半導體裝置形成方法的中間階段的剖面示意圖，上述半導體裝置具有位於一基底通孔電極上的一背側內連結構。
請參照第1圖，半導體基板10具有形成於其上的電路12。半導體基板10可包括如摻雜或未摻雜的塊體(bulk)矽或絕緣層上覆半導體(semiconductor-on-insulator,SOI)基板的主動層。一般來說，絕緣層上覆半導體基板包括一半導體材料層，例如形成於絕緣層上的矽。絕緣層可例如為一埋藏氧化(buried oxide,BOX)層或一氧化矽層。於一基板上提供絕緣層，典型地如矽或玻璃基板。亦可使用其他種類的基板，例如多層或漸變(gradient)基板。形成於半導體基板10上的電路12可為適用於特定應用的任何類型電路。在一實施例中，電路包括形成於基板上的電子裝置且具有位於電子裝置上的一或多層介電層。可於介電層之間形成金屬層，以在電子裝置之間傳送電子訊號。亦可於一或多層介電層內形成電子裝置。舉例來說，電路12可包括彼此相接以實施一或多種功能的各種N型金氧半(N-type metal-oxide semiconductor,NMOS)及/或P型金氧半(PMOS)裝置，例如電晶體、電容、電阻、二極體、光二極體、熔絲以及類似物。上述功能可包括記憶體結構、處理結構、感測器、放大器、功率分配裝置、輸入/輸出電路或類似物。上述範例僅提供為示例用途以進一步說明示例性的應用，而並非意圖以任何方式限制其他實施例。其他類型的電路可適當的使用在既有的應用中。
此外，如第1圖所示，形成穿過內層介電(inter-layer dielectric,ILD)層16的接觸窗14，藉此提供電路12的電性接觸。內層介電層16可由低介電常數(low-K)的介電材料所形成，例如氧化矽、磷矽玻璃(phosphosilicate glass,PSG)、硼磷矽玻璃(borophosphosilicate glass,BPSG)、氟化矽玻璃(fluorinated silicate glass,FSG)、SiOxCy、旋轉塗佈玻璃、旋轉塗佈高分子、矽碳材料、上述之化合物、上述之複合物、上述之組合或類似物，且內層介電層16可藉由任何習知的方法來形成，例如旋轉塗佈、化學氣相沉積(chemical vapor deposition,CVD)或電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition,PECVD)。在一些實施例中，內層介電層16包括複數層介電層，其具有或不具有形成於相鄰介電層之間的蝕刻停止層。接觸窗14可例如藉由使用微影技術來沉積並圖案化位於內層介電層16上的光阻材料，藉此在欲形成接觸窗14的位置露出部分的內層介電層16以形成。可使用如異向性乾蝕刻製程的蝕刻製程以在內層介電層16中產生開口。可沿開口形成一擴散阻障層及/或一黏著層(未繪示)，並於開口內填入一導電材料。擴散阻障層可包括一或多層的TaN、Ta、TiN、Ti、CoW或類似物，且導電材料可包括銅、鎢、鋁、銀、上述組合或類似物，藉此形成接觸窗14。
根據一實施例，於半導體基板10內形成基底通孔電極結構18。基底通孔電極結構18為導電電極，其自半導體基板10的前側10A延伸至半導體基板10的深處。基底通孔電極結構18可藉由任何適合的方法來形成。舉例來說，在形成內層介 電層16之後，可藉由例如一或多道蝕刻製程、研磨製程(milling)、雷射技術或類似製程來形成延伸進入半導體基板10的開口。可沿開口形成用以作為隔離層的一襯墊層(liner)，並於開口內填入一導電材料。襯墊層可包括一或多層的介電層，例如氧化矽、氮化矽、氮氧化物、高分子、上述組合或類似物，且導電材料可包括一或多層的導電材料，例如銅、銅合金、鎢、鎢合金、鋁、銀、上述之組合或類似物，藉此形成基底通孔電極結構18。可在襯墊層與導電材料之間使用包括導電擴散阻障層在內的其他材料，例如TaN、Ta、TiN、Ti、CoW或類似物。應注意到將基底通孔電極結構18繪示為自內層介電層16的上表面延伸進入半導體基板10內僅為示例用途，其亦可採用其他類型的配置。舉例來說，在其他實施例中，基底通孔電極結構18可自半導體基板10前側10A的上表面開始延伸。舉例來說，在一實施例中，可在接觸窗14形成之後，藉由產生延伸進入半導體基板10的開口來形成基底通孔電極結構18。
於內層介電層16上形成一或多層金屬層間介電(inter-metal dielectric)層20及其相關的金屬化層22。在一些實施例中，一或多層金屬層間介電層20及其相關的金屬化層22係用以使電路彼此相接及提供對外的電性連接。在一實施例中，金屬化層22係用以電性連接基底通孔電極18及電路12。在一實施例中，金屬層間介電層20包括至少一或可能為複數層的low-k介電層，其具有低介電常數(k)值。在介電層20中，low-k介電材料的k值可例如低於3或低於2.5。金屬層間介電層20可由透過電漿增強化學氣相沉積技術、高密度電漿化學氣相沉積 (high-density plasma chemical vapor deposition,HDPCVD)或類似製程所形成的適當的介電材料所形成，且可包括中間蝕刻停止層。於最上層的金屬層間介電層20內提供上金屬接點22T以提供對外的電性連接。於上金屬接點22T上形成導電凸塊24，例如由銅、銅合金、鎢、鎢合金、銀、CuSn、AuSn、InAu、PbSn、AgSn或類似物所形成的金屬凸塊，並使用一黏著層26將半導體基板10貼附至一承載基板28。在一些實施例中，承載基板28於後續製造步驟中提供暫時的機械與結構支撐。承載基板28可包括玻璃、氧化矽、氧化鋁或類似物。黏著層26可為任何適當的黏著物，例如紫外光(UV)膠，其在暴露於紫外光時會失去黏著性。
第2圖所繪示為根據一實施例，對半導體基板10的背側10B實施薄化製程以露出基底通孔電極結構18。可使用機械研磨製程、化學機械研磨(chemical mechanical polishing,CMP)製程、蝕刻製程及/或上述組合來實施薄化製程。舉例來說，可先實施一平坦化製程，例如研磨或化學機械研磨，以露出基底通孔電極結構18。接著，可實施對基底通孔電極結構18與半導體基板10材料具有高蝕刻率選擇比的一溼式或乾式蝕刻製程以使半導體基板10凹陷，進而留下突出於薄化的半導體基板10”的背側10B”的基底通孔電極結構18。
接著，如第3圖所示，於薄化的半導體基板10”的背側10B”上形成隔離膜30，以覆蓋基底通孔電極結構18的突出部。在一實施例中，隔離膜30為一介電材料，例如SiN、氧化物、SiC、SiON、高分子或類似物，且可藉由旋轉塗佈、印刷、 化學氣相沉積或類似製程來形成。可進一步利用一蝕刻製程(溼式或乾式蝕刻)或一平坦化製程(研磨或化學機械研磨)以露出基底通孔電極結構18的突出的上表面18T。在一實施例中，上表面18T大抵上齊平於隔離膜30的上表面30A。
請參照第4圖，實施一蝕刻製程以使基底通孔電極結構18的上表面18T凹陷，進而使上表面18T成為一凹陷表面18A。凹陷表面18A低於隔離膜30的上表面30A。在一實施例中，可實施使用HBr/O2、HBr/Cl2/O2、SF6/Cl2、SF6電漿或類似物的一乾式蝕刻製程來使基底通孔電極結構18凹陷。在一實施例中，凹陷表面18A與上表面30A之間的距離介於1000Å至2μm之間。在一些實施例中，在此步驟中，鄰近凹陷表面18A的一部份的隔離膜30被蝕刻出一曲面30C。
現請參照第5圖，於隔離膜30及基底通孔電極結構18上沉積一導電層40。在一實施例中，藉由使用化學氣相沉積或物理氣相沉積技術來沉積一保形的(conformal)導電層，例如鋁、鋁合金、鎢、銅、鈦、鉭、TiN、TaN或類似物的膜層，以形成導電層40。在沉積導電層40時，其會複製下方特徵部件的形貌，進而在導電層40內形成一凹陷部40，其位置與基底通孔電極結構18的凹陷表面18A一致。導電層40亦包括一平坦部40P，其位置與隔離膜30的上表面30A一致。凹陷部40A低於平坦部40P的表面。
第6圖所繪示為根據一實施例，於導電層40上形成一圖案化的罩幕50。圖案化的罩幕50定義出部分的導電層40以作為導電接墊及/或重佈線。圖案化的罩幕50可為圖案化的光 阻罩幕、硬罩幕、上述組合或類似物。在一實施例中，於導電層40上沉積一光阻材料，並使用微影技術使其圖案化。為了精確設置光阻圖案，在使用光源以偵測及讀取來自光阻材料下方的材料層的反射訊號時，需要一目標位置。藉由使用凹陷的基底通孔電極結構18作為對準目標，可讀取及偵測從凹陷部40A及平坦部40P反射回來的訊號，且可藉由微影設備輕易對準階差高度(step height)，以使光阻材料在微影製程中可精確地圖案化及設置。
接著，如第7圖所示，實施一蝕刻製程來圖案化導電層40，以形成作為導電接墊及/或重佈線的導電元件40”。蝕刻製程可例如為溼式或乾式蝕刻製程。舉例來說，在導電層40為鋁的一實施例中，可實施使用Cl2及BCl3的蝕刻製程。在進行蝕刻製程之後，可藉由一灰化(ashing)製程，例如使用O2的電漿灰化製程，或是其他剝除製程來剝除圖案化的罩幕50，且可實施一清洗製程，例如在稀釋的氫氟酸或有機化學物中的溼浸潤(wet dip)，以去除來自導電元件40”及隔離膜30表面的任何汙染物。在一實施例中，導電元件40”物理接觸及電性連接基底通孔電極結構18，且其包括位於基底通孔電極結構18的凹陷表面18A上的凹陷部40A。在一些實施例中，導電元件40”亦包括自凹陷部40A所延伸出的平坦部40P，其物理接觸隔離膜30的上表面30A。導電元件40"可作為一重分佈層，以提供基底通孔電極結構18對外的電性連接及提供重佈線。導電元件40”可作為重佈線，其電性連接位在不同於基底通孔電極結構18位置的其他裝置，例如晶片、晶圓、封裝基板或類似物。以上結構 對於基底通孔電極結構18、基板上的電路及腳位(pin-out)的置放允許較大的彈性及較高的獨立度。
第8圖所繪示為根據一實施例，於導電元件40”及隔離膜30上形成鈍化護層60。鈍化護層60為一介電材料，例如SiN、氧化物、SiC、SiON、高分子、旋轉塗佈玻璃、上述之組合或類似物，其可藉由例如旋轉塗佈、印刷、化學氣相沉積或類似製程來形成。鈍化護層60的厚度係足以覆蓋導電元件40”。接著，如第9圖所示，藉由使用光阻材料、微影技術及蝕刻製程來圖案化鈍化護層60，且在蝕刻製程之後剝除光阻材料。在一實施例中，圖案化的鈍化護層60包括露出導電元件40”一部份40D的接觸開口62。根據一實施例，可於露出的部分40D上形成一連接元件。連接元件可為任何適當的導電材料，例如銅、鎳、錫、金、銀、焊料或類似物，且可藉由任何適當的方法來形成，其包括蒸鍍、電鍍、印刷、噴墨印刷(jetting)、凸塊焊接(stud bumping)、直接置放、打線接合或類似製程。接著，可實施其它適用於特定應用的後段製程技術。舉例來說，可去除承載基板28、可形成密封體、可實施單體化(singulation)製程以切割出個別晶片、可實施晶圓級或晶片級堆疊或是實施類似製程。然而，應注意到上述實施例可使用在許多不同場合。舉例來說，上述實施例可用在晶片對晶片接合組態、晶片對晶圓接合組態或晶圓對晶圓接合組態。
第10-16圖繪示出根據一些實施例之其他半導體裝置形成方法的中間階段剖面示意圖，上述半導體裝置具有位於一基底通孔電極上的一背側內連結構。除非特別指明，否則在 這些實施例中的標號代表繪示於第1-9圖實施例中的類似元件。
請參照第10圖，根據一實施例，對半導體基板10的背側10B實施薄化製程以露出基底通孔電極結構18。可使用機械研磨製程、化學機械研磨製程、蝕刻製程及/或上述組合來實施薄化製程。舉例來說，可先實施一平坦化製程，例如研磨或化學機械研磨，以露出基底通孔電極結構18。接著，可實施對基底通孔電極結構18與半導體基板10材料具有高蝕刻率選擇比的一溼式或乾式蝕刻製程以使半導體基板10凹陷，進而形成基底通孔電極結構18的凸起部18B，其突出於薄化的半導體基板10”的背側10B”。在一實施例中，凸起部18B上方與背側10B”的上表面之間的距離介於1000Å至2μm之間。
接著，如第11圖所示，形成隔離膜302以覆蓋薄化的半導體基板10”的背側10B”以及基底通孔電極結構18的凸起部18B。隔離膜302為一保形的薄膜，其可使用與第3圖所示的隔離膜30類似的製程與材料來形成。在一實施例中，隔離膜302覆蓋凸起部18B的上方18T及側壁18S。接著，利用一蝕刻製程(溼式或乾式蝕刻)或一平坦化製程(研磨或化學機械研磨)，自基底通孔電極結構18的突出部的上表面18T上去除隔離膜302，如第12圖所示。上表面18T藉此可再次露出，並在凸起部18B的側壁18S上留下隔離膜302的第一部302I，以及在薄化的半導體基板10”的背側10B”上留下隔離膜302的第二部302II。根據一實施例，上表面18T與第二部302II的上表面之間存在一階差高度。
現請參照第13圖，於隔離膜302及基底通孔電極結構18上沉積一導電層40。在一實施例中，藉由使用化學氣相沉積或物理氣相沉積技術來沉積一保形的導電層，例如鋁、鋁合金、鎢、銅、鈦、鉭、TiN、TaN或類似物的膜層，以形成導電層40。在沉積導電層40時，其會複製下方特徵部件的形貌，進而使導電層40包括位於基底通孔電極結構18的上表面18T上的的第一部40I、位於隔離膜302的第二部302II上的第二部40II，以及沿著隔離膜302的第一部302I的第三部40III。根據一實施例，第一部40I與第二部40II之間存在一階差高度。舉例來說，第一部40I的上表面與第二部40II的上表面之間的距離介於1000Å至2μm之間。
第14圖所繪示為根據一實施例，於導電層40上形成一圖案化的罩幕50。圖案化的罩幕50定義出部分的導電層40以作為導電接墊及/或重佈線。圖案化的罩幕50可為圖案化的光阻罩幕、硬罩幕、上述之組合或類似物。在一實施例中，於導電層40上沉積一光阻材料，並使用微影技術使其圖案化。藉由使用基底通孔電極結構18的凸起部18B作為對準目標，可讀取及偵測自第一部40I及第二部40II反射回來的訊號，且可藉由微影設備輕易對準階差高度，以使光阻材料在微影製程中可精確地圖案化及設置。
接著，如第15圖所示，實施一蝕刻製程來圖案化導電層40，以形成作為導電接墊及/或重佈線的導電元件40”。在蝕刻製程之後，可剝除圖案化的罩幕50。在一實施例中，導電元件40”物理接觸且電性連接基底通孔電極結構18，且其包 括位於基底通孔電極結構18的凸起部18B上的第一部40I。在一些實施例中，導電元件40”亦包括自第一部40I延伸出的第三部40III，其物理接觸沿著凸起部18B的側壁18S的隔離膜302。在一些實施例中，導電元件40"亦包括自第三部40III延伸出的圖案化的第二部40II"，其物理接觸部分的第二部302II。導電元件40"可作為重分佈層，以提供基底通孔電極結構18對外的電性連接及提供重佈線。導電元件40”可作為重佈線，其電性連接位在不同於基底通孔電極結構18位置的其他裝置，例如晶片、晶圓、封裝基板或類似物。以上結構對於基底通孔電極結構18、基板上的電路及腳位的置放允許較大的彈性及較高的獨立度。
第16圖繪示出於導電元件40”及隔離膜30上形成圖案化的鈍化護層60，其具有露出導電元件40”的一部份40E的開口64。根據一實施例，露出的部分40E位於第一部40I內，例如位於凸起部18B上。根據一實施例，可於露出的部分40E上形成一連接元件。連接元件可為任何適當的導電材料，例如銅、鎳、錫、金、銀、焊料或類似物，且可藉由任何適當的方法來形成，其包括蒸鍍、電鍍、印刷、噴墨印刷、凸塊焊接、直接置放、打線接合或類似製程。接著，可實施其它適用於特定應用的後段製程技術。舉例來說，可去除承載基板28、可形成密封體、可實施單體化製程以切割出個別晶片、可實施晶圓級或晶片級堆疊或是實施類似製程。然而，應注意到上述實施例可使用在許多不同場合。舉例來說，上述實施例可用在晶片對晶片接合組態、晶片對晶圓接合組態或晶圓對晶圓接合組態。
根據一些實施例，本發明提供一種半導體裝置，包括一半導體基板以及自半導體基板的一前側延伸至一背側的一基底通孔電極。基底通孔電極包括鄰近於半導體基板的背側的一凹陷表面。一隔離膜係形成於半導體基板的背側上且未覆蓋基底通孔電極的凹陷表面。一導電層包括一第一部，其為形成於基底通孔電極的凹陷表面上的一凹陷部，以及形成於隔離膜上的一第二部。一鈍化護層係部分覆蓋導電層。
根據一些實施例，本發明提供一種半導體裝置，包括一半導體基板以及自半導體基板的一前側延伸至一背側的一基底通孔電極。基底通孔電極包括突出於半導體基板的背側的一凸起部。一隔離膜包括形成於基底通孔電極的凸起部的側壁上的一第一部，以及形成於半導體基板的背側上的一第二部。一導電層包括形成於基底通孔電極的凸起部上方的一第一部，以及形成於隔離膜的第二部上的一第二部。一鈍化護層係部分覆蓋導電層。
儘管本發明已特定表示及描述其範例及實施例，所屬技術領域中具有通常知識者將可理解本發明具有許多實施例變化。儘管已詳細的描述實施例及其特徵，所屬技術領域中具有通常知識者亦能夠理解在不脫離實施例的精神和範圍內，可作任意之更動、替代與潤飾。
上述方法實施例敘述許多示例性步驟，但其不須以所示順序來實施。在本發明實施例的精神與範圍內，可適當地加入、替換、改變順序及/或移除上述步驟。結合不同請求向及/或不同實施例的實施例仍在本發明的範圍內，其對看完 本發明的所屬技術領域中具有通常知識者而言是明顯的。
10”‧‧‧薄化的半導體基板
18‧‧‧基底通孔電極結構
30‧‧‧隔離膜
40D‧‧‧導電元件的露出部分
60‧‧‧鈍化護層
62‧‧‧開口

Claims (10)

  1. 一種半導體裝置，包括：一半導體基板；一基底通孔電極，自該半導體基板的一前側延伸至一背側，且該基底通孔電極包括鄰近於該半導體基板的該背側的一凹陷表面；一隔離膜，形成於該半導體基板的該背側上且未覆蓋該基底通孔電極的該凹陷表面；一導電層，包括形成於該基底通孔電極的該凹陷表面上的一第一部，以及形成於該隔離膜上的一第二部，其中該第一部為一凹陷部；以及一鈍化護層，部分覆蓋該導電層。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該導電層的該第二部為一平坦部，且其中該鈍化護層覆蓋該導電層的該第一部，且露出該導電層的該第二部，或是該鈍化護層覆蓋該導電層的該第二部，且露出該導電層的該第一部。
  3. 如申請專利範圍第1項所述之半導體裝置，其中該凹陷表面低於該隔離膜表面。
  4. 如申請專利範圍第1項所述之半導體裝置，更包括一電路，形成於該半導體基板的該前側上。
  5. 如申請專利範圍第1項所述之半導體裝置，更包括：一介電層，形成於該半導體基板的該前側上，其中該基底通孔電極穿過該介電層；以及一金屬化層，形成於該介電層上且物理接觸該基底通孔電 極。
  6. 一種半導體裝置，包括：一半導體基板；一基底通孔電極，自該半導體基板的一前側延伸至一背側，且該基底通孔電極包括突出於該半導體基板的該背側的一凸起部；一隔離膜，包括形成於該基底通孔電極的該凸起部的側壁上的一第一部，以及形成於該半導體基板的該背側上的一第二部；一導電層，包括形成於該基底通孔電極的該凸起部上方的一第一部，以及形成於該隔離膜的該第二部上的一第二部；以及一鈍化護層，部分覆蓋該導電層。
  7. 如申請專利範圍第6項所述之半導體裝置，其中該導電層包括位於該隔離膜的該第一部上的一第三部，且其中該鈍化護層露出該導電層的該第一部且覆蓋該導電層的該第二部，或是該鈍化護層露出該導電層的該第二部且覆蓋該導電層的該第一部。
  8. 如申請專利範圍第6項所述之半導體裝置，其中該基底通孔電極的該凸起部上方高於該隔離膜的該第二部表面。
  9. 如申請專利範圍第6項所述之半導體裝置，更包括一電路，形成於該半導體基板的該前側上。
  10. 如申請專利範圍第6項所述之半導體裝置，更包括：一介電層，形成於該半導體基板的該前側上，其中該基底 通孔電極穿過該介電層；以及一金屬化層，形成於該介電層上且物理接觸該基底通孔電極。
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