KR20210015071A - 반도체 패키지 - Google Patents
반도체 패키지 Download PDFInfo
- Publication number
- KR20210015071A KR20210015071A KR1020190093355A KR20190093355A KR20210015071A KR 20210015071 A KR20210015071 A KR 20210015071A KR 1020190093355 A KR1020190093355 A KR 1020190093355A KR 20190093355 A KR20190093355 A KR 20190093355A KR 20210015071 A KR20210015071 A KR 20210015071A
- Authority
- KR
- South Korea
- Prior art keywords
- molding layer
- conductive post
- redistribution
- layer
- conductive
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 175
- 238000000465 moulding Methods 0.000 claims abstract description 131
- 238000000034 method Methods 0.000 claims description 46
- 239000010949 copper Substances 0.000 claims description 19
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 10
- 229910052802 copper Inorganic materials 0.000 claims description 10
- 229920006336 epoxy molding compound Polymers 0.000 claims description 5
- 230000000149 penetrating effect Effects 0.000 claims 1
- 239000000463 material Substances 0.000 description 29
- 239000000758 substrate Substances 0.000 description 25
- 230000008569 process Effects 0.000 description 24
- 229920002120 photoresistant polymer Polymers 0.000 description 15
- 229910052751 metal Inorganic materials 0.000 description 13
- 239000002184 metal Substances 0.000 description 13
- 239000011810 insulating material Substances 0.000 description 8
- 239000010936 titanium Substances 0.000 description 8
- 238000007747 plating Methods 0.000 description 7
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- 230000007423 decrease Effects 0.000 description 5
- 239000004642 Polyimide Substances 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- 239000011777 magnesium Substances 0.000 description 4
- 239000011572 manganese Substances 0.000 description 4
- 229920001721 polyimide Polymers 0.000 description 4
- 229910000679 solder Inorganic materials 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 229920006393 polyether sulfone Polymers 0.000 description 3
- 229920002530 polyetherether ketone Polymers 0.000 description 3
- 229920000069 polyphenylene sulfide Polymers 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 3
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 2
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 description 2
- PWHULOQIROXLJO-UHFFFAOYSA-N Manganese Chemical compound [Mn] PWHULOQIROXLJO-UHFFFAOYSA-N 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910052790 beryllium Inorganic materials 0.000 description 2
- ATBAMAFKBVZNFJ-UHFFFAOYSA-N beryllium atom Chemical compound [Be] ATBAMAFKBVZNFJ-UHFFFAOYSA-N 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000005553 drilling Methods 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 229910052749 magnesium Inorganic materials 0.000 description 2
- 229910052748 manganese Inorganic materials 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 150000002894 organic compounds Chemical class 0.000 description 2
- 229920000620 organic polymer Polymers 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- -1 poly(phenylene sulfide) Polymers 0.000 description 2
- 239000002861 polymer material Substances 0.000 description 2
- 229910052702 rhenium Inorganic materials 0.000 description 2
- WUAPFZMCVAUBPE-UHFFFAOYSA-N rhenium atom Chemical compound [Re] WUAPFZMCVAUBPE-UHFFFAOYSA-N 0.000 description 2
- 229910052707 ruthenium Inorganic materials 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 239000004593 Epoxy Substances 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- 239000004696 Poly ether ether ketone Substances 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 229910003481 amorphous carbon Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- JUPQTSLXMOCDHR-UHFFFAOYSA-N benzene-1,4-diol;bis(4-fluorophenyl)methanone Chemical compound OC1=CC=C(O)C=C1.C1=CC(F)=CC=C1C(=O)C1=CC=C(F)C=C1 JUPQTSLXMOCDHR-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000003575 carbonaceous material Substances 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000032798 delamination Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 150000002430 hydrocarbons Chemical class 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 238000000608 laser ablation Methods 0.000 description 1
- 238000005272 metallurgy Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 229920003208 poly(ethylene sulfide) Polymers 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 239000012815 thermoplastic material Substances 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
- 239000013585 weight reducing agent Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
- H01L23/293—Organic, e.g. plastic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
- H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
- H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
- H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0237—Disposition of the redistribution layers
- H01L2224/02379—Fan-out arrangement
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1047—Details of electrical connections between containers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
- H01L23/145—Organic substrates, e.g. plastic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49822—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/1815—Shape
- H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
- H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Geometry (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명의 기술적 사상은 칩 패드를 포함하는 반도체 칩; 상기 반도체 칩 상의 하부 재배선 구조물로서, 하부 재배선 절연층 및 상기 반도체 칩의 상기 칩 패드에 전기적으로 연결된 하부 재배선 패턴을 포함하는 상기 하부 재배선 구조물; 상기 반도체 칩의 적어도 일부를 덮는 몰딩층; 및 상기 몰딩층 내에 배치된 도전성 포스트로서, 하면은 상기 하부 재배선 구조물의 상기 하부 재배선 패턴에 접촉하고, 상면은 오목한 형상을 가지는 상기 도전성 포스트를 포함하는 반도체 패키지를 제공한다.
Description
본 발명의 기술적 사상은 반도체 패키지에 관한 것으로서, 보다 상세하게는 팬-아웃(fan-out) 반도체 패키지에 관한 것이다.
최근 전자 제품 시장은 휴대용 장치의 수요가 급격하게 증가하고 있으며, 이로 인하여 이들 전자 제품에 실장되는 전자 부품들의 소형화 및 경량화가 지속적으로 요구되고 있다. 전자 부품들의 소형화 및 경량화를 위하여, 이에 탑재되는 반도체 패키지는 그 부피가 점점 작아지면서도 고용량의 데이터를 처리할 것이 요구되고 있다. 특히, 입출력(I/O) 단자의 개수가 증가한 고집적화된 반도체 칩은 입출력 단자 사이의 간격이 감소하여 입출력 단자 사이의 간섭이 발생할 수 있다. 이러한 입출력 단자 사이의 간섭을 제거하기 위해, 입출력 단자 사이의 간격을 증가시킬 수 있는 팬 아웃 반도체 패키지가 사용되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 패키지를 제공하는 것이다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 칩 패드를 포함하는 반도체 칩; 상기 반도체 칩 상의 하부 재배선 구조물로서, 하부 재배선 절연층 및 상기 반도체 칩의 상기 칩 패드에 전기적으로 연결된 하부 재배선 패턴을 포함하는 상기 하부 재배선 구조물; 상기 반도체 칩의 적어도 일부를 덮는 몰딩층; 및 상기 몰딩층 내에 배치된 도전성 포스트로서, 하면은 상기 하부 재배선 구조물의 상기 하부 재배선 패턴에 접촉하고, 상면은 오목한 형상을 가지는 상기 도전성 포스트를 포함하는 반도체 패키지를 제공한다.
또한, 상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 하부 재배선 절연층 및 하부 재배선 패턴을 포함하는 하부 재배선 구조물; 상기 하부 재배선 절연층의 제1 면 상에 배치되고, 상기 하부 재배선 패턴에 전기적으로 연결된 하부 반도체 칩; 상기 하부 재배선 절연층의 상기 제1 면 상에 배치되고, 상기 하부 재배선 패턴에 전기적으로 연결되고, 오목한 형상의 상면을 포함하는 도전성 포스트; 상기 하부 반도체 칩의 측면 및 상기 도전성 포스트의 측면을 덮고, 상기 도전성 포스트의 상면보다 높은 레벨에 위치된 상면을 포함하는 몰딩층; 및 상기 몰딩층 및 상기 하부 반도체 칩 상의 상부 재배선 구조물로서, 상기 도전성 포스트의 상기 상면을 덮는 상부 재배선 절연층 및 상기 상부 재배선 절연층의 일부를 관통하여 상기 도전성 포스트에 접촉하는 상부 재배선 패턴을 포함하는 상기 상부 재배선 구조물을 포함하는 반도체 패키지를 제공한다.
또한, 상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 하부 재배선 절연층 및 하부 재배선 패턴을 포함하는 하부 재배선 구조물; 상기 하부 재배선 절연층의 제1 면 상에 배치되고, 상기 하부 재배선 패턴에 전기적으로 연결된 반도체 칩; 상기 반도체 칩의 측면을 덮는 몰딩층; 및 상기 몰딩층 내에 배치된 도전성 포스트로서, 하면은 상기 하부 재배선 구조물의 상기 하부 재배선 패턴에 접촉하고, 상면은 상기 몰딩층의 상면 보다 낮은 레벨에 위치된 상기 도전성 포스트를 포함하고, 상기 몰딩층은 상기 도전성 포스트의 상기 상면을 오픈하는 리세스부 및 상기 리세스부에 의해 제공된 내측벽을 포함하고, 상기 몰딩층의 상면과 상기 몰딩층의 상기 내측벽 사이의 모서리부는 모따기 또는 라운드된 반도체 패키지를 제공한다.
본 발명의 실시예들에 의하면, 도전성 포스트의 상면이 하부 몰딩층의 상면보다 낮은 레벨에 위치되므로, 도전성 포스트를 얼라인 키(align key)로 활용하여 상부 재배선 패턴을 형성할 때 얼라인 키 인식 정확도가 향상되므로, 오정렬(misalign)로 인해 반도체 패키지의 전기적 특성이 저하되는 문제를 방지할 수 있고, 궁극적으로 반도체 패키지의 신뢰성을 향상시킬 수 있다.
또한, 본 발명의 실시예들에 의하면, 몰딩층은 모따기된 또는 라운드된 모서리부를 가지므로, 모서리부에서 응력이 집중되어 하부 몰딩층의 모서리부 부근에서 크랙이 발생하는 것을 방지할 수 있다.
도 1은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 2는 도 1의 "Ⅱ"로 표시된 영역을 확대하여 나타내는 확대 단면도이다.
도 3은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 4는 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 5는 도 4의 "V"로 표시된 영역을 확대하여 나타내는 확대 단면도이다.
도 6은 도 4의 "V"로 표시된 영역에 대응하는 부분을 나타내는 확대 단면도이다.
도 7은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 8는 도 7의 "Ⅷ"로 표시된 영역을 확대하여 나타내는 확대 단면도이다.
도 9a 내지 도 9o는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 순서에 따라 나타내는 단면도들이다.
도 10는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(10d)를 나타내는 단면도이다.
도 11는 도 10의 "XI"로 표시된 영역을 확대하여 나타내는 확대 단면도이다.
도 2는 도 1의 "Ⅱ"로 표시된 영역을 확대하여 나타내는 확대 단면도이다.
도 3은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 4는 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 5는 도 4의 "V"로 표시된 영역을 확대하여 나타내는 확대 단면도이다.
도 6은 도 4의 "V"로 표시된 영역에 대응하는 부분을 나타내는 확대 단면도이다.
도 7은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 8는 도 7의 "Ⅷ"로 표시된 영역을 확대하여 나타내는 확대 단면도이다.
도 9a 내지 도 9o는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 순서에 따라 나타내는 단면도들이다.
도 10는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(10d)를 나타내는 단면도이다.
도 11는 도 10의 "XI"로 표시된 영역을 확대하여 나타내는 확대 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 기술적 사상의 실시예들에 대해 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(10)를 나타내는 단면도이다. 도 2는 도 1의 "Ⅱ"로 표시된 영역을 확대하여 나타내는 확대 단면도이다.
도 1 및 도 2를 참조하면, 반도체 패키지(10)는 재배선 구조물(redistribution line structure, 101), 반도체 칩(200), 도전성 포스트(160), 및 몰딩층(250)을 포함할 수 있다.
재배선 구조물(101)은 재배선 절연층(110), 복수의 재배선 패턴(120, 130, 140), 및 외부 전극 패드(150)를 포함할 수 있다.
재배선 절연층(110)은 복수의 절연층(111, 113, 115)을 포함할 수 있다. 상기 복수의 절연층(111, 113, 115) 각각은 예를 들어, 유기 화합물로 구성된 물질막으로부터 형성될 수 있다. 예시적인 실시예들에서, 복수의 절연층(111, 113, 115) 각각은 유기 고분자 물질로 구성된 물질막으로부터 형성될 수 있다. 예시적인 실시예들에서, 복수의 절연층(111, 113, 115) 각각은 포토 레지스트 공정이 가능한 PID(Photo Imageable Dielectic) 소재의 절연 물질을 포함할 수 있다. 예를 들어, 복수의 절연층(111, 113, 115) 각각은 감광성 폴리이미드(photosensitive polyimide, PSPI)로 형성될 수 있다. 예시적인 실시예들에서, 복수의 절연층(111, 113, 115) 각각은 산화물 또는 질화물을 포함할 수도 있다. 예를 들어, 복수의 절연층(111, 113, 115) 각각은 실리콘 산화물 또는 실리콘 질화물을 포함할 수도 있다.
복수의 재배선 패턴(120, 130, 140)은 복수의 도전성 라인 패턴(121, 131, 141), 및 복수의 도전성 비아 패턴(123, 133, 143)을 포함할 수 있다. 복수의 도전성 라인 패턴(121, 131, 141)은 복수의 절연층(111, 113, 115) 각각의 상면 및 하면 중 적어도 하나의 표면 상에 배치될 수 있다. 복수의 도전성 비아 패턴(123, 133, 143)은 복수의 절연층(111, 113, 115) 중 적어도 하나의 층을 관통할 수 있다. 복수의 도전성 비아 패턴(123, 133, 143)은 복수의 도전성 라인 패턴(121, 131, 141) 중 적어도 하나에 연결되거나, 외부 전극 패드 (150)에 연결될 수 있다.
복수의 절연층(111, 113, 115) 각각과 복수의 도전성 라인 패턴(121, 131, 141) 사이 및 복수의 절연층(111, 113, 115) 각각과 복수의 도전성 비아 패턴(123, 133, 143) 사이에는, 복수의 씨드층(125, 135, 145)이 개재될 수 있다. 예시적인 실시예들에서, 복수의 씨드층(125, 135, 145)은 물리 기상 증착을 수행하여 형성할 수 있고, 복수의 도전성 라인 패턴(121, 131, 141) 및 복수의 도전성 비아 패턴(123, 133, 143)은 무전해 도금을 수행하여 형성할 수 있다.
예를 들면, 복수의 씨드층(125, 135, 145)은 구리(Cu), 티타늄(Ti), 티타늄 텅스텐(TiW), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 크롬(Cr), 알루미늄(Al) 등으로 구성되는 군으로부터 선택될 수 있다. 그러나, 복수의 씨드층(125, 135, 145)이 이들 물질에 한정되는 것은 아니다. 예시적인 실시예들에서, 복수의 씨드층(125, 135, 145)은 티타늄 상에 구리가 적층된 Cu/Ti, 또는 티타늄 텅스텐 상에 구리가 적층된 Cu/TiW일 수 있다.
복수의 도전성 라인 패턴(121, 131, 141) 및 복수의 도전성 비아 패턴(123, 133, 143)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있지만 이들에 한정되는 것은 아니다. 예시적인 실시예들에서, 복수의 도전성 라인 패턴(121, 131, 141) 및 복수의 도전성 비아 패턴(123, 133, 143)으로서 구리(Cu)가 이용되는 경우, 복수의 씨드층(125, 135, 145)의 적어도 일부분은 확산 장벽층으로서 작용할 수 있다.
외부 전극 패드(150)는 재배선 구조물(101)의 하면 상에 마련될 수 있다. 외부 전극 패드(150) 상에는 외부 연결 단자(190)가 배치될 수 있다. 반도체 패키지(10)는 외부 연결 단자(190)를 통해 전자 제품의 모듈 기판이나 시스템 보드 등에 전기적으로 연결되어 탑재될 수 있다. 외부 전극 패드(150)는 외부 연결 단자(190)가 배치되는 언더 범프 메탈(UBM, under bump metallurgy)로 기능할 수 있다.
예시적인 실시예들에서, 외부 전극 패드(150)는 전체적으로 균일한 두께를 가질 수 있다. 외부 연결 단자(190)가 배치된 외부 전극 패드(150)의 바닥면은 평평한 표면일 수 있다. 예를 들어, 외부 전극 패드(150)는 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있지만 이들에 한정되는 것은 아니다.
재배선 구조물(101)의 구성을 좀 더 자세히 살펴보면 다음과 같다.
재배선 절연층(110)은 순차적으로 적층된 제1 절연층(111), 제2 절연층(113), 및 제3 절연층(115)을 포함할 수 있다. 제1 재배선 패턴(120)은 제1 도전성 라인 패턴(121), 제1 도전성 비아 패턴(123), 및 제1 씨드층(125)을 포함할 수 있다. 제2 재배선 패턴(130)은 제2 도전성 라인 패턴(131), 제2 도전성 비아 패턴(133), 및 제2 씨드층(135)을 포함할 수 있다. 제3 재배선 패턴(140)은 제3 도전성 라인 패턴(141), 제3 도전성 비아 패턴(143), 및 제3 씨드층(145)을 포함할 수 있다.
제1 절연층(111)은 외부 전극 패드(150)의 일부를 노출시키는 제1 비아 오프닝(도 9e의 VO1 참조)을 포함할 수 있다. 제1 절연층(111)의 상면의 일부분, 제1 비아 오프닝(VO1)의 내측벽, 및 제1 비아 오프닝(VO1)을 통하여 노출된 외부 전극 패드(150)의 상면의 일부분 상에는 제1 씨드층(125)이 배치될 수 있다. 제1 씨드층(125)의 일부는 제1 도전성 라인 패턴(121)과 제1 절연층(111)의 상면 사이에 개재되고, 제1 씨드층(125)의 다른 일부는 제1 도전성 비아 패턴(123)의 측벽을 둘러싸고 제1 도전성 비아 패턴(123)과 외부 전극 패드(150) 사이에 개재될 수 있다.
제1 도전성 라인 패턴(121) 및 제1 도전성 비아 패턴(123)은 제1 씨드층(125) 상에 배치될 수 있다. 제1 도전성 라인 패턴(121)과 제1 도전성 비아 패턴(123)은 도금 공정을 통해 함께 형성되며, 서로 일체를 이룰 수 있다. 제1 도전성 라인 패턴(121)은 제1 절연층(111)의 상면 상의 제1 씨드층(125)의 일부분 및 제1 도전성 비아 패턴(123) 상에 배치될 수 있다. 제1 도전성 비아 패턴(123)은 제1 비아 오프닝(VO1) 내의 제1 씨드층(125)의 일부분을 덮으며, 제1 비아 오프닝(VO1)을 채울 수 있다. 제1 도전성 비아 패턴(123)은 제1 절연층(111)을 관통하여 수직 방향으로 연장되고, 제1 도전성 라인 패턴(121) 및 외부 전극 패드(150) 각각에 연결될 수 있다.
예시적인 실시예들에서, 제1 도전성 비아 패턴(123)은 재배선 절연층(110)의 제1 면(118)으로부터 제2 면(119)을 향하는 방향(또는, 반도체 칩(200)으로부터 멀어지는 방향)으로 점차 수평 방향의 폭이 좁아지는 형상을 가질 수 있다.
제1 절연층(111) 상에는 제1 도전성 라인 패턴(121)의 일부분을 덮되, 제1 도전성 라인 패턴(121)의 나머지 일부분을 노출시키는 제2 비아 오프닝(도 9e의 VO2 참조)을 가지는 제2 절연층(113)이 적층될 수 있다.
제2 절연층(113)의 상면의 일부분, 제2 비아 오프닝(VO2)의 내측벽, 및 제2 비아 오프닝(VO2)을 통하여 노출된 제1 도전성 라인 패턴(121)의 상면의 일부분 상에는 제2 씨드층(135)이 배치될 수 있다. 제2 씨드층(135)의 일부는 제2 도전성 라인 패턴(131)과 제2 절연층(113)의 상면 사이에 개재되고, 제2 씨드층(135)의 다른 일부는 제2 도전성 비아 패턴(133)의 측벽을 둘러싸고 제2 도전성 비아 패턴(133)과 제1 도전성 라인 패턴(121) 사이에 개재될 수 있다.
제2 도전성 비아 패턴(133) 및 제2 도전성 라인 패턴(131)은 제2 씨드층(135) 상에 배치될 수 있다. 제2 도전성 비아 패턴(133)과 제2 도전성 라인 패턴(131)은 도금 공정을 통해 형성되며, 서로 일체를 이룰 수 있다. 제2 도전성 라인 패턴(131)은 제2 절연층(113)의 상면 상의 제2 씨드층(135)의 일부분 및 제2 도전성 비아 패턴(133) 상에 배치될 수 있다. 제2 도전성 비아 패턴(133)은 제2 비아 오프닝(VO2) 내의 제2 씨드층(135)의 일부분을 덮으며, 제2 비아 오프닝(VO2)을 채울 수 있다. 제2 도전성 비아 패턴(133)은 제2 절연층(113)을 관통하여 수직 방향으로 연장되고, 제2 도전성 라인 패턴(131) 및 제1 도전성 라인 패턴(121) 각각에 연결될 수 있다.
예시적인 실시예들에서, 제2 도전성 비아 패턴(133)은 재배선 절연층(110)의 제1 면(118)으로부터 제2 면(119)을 향하는 방향으로 점차 수평 방향의 폭이 좁아지는 형상을 가질 수 있다.
제2 절연층(113) 상에는 제2 도전성 라인 패턴(131)의 일부분을 덮되, 제2 도전성 라인 패턴(131)의 나머지 일부분을 노출시키는 제3 비아 오프닝(도 9e의 VO3 참조)을 가지는 제3 절연층(115)이 적층될 수 있다.
제3 절연층(115)의 상면의 일부분, 제3 비아 오프닝(VO3)의 내측벽, 및 제3 비아 오프닝(VO3)을 통하여 노출된 제2 도전성 라인 패턴(131)의 상면의 일부분 상에는 제3 씨드층(145)이 배치될 수 있다. 제3 씨드층(145)의 일부는 제3 도전성 라인 패턴(141)과 제3 절연층(115)의 상면 사이에 개재되고, 제3 씨드층(145)의 다른 일부는 제3 도전성 비아 패턴(143)의 측벽을 둘러싸고 제3 도전성 비아 패턴(143)과 제3 도전성 라인 패턴(141) 사이에 개재될 수 있다.
제3 도전성 비아 패턴(143) 및 제3 도전성 라인 패턴(141)은 제3 씨드층(145) 상에 배치될 수 있다. 제3 도전성 비아 패턴(143)과 제3 도전성 라인 패턴(141)은 도금 공정을 통해 형성되며, 서로 일체를 이룰 수 있다. 제3 도전성 라인 패턴(141)은 제3 절연층(115)의 상면 상의 제3 씨드층(145)의 일부분 및 제3 도전성 비아 패턴(143) 상에 배치될 수 있다. 제3 도전성 비아 패턴(143)은 제3 비아 오프닝(VO3) 내의 제3 씨드층(145)의 일부분을 덮으며, 제3 비아 오프닝(VO3)을 채울 수 있다. 제3 도전성 비아 패턴(143)은 제3 절연층(115)을 관통하여 수직 방향으로 연장되고, 제3 도전성 라인 패턴(141) 및 제2 도전성 라인 패턴(131) 각각에 연결될 수 있다.
예시적인 실시예들에서, 제2 도전성 비아 패턴(133)은 재배선 절연층(110)의 제1 면(118)으로부터 제2 면(119)을 향하는 방향으로 점차 수평 방향의 폭이 좁아지는 형상을 가질 수 있다.
제3 재배선 패턴(140)의 제3 도전성 라인 패턴(141)의 일부는 반도체 칩(200)의 아래에 배치되고, 칩 연결 단자(230)가 부착되기 위한 패드의 기능을 수행할 수 있다. 또한, 제3 재배선 패턴(140)의 제3 도전성 라인 패턴(141)의 다른 일부는 반도체 칩(200)의 측면으로부터 측 방향으로 이격된 부분에 배치되고, 도전성 포스트(160)가 부착되기 위한 패드의 기능을 수행할 수 있다.
도 1에는 재배선 구조물(101)이 3개의 절연층(111, 113, 115), 3개의 도전성 라인 패턴(121, 131, 141), 및 3개의 도전성 비아 패턴(123, 133, 143)을 가지는 것으로 도시되었으나, 이에 한정되는 것은 아니다. 절연층의 수, 도전성 라인 패턴의 수, 및 도전성 비아 패턴의 수는 재배선 구조물(101) 내의 회로 배선의 설계에 따라 다양하게 변형될 수 있다.
반도체 칩(200)은 재배선 구조물(101) 상에 부착될 수 있다. 예를 들어, 반도체 칩(200)은 플립 칩(flip chip) 방식으로 재배선 구조물(101) 상에 실장될 수 있다.
반도체 칩(200)은 메모리 칩 또는 로직 칩일 수 있다. 상기 메모리 칩은 예를 들어, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory), 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 칩일 수 있다. 일부 실시예들에서, 상기 메모리 칩은 HBM(High Bandwidth Memory) DRAM 반도체 칩일 수 있다. 또한, 상기 로직 칩은 예를 들어, 마이크로 프로세서, 아날로그 소자, 또는 디지털 시그널 프로세서(digital signal processor)일 수 있다.
반도체 칩(200)은 반도체 기판(210) 및 반도체 기판(210)의 일면에 배치되는 칩 패드(220)를 포함할 수 있다.
반도체 기판(210)은 예를 들면, 실리콘(Si, silicon)을 포함할 수 있다. 또는 반도체 기판(210)은 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 반도체 기판(210)은 은 활성면과 상기 활성면에 반대되는 비활성면을 가질 수 있다. 예시적인 실시예들에서, 반도체 기판(210)의 상기 활성면은 재배선 구조물(101)을 향할 수 있다.
반도체 칩(200)은 반도체 기판(210)의 상기 활성면에 다양한 종류의 복수의 개별 소자(individual devices)를 포함하는 반도체 소자가 형성될 수 있다.
반도체 칩(200)의 칩 패드(220)와 제3 도전성 라인 패턴(141) 사이에는, 칩 연결 단자(230)가 배치될 수 있다. 칩 연결 단자(230)는 반도체 칩(200)의 칩 패드(220)와 제3 도전성 라인 패턴(141)을 전기적으로 연결할 수 있다. 칩 연결 단자(230)는 예를 들면, 필라 구조, 솔더 범프, 솔더볼, 및 솔더층 중 적어도 하나를 포함할 수 있다.
반도체 칩(200)은 칩 연결 단자(230), 재배선 구조물(101)의 제1 내지 제3재배선 패턴(120, 130, 140), 외부 전극 패드(150), 및 외부 연결 단자(190)를 통해, 반도체 칩(200)의 동작을 위한 제어 신호, 전원 신호, 및 접지 신호 중 적어도 하나를 외부로부터 제공받거나, 반도체 칩(200)에 저장될 데이터 신호를 외부로부터 제공받거나, 반도체 칩(200)에 저장된 데이터를 외부로 제공할 수 있다.
반도체 칩(200)과 재배선 구조물(101) 사이에는 칩 연결 단자(230)를 감싸는 언더필 물질층(240)이 마련될 수 있다. 언더필 물질층(240)은 예를 들면, 모세관 언더필(capillary under-fill) 방법에 의하여 형성되는 에폭시 수지로 이루어질 수 있다. 예시적인 실시예들에서, 언더필 물질층(240)은 비전도성 필름(NCF, Non Conductive Film)일 수 있다.
몰딩층(250)은 재배선 구조물(101)의 제1 면(118) 상에 배치되고, 반도체 칩(200)의 적어도 일부를 덮고 도전성 포스트(160)의 측면을 덮을 수 있다. 몰딩층(250)은 예를 들면, 에폭시 몰딩 컴파운드(Epoxy Molding Compound, EMC)로 이루어질 수 있다. 물론, 몰딩층(250)은 에폭시 몰딩 컴파운드에 한정되지 않고, 다양한 물질, 예를 들어, 에폭시 계열 물질, 열경화성 물질, 열가소성 물질, UV 처리 물질 등으로 형성될 수 있다.
예시적인 실시예들에서, 몰딩층(250)은 재배선 절연층(110)의 제1 면(118)의 일부를 덮고, 반도체 칩(200)의 측면을 덮을 수 있다. 몰딩층(250)의 상면(251)은 반도체 칩(200)의 상면과 동일 평면 상에 있을 수 있다. 이 때, 반도체 칩(200)의 상면은 외부에 노출될 수 있다.
도전성 포스트(160)는 반도체 칩(200)의 측면으로부터 측 방향으로 이격된 부분에 배치되고, 몰딩층(250)을 관통하여 수직 방향으로 연장된 포스트 형상 또는 필라(pillar) 형상을 가질 수 있다. 도전성 포스트(160)는 패드로 기능하는 제3 재배선 패턴(140) 상에 배치될 수 있다. 도전성 포스트(160)는 제1 내지 제3 재배선 패턴(110, 120, 130) 중 적어도 일부를 통해 반도체 칩(200)에 전기적으로 연결되고, 제1 내지 제3 재배선 패턴(110, 120, 130) 중 적어도 일부 및 외부 전극 패드(150)를 통해 외부 연결 단자(190)에 전기적으로 연결될 수 있다.
예를 들어, 도전성 포스트(160)는 구리(Cu)로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
몰딩층(250)은 도전성 포스트(160)의 상면(161)을 오픈하기 위한 리세스부(257)를 포함하며, 상기 리세스부(257)에 의해 제공된 내측벽(253)을 포함할 수 있다. 또한, 몰딩층(250)의 상면(251)과 내측벽(253)이 만나는 모서리부(255)는 모따기(chamfer)되거나 라운드될 수 있다.
예시적인 실시예들에서, 도전성 포스트(160)의 상면(161)은 전체적으로 오목한 형상을 가질 수 있다. 즉, 도전성 포스트(160)는 그 상면(161)의 중심부가 함몰된 형상을 가지도록 형성되어, 도전성 포스트(160)의 상면(161)의 중심부가 도전성 포스트(160)의 상면(161)의 가장자리부보다 낮아질 수 있다.
이 때, 도전성 포스트(160)의 상면(161)은 몰딩층(250)의 상면(251)보다 낮은 레벨에 위치될 수 있다. 예시적인 실시예들에서, 수직 방향에 대해, 도전성 포스트(160)의 상면(161)과 몰딩층(250)의 상면(251)의 중심 사이의 거리는 약 1㎛ 내지 약 100㎛ 사이일 수 있다.
도 3은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(10a)를 나타내는 단면도이다.
도 3에 도시된 반도체 패키지(10a)는 몰딩층(250a)을 제외하고는 도 1 및 도 2를 참조하여 설명된 반도체 패키지(10)와 대체로 동일하거나 유사할 수 있다. 설명의 편의를 위하여, 도 1 및 도 2를 참조하여 설명된 반도체 패키지(10)와 차이점을 중심으로 설명하도록 한다.
도 3을 참조하면, 반도체 패키지(10a)는 재배선 구조물(100), 반도체 칩(200), 도전성 포스트(160), 및 몰딩층(250a)을 포함할 수 있다. 몰딩층(250a)은 반도체 칩(200)의 측면 및 상면을 덮고, 도전성 포스트(160)의 측면을 덮을 수 있다. 몰딩층(250a)은 평탄화된 상면을 포함할 수 있다. 몰딩층(250a)의 상면(251a)은 반도체 칩(200)의 상면보다 높은 레벨에 위치될 수 있다. 또한, 몰딩층(250a)의 상면(251a)은 도전성 포스트(160)의 상면보다 높은 레벨에 위치될 수 있다.
도 4는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(10b)를 나타내는 단면도이다. 도 5는 도 4의 "V"로 표시된 영역을 확대하여 나타내는 확대 단면도이다.
도 4 및 도 5에 도시된 반도체 패키지(10b)는 상부 재배선 구조물(401) 및 상부 반도체 칩(500)을 더 포함한다는 점을 제외하고는 도 1 및 도 2를 참조하여 설명된 반도체 패키지(10)와 대체로 동일하거나 유사할 수 있다. 설명의 편의를 위하여, 도 1 및 도 2를 참조하여 설명된 반도체 패키지(10)와 차이점을 중심으로 설명하도록 한다.
도 4 및 도 5를 참조하면, 반도체 패키지(10b)는 하부 재배선 구조물(101), 하부 반도체 칩(200), 도전성 포스트(160), 하부 몰딩층(250), 상부 재배선 구조물(401), 상부 반도체 칩(500), 및 상부 몰딩층(550)을 포함할 수 있다.
하부 재배선 구조물(101)은 하부 재배선 절연층(110), 복수의 하부 재배선 패턴(120, 130, 140) 및 외부 전극 패드(150)를 포함할 수 있다. 하부 재배선 구조물(101)은 도 1 및 도 2를 참조하여 설명된 재배선 구조물(101)과 실질적으로 동일하거나 유사할 수 있다. 또한, 하부 반도체 칩(200), 도전성 포스트(160) 및 하부 몰딩층(250)은 각각 도 1 및 도 2를 참조하여 설명된 반도체 칩(200), 도전성 포스트(160) 및 몰딩층(250)과 실질적으로 동일하거나 유사할 수 있다.
상부 재배선 구조물(401)은 상부 재배선 절연층(410) 및 복수의 상부 재배선 패턴(420, 430)을 포함할 수 있다. 상기 복수의 상부 재배선 패턴(420, 430)은 도전성 포스트(160)를 통해 하부 재배선 구조물(101)의 제3 재배선 패턴(130)에 전기적으로 연결될 수 있다.
상부 재배선 절연층(410)은 하부 반도체 칩(200) 및 하부 몰딩층(250) 상에 차례로 적층된 복수의 상부 절연층(411, 413)을 포함할 수 있다. 예를 들어, 복수의 상부 절연층(411, 413) 각각은 PID 소재의 절연 물질, 예를 들어 감광성 폴리이미드로 형성될 수 있다. 또는, 복수의 상부 절연층(411, 413) 각각은 산화물 또는 질화물을 포함할 수도 있다.
복수의 상부 재배선 패턴(420, 430)은 복수의 상부 도전성 라인 패턴(421, 431) 및 복수의 상부 도전성 비아 패턴(423, 433)을 포함할 수 있다. 복수의 상부 도전성 라인 패턴(421, 431)은 복수의 상부 절연층(411, 413) 각각의 상면 및 하면 중 적어도 하나의 표면 상에 배치될 수 있다. 복수의 상부 도전성 비아 패턴(423, 433)은 복수의 상부 절연층(411, 413) 중 적어도 하나의 층을 관통할 수 있다. 복수의 상부 도전성 비아 패턴(423, 433)은 복수의 상부 도전성 라인 패턴(421, 431) 중 적어도 하나에 연결되거나, 도전성 포스트(160)의 상면(161)에 연결될 수 있다.
예를 들어, 상부 재배선 절연층(410)은 하부 반도체 칩(200) 및 하부 몰딩층(250) 상에 차례로 적층된 제1 상부 절연층(411) 및 제2 상부 절연층(413)을 포함할 수 있다.
제1 상부 절연층(411)은 하부 반도체 칩(200)의 상면 및 하부 몰딩층(250)의 상면(251)을 덮도록 형성되고, 또한 하부 몰딩층(250)의 리세스부(도 2의 257 참조)를 채우도록 형성될 수 있다. 하부 몰딩층(250)의 리세스부를 채우는 제1 상부 절연층(411) 부분은 하부 몰딩층(250)의 내측벽(253)을 덮고, 도전성 포스트(160)의 상면(161)을 덮을 수 있다. 제1 상부 절연층(411)이 하부 몰딩층(250)의 리세스부를 채우도록 형성됨에 따라, 제1 상부 절연층(411)과 하부 몰딩층(250) 사이의 접촉 면적이 증가되므로, 하부 몰딩층(250)에 대한 제1 상부 절연층(411)의 접착력이 향상되어 제1 상부 절연층(411)의 박리(delamination)를 방지할 수 있다.
또한, 하부 몰딩층(250)은 모따기된 또는 라운드된 모서리부(255)를 가지므로, 모서리부(255)에서 응력이 집중되는 것을 방지할 있고, 응력 집중으로 인하여 하부 몰딩층(250)의 모서리부(255) 부근에서 크랙이 발생하는 것을 방지할 수 있다.
예를 들어, 복수의 상부 재배선 패턴(420, 430)은 제1 상부 재배선 패턴(420) 및 제2 상부 재배선 패턴(430)을 포함할 수 있다. 제1 상부 재배선 패턴(420)은 제1 상부 도전성 라인 패턴(421), 제1 상부 도전성 비아 패턴(423), 및 제1 상부 씨드층(425)을 포함할 수 있다. 제2 상부 재배선 패턴(430)은 제2 상부 도전성 라인 패턴(431), 제2 상부 도전성 비아 패턴(433), 및 제2 상부 씨드층(435)을 포함할 수 있다.
제1 상부 절연층(411)은 도전성 포스트(160)의 상면(161)의 일부를 노출시키는 비아 오프닝을 포함할 수 있다. 제1 상부 절연층(411)의 상면의 일부분, 제1 상부 절연층(411)의 상기 비아 오프닝의 내측벽, 및 제1 상부 절연층(411)의 비아 오프닝을 통하여 노출된 도전성 포스트(160)의 상면(161)의 일부분 상에는 제1 상부 씨드층(425)이 배치될 수 있다. 제1 상부 씨드층(425)의 일부는 제1 상부 도전성 라인 패턴(421)과 제1 상부 절연층(411)의 상면 사이에 개재되고, 제1 상부 씨드층(425)의 다른 일부는 제1 상부 도전성 비아 패턴(423)의 측벽을 둘러싸고 제1 상부 도전성 비아 패턴(423)과 도전성 포스트(160)의 상면(161) 사이에 개재될 수 있다.
제1 상부 도전성 라인 패턴(421) 및 제1 상부 도전성 비아 패턴(423)은 제1 상부 씨드층(425) 상에 배치될 수 있다. 제1 상부 도전성 라인 패턴(421)과 제1 상부 도전성 비아 패턴(423)은 도금 공정을 통해 함께 형성되며, 서로 일체를 이룰 수 있다. 제1 상부 도전성 라인 패턴(421)은 제1 상부 도전성 비아 패턴(423) 및 제1 상부 절연층(411)의 상면 상의 제1 상부 씨드층(425)의 일부분 상에 배치될 수 있다. 제1 상부 도전성 비아 패턴(423)은 제1 상부 절연층(411)의 상기 비아 오프닝 내의 제1 상부 씨드층(425)의 일부분을 덮으며, 제1 상부 절연층(411)의 상기 비아 오프닝을 채울 수 있다. 제1 상부 도전성 비아 패턴(423)은 제1 상부 절연층(411)을 관통하여 수직 방향으로 연장되고, 제1 상부 도전성 라인 패턴(421)을 도전성 포스트(160)에 전기적으로 연결할 수 있다.
예시적인 실시예들에서, 제1 상부 도전성 비아 패턴(423)은 도전성 포스트(160)의 상면(161)으로부터 멀어지는 방향으로 점차 수평 방향의 폭이 넓어지는 형상을 가질 수 있다.
제1 상부 절연층(411) 상에는 제1 상부 도전성 라인 패턴(421)의 일부분을 덮되, 제1 상부 도전성 라인 패턴(421)의 나머지 일부분을 노출시키는 비아 오프닝을 가지는 제2 상부 절연층(413)이 적층될 수 있다.
제2 상부 절연층(413)의 상면의 일부분, 제2 상부 절연층(413)의 상기 비아 오프닝의 내측벽, 및 제2 상부 절연층(413)의 상기 비아 오프닝을 통하여 노출된 제1 상부 도전성 라인 패턴(421)의 상면의 일부분 상에는 제2 상부 씨드층(435)이 배치될 수 있다. 제2 상부 씨드층(435)의 일부는 제2 상부 도전성 라인 패턴(431)과 제2 상부 절연층(413)의 상면 사이에 개재되고, 제2 상부 씨드층(435)의 다른 일부는 제2 상부 도전성 비아 패턴(433)의 측벽을 둘러싸고 제2 상부 도전성 비아 패턴(433)과 제1 상부 도전성 라인 패턴(421) 사이에 개재될 수 있다.
제2 상부 도전성 비아 패턴(433) 및 제2 상부 도전성 라인 패턴(431)은 제2 상부 씨드층(435) 상에 배치될 수 있다. 제2 상부 도전성 비아 패턴(433)과 제2 상부 도전성 라인 패턴(431)은 도금 공정을 통해 형성되며, 서로 일체를 이룰 수 있다. 제2 상부 도전성 라인 패턴(431)은 제2 상부 절연층(413)의 상면 상의 제2 상부 씨드층(435)의 일부분 및 제2 상부 도전성 비아 패턴(433) 상에 배치될 수 있다. 제2 상부 도전성 비아 패턴(433)은 제2 상부 절연층(413)의 상기 비아 오프닝 내의 제2 상부 씨드층(435)의 일부분을 덮으며, 제2 상부 절연층(413)의 상기 비아 오프닝을 채울 수 있다. 제2 상부 도전성 비아 패턴(433)은 제2 상부 절연층(413)을 관통하여 수직 방향으로 연장되고, 제2 상부 도전성 라인 패턴(431)을 제1 상부 도전성 라인 패턴(421)에 전기적으로 연결할 수 있다.
상부 반도체 칩(500)은 상부 재배선 구조물(401) 상에 부착될 수 있다. 예를 들어, 상부 반도체 칩(500)은 플립 칩 방식으로 상부 재배선 구조물(401) 상에 실장될 수 있다. 상부 반도체 칩(500)은 반도체 기판(510) 및 칩 패드(520)를 포함할 수 있다. 상부 반도체 칩(500)의 칩 패드(520)와 상부 재배선 구조물(401)의 제2 상부 재배선 패턴(430) 사이에는, 칩 연결 단자(530)가 배치될 수 있다. 칩 연결 단자(530)는 상부 반도체 칩(500)의 칩 패드(520)와 제2 상부 재배선 패턴(430)을 전기적으로 연결할 수 있다. 상부 반도체 칩(500)과 상부 재배선 구조물(401) 사이에는 칩 연결 단자(530)를 감싸는 언더필 물질층(540)이 마련될 수 있다. 또한, 상부 재배선 구조물(401) 상에는, 상부 반도체 칩(500)의 적어도 일부를 덮는 상부 몰딩층(550)이 마련될 수 있다.
예시적인 실시예들에서, 하부 반도체 칩(200)과 상부 반도체 칩(500)은 이종의 반도체 칩일 수 있다. 예를 들어, 하부 반도체 칩(200)이 로직 칩일 때, 상부 반도체 칩(500)은 메모리 칩일 수 있다. 예시적인 실시예들에서, 반도체 패키지(10b)는 서로 다른 종류의 반도체 칩들이 서로 전기적으로 연결되어 하나의 시스템으로 동작하는 시스템 인 패키지(system in package, SIP)일 수 있다. 또는, 다른 예시적인 실시예들에서, 하부 반도체 칩(200)과 상부 반도체 칩(500)은 동종의 반도체 칩일 수도 있다.
도 6은 도 4의 "V"로 표시된 영역에 대응하는 부분을 나타내는 확대 단면도이다.
도 6을 참조하면, 제1 상부 재배선 패턴(420a)은 하나의 제1 상부 도전성 라인 패턴(421)에 각각 연결된 복수의 제1 상부 도전성 비아 패턴(423)을 포함할 수 있다. 예를 들어, 하나의 제1 상부 도전성 라인 패턴(421)에 2개 내지 5개 사이의 제1 상부 도전성 비아 패턴(423)이 연결될 수 있다.
상기 복수의 제1 상부 도전성 비아 패턴(423)은 수평 방향으로 상호 이격되며, 각각 제1 상부 절연층(411)을 관통하여 수직 방향으로 연장될 수 있다. 상기 복수의 제1 상부 도전성 비아 패턴(423) 각각은 도전성 포스트(160)의 상면(161)에 연결되어 제1 상부 도전성 라인 패턴(421)과 도전성 포스트(160)를 전기적으로 연결할 수 있다.
도 7은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(10c)를 나타내는 단면도이다. 도 8는 도 7의 "Ⅷ"로 표시된 영역을 확대하여 나타내는 확대 단면도이다. 설명의 편의를 위하여, 앞서 설명된 것과 중복된 내용은 생략하거나 간단히 한다.
도 7 및 도 8을 참조하면, 반도체 패키지(10c)는 하부 패키지(11L) 및 하부 패키지(11L) 상의 상부 패키지(11U)를 포함할 수 있다. 반도체 패키지(10c)는 하부 패키지(11L) 상에 상부 패키지(11U)가 부착된 패키지 온 패키지(Package on Package) 형태의 반도체 패키지일 수 있다.
하부 패키지(11L)는 하부 재배선 구조물(101), 하부 반도체 칩(200), 도전성 포스트(160), 및 하부 몰딩층(250)을 포함할 수 있다. 하부 패키지(11L)는 앞서 도 1 및 도 2를 참조하여 설명된 반도체 패키지(10)와 실질적으로 동일 또는 유사할 수 있다.
상부 패키지(11U)는 상부 재배선 구조물(401), 상부 반도체 칩(500), 칩 연결 단자(530), 언더필 물질층(540), 및 상부 몰딩층(550)을 포함할 수 있다. 상부 반도체 칩(500), 칩 연결 단자(530), 언더필 물질층(540), 및 상부 몰딩층(550)은 앞서 도 4 및 도 5를 참조하여 설명된 상부 반도체 칩(500), 칩 연결 단자(530), 언더필 물질층(540), 및 상부 몰딩층(550)과 실질적으로 동일 또는 유사할 수 있다.
상부 패키지(11U)의 상부 재배선 구조물(401)은 상부 재배선 절연층(410), 복수의 상부 재배선 패턴(420, 430), 및 전극 패드(450)를 포함할 수 있다.
예를 들어, 상부 재배선 절연층(410)은 하부 패키지(10L) 상에 차례로 적층된 제1 상부 절연층(411) 및 제2 상부 절연층(413)을 포함할 수 있다.
예를 들어, 복수의 상부 재배선 패턴(420, 430)은 제1 상부 재배선 패턴(420) 및 제2 상부 재배선 패턴(430)을 포함할 수 있다.
예를 들어, 제1 상부 재배선 패턴(420)은 제1 상부 도전성 라인 패턴(421), 제1 상부 도전성 비아 패턴(423), 및 제1 상부 씨드층(425)을 포함할 수 있다. 제1 상부 도전성 라인 패턴(421)은 제1 상부 절연층(411)의 상면을 따라 연장될 수 있고, 제1 상부 도전성 비아 패턴(423)은 제1 상부 절연층(411)의 일부를 관통하여 제1 상부 도전성 라인 패턴(421)과 전극 패드(450) 사이에서 수직 방향으로 연장될 수 있다. 제1 상부 씨드층(425)의 일부는 제1 상부 도전성 라인 패턴(421)과 제1 상부 절연층(411) 사이에 개재되고, 제1 상부 씨드층(425)의 다른 일부는 제1 상부 도전성 비아 패턴(423)의 측벽을 둘러싸고 제1 상부 도전성 비아 패턴(423)과 전극 패드(450) 사이에 개재될 수 있다.
예를 들어, 제2 상부 재배선 패턴(430)은 제2 상부 도전성 라인 패턴(431), 제2 상부 도전성 비아 패턴(433), 및 제2 상부 씨드층(435)을 포함할 수 있다. 제2 상부 도전성 라인 패턴(431)은 제2 상부 절연층(413)의 상면을 따라 연장될 수 있고, 제2 상부 도전성 비아 패턴(433)은 제2 상부 절연층(413)을 관통하여 제2 상부 도전성 라인 패턴(431)과 제1 상부 도전성 라인 패턴(421) 사이에서 수직 방향으로 연장될 수 있다. 제2 상부 씨드층(435)의 일부는 제2 상부 도전성 라인 패턴(431)과 제2 상부 절연층(413) 사이에 개재되고, 제2 상부 씨드층(435)의 다른 일부는 제2 상부 도전성 비아 패턴(433)의 측벽을 둘러싸고 제2 상부 도전성 비아 패턴(433)과 제1 상부 도전성 라인 패턴(421) 사이에 개재될 수 있다.
상부 패키지(11U)는 상부 패키지(11U)와 하부 패키지(11L) 사이에 개재된 패키지간 연결 단자(600)에 의해 하부 패키지(11L)에 전기적/물리적으로 연결될 수 있다. 패키지간 연결 단자(600)는 상부 재배선 구조물(401)의 전극 패드(450) 및 도전성 포스트(160)에 각각 접촉하여, 상부 재배선 구조물(401)의 전극 패드(450)와 도전성 포스트(160)를 전기적으로 연결할 수 있다.
예시적인 실시예들에서, 패키지간 연결 단자(600)는 하부 몰딩층(250)의 리세스부(도 2의 257 참조)를 채우도록 형성될 수 있다. 패키지간 연결 단자(600)는 하부 몰딩층(250)의 내측벽(253)을 덮고, 도전성 포스트(160)의 상면(161)을 덮을 수 있다. 도전성 포스트(160)의 상면(161)은 전체적으로 오목한 형상을 가지므로 도전성 포스트(160)의 상면(161)과 패키지간 연결 단자(600) 사이의 접촉 면적이 증가될 수 있고, 그에 따라 도전성 포스트(160)와 패키지간 연결 단자(600) 사이의 접촉 저항이 감소되어 반도체 패키지(10c)의 전기적 특성이 향상될 수 있다.
또한, 패키지간 연결 단자(600)가 하부 몰딩층(250)의 리세스부를 채우도록 형성됨에 따라, 패키지간 연결 단자(600)와 하부 몰딩층(250) 사이의 접촉 면적이 증가되므로, 패키지간 연결 단자(600)와 하부 몰딩층(250) 사이의 접착력이 향상될 수 있다.
도 9a 내지 도 9o는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 순서에 따라 나타내는 단면도들이다. 이하에서는, 도 9a 내지 도 9o를 참조하여 도 4에 예시된 반도체 패키지(10b)의 제조 방법을 설명한다.
도 9a를 참조하면, 이형 필름(release film, 311)이 부착된 캐리어 기판(310) 상에 커버층(320)을 형성한다. 커버층(320)은 하부 재배선 절연층(도 4의 110)과 동일한 절연성 물질을 포함할 수 있고, 또는 하부 재배선 절연층(110)과 다른 절연성 물질을 포함할 수도 있다. 예를 들어, 커버층(320)은 유기 화합물로 구성된 물질막을 포함할 수 있다. 예시적인 실시예들에서, 커버층(320)은 감광성 폴리이미드를 포함할 수 있다. 또는, 예를 들어, 커버층(320)은 산화물 또는 질화물을 포함할 수도 있다.
캐리어 기판(310)은 베이킹 공정과 식각 공정 등에 대하여 안정성을 갖는 임의의 물질로 이루어질 수 있다. 추후 캐리어 기판(310)을 레이저 어블레이션(laser ablation)에 의하여 분리 및 제거하고자 하는 경우에는, 캐리어 기판(310)은 투광성 기판일 수 있다. 선택적으로, 추후 캐리어 기판(310)을 가열에 의하여 분리 및 제거하고자 하는 경우에는 캐리어 기판(310)은 내열성 기판일 수 있다. 예시적인 실시예들에서, 캐리어 기판(310)은 유리 기판일 수 있다. 또는, 다른 예시적인 실시예들에서, 캐리어 기판(310)은 폴리이미드, 폴리(에테르에테르케톤)(poly(etheretherketone), PEEK), 폴리(에테르술폰)(poly(ethersulfone), PES), 폴리(페닐렌 설파이드)(poly(phenylene sulfide), PPS) 등과 같은 내열성 유기 고분자 물질로 이루어질 수 있지만, 여기에 한정되는 것은 아니다.
이형 필름(311)은 예를 들면, 추후 레이저의 조사에 반응하여 기화됨으로써 캐리어 기판(310)이 분리 가능하도록 할 수 있는 레이저 반응층일 수 있다. 이형 필름(311)은 탄소계 물질층을 포함할 수 있다. 예를 들면, 이형 필름(311)은 비결정질 탄소막(amorphous carbon layer, ACL) 또는 탄소 함량이 총중량을 기준으로 약 85 중량% 내지 약 99 중량%의 비교적 높은 탄소 함량을 가지는 탄화수소 화합물 또는 그의 유도체로 이루어지는 막인 스핀-온 하드마스크(spin-on hardmask, SOH)를 포함할 수 있다.
도 9b를 참조하면, 커버층(320) 상에 외부 전극 패드(150)를 형성한다. 외부 전극 패드(150)를 형성하기 위하여, 커버층(320) 상에 도전성 물질막을 형성하고, 상기 도전성 물질막을 패터닝할 수 있다. 외부 전극 패드(150)는 커버층(320)의 상면 상에서 전체적으로 균일한 두께를 가지도록 형성될 수 있고, 커버층(320)의 상면에 접하는 외부 전극 패드(150)의 하면은 평평한 형상을 가질 수 있다.
예시적인 실시예들에서, 외부 전극 패드(150)는 단일의 금속 물질을 포함할 수 있다. 또는, 예시적인 실시예들에서, 외부 전극 패드(150)는 각 층이 서로 다른 금속 물질로 이루어진 다층 구조를 가질 수도 있다.
도 9c를 참조하면, 외부 전극 패드(150)를 형성한 이후, 외부 전극 패드(150)의 일부를 노출시키는 제1 비아 오프닝(VO1)을 포함하는 제1 절연층(111)을 형성한다. 예를 들어, 제1 절연층(111)을 형성하기 위해, 외부 전극 패드(150) 및 커버층(320)을 덮는 절연성 물질막을 형성하고, 노광 및 현상을 수행하여 상기 절연성 물질막의 일부를 제거하여 제1 비아 오프닝(VO1)을 형성할 수 있다. 제1 비아 오프닝(VO1)에 의해, 외부 전극 패드(150)의 일부분이 노출될 수 있다.
예를 들어, 제1 비아 오프닝(VO1)을 형성하기 위해, 플라즈마를 이용한 RIE(reactive ion etching) 공정, 레이저 드릴링 등을 수행할 수 있다. 제1 비아 오프닝(VO1)은 하방으로 갈수록 (또는, 외부 전극 패드(150)에 인접할수록) 점차 수평 방향의 폭이 좁아지는 형상을 가질 수 있다.
도 9d를 참조하면, 도 9c의 결과물 상에, 제1 씨드층(125), 제1 도전성 라인 패턴(121), 및 제1 도전성 비아 패턴(123)을 형성한다.
좀 더 구체적으로, 제1 절연층(111)의 상면, 제1 비아 오프닝(VO1)에 의해 제공된 제1 절연층(111)의 내측벽, 및 상기 제1 비아 오프닝(VO1)을 통해 노출된 외부 전극 패드(150) 상에 씨드 금속막을 형성한다. 예를 들어, 상기 씨드 금속막은 물리 기상 증착을 통해 형성될 수 있다. 상기 씨드 금속막을 형성한 후, 오프닝을 포함하는 포토레지스트 패턴을 형성하고, 상기 씨드 금속막을 씨드로 이용한 도금 공정을 수행하여 제1 도전성 라인 패턴(121) 및 제1 도전성 비아 패턴(123)을 형성한다. 이 후, 상기 포토레지스트 패턴을 제거하고, 상기 포토레지스트 패턴이 제거되어 노출된 씨드 금속막의 일부를 제거한다. 상기 씨드 금속막이 제거된 결과, 제1 절연층(111)의 상면과 제1 도전성 라인 패턴(121) 사이, 제1 도전성 비아 패턴(123)과 제1 비아 오프닝(VO1)에 의해 제공된 제1 절연층(111)의 내측벽 사이, 및 제1 도전성 비아 패턴(123)과 외부 전극 패드(150) 사이에 개재된 제1 씨드층(125)이 형성될 수 있다. 제1 씨드층(125), 제1 도전성 라인 패턴(121), 제1 도전성 비아 패턴(123)은 제1 하부 재배선 패턴(120)을 구성할 수 있다.
도 9e를 참조하면, 도 9d의 결과물 상에, 도 9c 및 도 9d에서 설명된 것과 실질적으로 동일 또는 유사한 과정을 통해, 제2 비아 오프닝(VO2)을 포함하는 제2 절연층(113) 및 제2 하부 재배선 패턴(130), 제3 비아 오프닝(VO3)을 포함하는 제3 절연층(115), 및 제3 하부 재배선 패턴(140)을 차례로 형성한다. 제1 내지 제3 절연층(111, 113, 115), 제1 내지 제3 재배선 패턴(120, 130, 140)은 하부 재배선 구조물(101)을 형성할 수 있다.
좀 더 구체적으로, 제2 씨드층(135)은 제2 절연층(113)의 상면, 제2 도전성 비아 패턴(133)과 제2 비아 오프닝(VO2)에 의해 제공된 제2 절연층(113)의 내측벽, 및 상기 제2 비아 오프닝(VO2)을 통해 노출된 제1 도전성 라인 패턴(121)의 일부를 덮도록 형성될 수 있다. 제2 도전성 라인 패턴(131)은 제2 절연층(113)의 상면을 따라 연장될 수 있고, 제2 도전성 비아 패턴(133)은 제2 비아 오프닝(VO2)을 채울 수 있다. 제2 씨드층(135), 제2 도전성 라인 패턴(131), 및 제2 도전성 비아 패턴(133)은 제2 하부 재배선 패턴(130)을 구성할 수 있다.
또한, 제3 씨드층(145)은 제3 절연층(115)의 상면, 제3 도전성 비아 패턴(143)과 제3 비아 오프닝(VO3)에 의해 제공된 제3 절연층(115)의 내측벽, 및 상기 제3 비아 오프닝(VO3)을 통해 노출된 제2 도전성 라인 패턴(131)의 일부를 덮도록 형성될 수 있다. 제3 도전성 라인 패턴(141)은 제3 절연층(115)의 상면을 따라 연장될 수 있고, 제3 도전성 비아 패턴(143)은 제3 비아 오프닝(VO3)을 채울 수 있다. 제3 씨드층(145), 제3 도전성 라인 패턴(141), 및 제3 도전성 비아 패턴(143)은 제3 하부 재배선 패턴(140)을 구성할 수 있다.
도 9f를 참조하면, 하부 재배선 절연층(110)의 제1 면(118) 상에 포토레지스트 패턴(341)을 형성한다. 포토레지스트 패턴(341)은 제3 하부 재배선 패턴(140)의 제3 도전성 라인 패턴(151)의 일부를 노출시키기 위한 오프닝(342)을 포함할 수 있다. 포토레지스트 패턴(341)의 오프닝(342)은 후속 공정을 통해 형성되는 도전성 포스트(도 9g의 160)가 형성될 영역을 정의할 수 있다.
도 9g를 도 9f와 함께 참조하면, 포토레지스트 패턴(341)의 오프닝(342) 내에 도전성 포스트(160)를 형성한다. 도전성 포스트(160)는 포토레지스트 패턴(341)의 오프닝(342)을 통해 노출된 제3 하부 재배선 패턴(140)의 제3 도전성 라인 패턴(151)의 일부 상에 형성되고, 포토레지스트 패턴(341)의 오프닝(342)의 적어도 일부를 채우도록 형성될 수 있다. 도전성 포스트(160)는 구리(Cu)로 형성될 수 있으나, 이에 한정되는 것은 아니다.
도 9h를 도 9g와 함께 참조하면, 포토레지스트 패턴(341)을 제거한다. 예를 들어, 포토레지스트 패턴(341)은 스트립(strip) 공정에 의해 제거될 수 있다.
도 9i를 참조하면, 하부 재배선 구조물(101) 상에 하부 반도체 칩(200)을 부착한다. 하부 반도체 칩(200)은 칩 패드(220)가 하부 재배선 구조물(101)을 향하도록 하부 재배선 구조물(101) 상에 부착될 수 있다. 하부 반도체 칩(200)의 칩 패드(220)는 칩 연결 단자(230)를 통하여 제3 하부 재배선 패턴(140)의 제3 도전성 라인 패턴(141)과 연결될 수 있다.
하부 반도체 칩(200)을 하부 재배선 구조물(101) 상에 부착한 이후, 하부 반도체 칩(200)과 하부 재배선 구조물(101) 사이의 공간을 채우는 언더필 물질층(240)을 형성한다. 언더필 물질층(240)은 칩 연결 단자(230)를 감쌀 수 있다. 예를 들어, 언더필 물질층(240)은 하부 반도체 칩(200)을 하부 재배선 구조물(101) 상에 부착한 후, 모세관 언더필 방법에 형성될 수 있다. 예시적인 실시예들에서, 언더필 물질층(240)은 하부 반도체 칩(200)의 칩 패드(220) 상에 비전도성 필름을 부착한 후, 하부 반도체 칩(200)을 하부 재배선 구조물(101) 상에 부착하여 형성될 수도 있다.
도 9j를 참조하면, 언더필 물질층(240)을 형성한 이후, 하부 반도체 칩(200)을 몰딩하는 하부 몰딩층(250)을 형성한다. 하부 몰딩층(250)은 하부 반도체 칩(200) 및 도전성 포스트(160)를 덮도록 형성될 수 있다. 하부 몰딩층(250)은 하부 반도체 칩(200)의 측면 및 상면을 덮고, 도전성 포스트(160)의 측면 및 상면을 덮도록 형성될 수 있다.
도 9k을 도 9j와 함께 참조하면, 도전성 포스트(160)가 노출되도록 하부 몰딩층(250)의 일부를 제거할 수 있다. 예를 들어, 하부 몰딩층(250)의 일부를 제거하기 위해, 에치백(etch-back) 또는 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 등을 수행할 수 있다. 이 때, 도전성 포스트(160)의 상면은 하부 몰딩층(250)의 상면보다 낮은 레벨에 위치되고, 또한 도전성 포스트(160)의 상면은 전체적으로 오목한 형상을 가지도록 형성될 수 있다.
예시적인 실시예들에서, 하부 몰딩층(250) 및 도전성 포스트(160)에 대해 CMP 공정을 수행하여, 도전성 포스트(160)에 디싱(dishing)의 발생을 유도할 수 있다. 하부 몰딩층(250) 및 도전성 포스트(160)는 서로 다른 물질로 이루어지므로, CMP 공정 시 제거율(removal rate)에 차이가 있게 된다. 이 때, 도전성 포스트(160)의 디싱의 크기를 조절하기 위해, 하부 몰딩층(250)의 재료 및 도전성 포스트(160)의 재료를 적절하게 선택할 수 있다. 예시적인 실시예들에서, 하부 몰딩층(250)은 EMC로 형성되고, 도전성 포스트(160)는 구리(Cu)로 형성될 수 있다. 또한, 도전성 포스트(160)의 디싱의 크기를 조절하기 위해, CMP 공정 조건, 예를 들어 연마헤드의 압력 및 회전 속도, 슬러리(slurry)의 종류를 등을 조절할 수 있다.
또한, 상기 CMP 공정이 진행되는 동안, 하부 몰딩층(250)의 상면(251)과 내측벽(253)이 만나는 모서리부가 깎여 나가면서, 하부 몰딩층(250)의 모서리부(도 2의 255 참조)는 모따기 처리 또는 라운드 처리된 형상을 가질 수 있다.
도 9l을 참조하면, 하부 반도체 칩(200) 및 하부 몰딩층(250) 상에, 제1 상부 절연층(411)을 형성한다. 제1 상부 절연층(411)을 형성하기 위해, 하부 몰딩층(250)의 상면 및 하부 반도체 칩(200)의 상면을 덮고 하부 몰딩층(250)의 리세스부(도 2의 257 참조)를 채우는 절연성 물질막을 형성한 이후, 노광 및 현상을 수행하여 상기 절연성 물질막의 일부를 제거하여 도전성 포스트(160)의 상면의 일부를 노출시키는 비아 오프닝을 형성할 수 있다.
제1 상부 절연층(411)의 상기 비아 오프닝을 형성하기 위해, 예를 들어 RIE 공정, 레이저 드릴링 등을 수행할 수 있다. 제1 상부 절연층(411)의 상기 비아 오프닝은 도전성 포스트(160)의 상면에 인접할수록 점차 수평 방향의 폭이 좁아지는 형상을 가질 수 있다.
제1 상부 절연층(411)을 형성한 이후, 제1 상부 재배선 패턴(420)을 형성한다. 구체적으로, 제1 상부 절연층(411)의 상면, 제1 상부 절연층(411)의 비아 오프닝에 의해 제공된 제1 상부 절연층(411)의 내측벽, 및 제1 상부 절연층(411)의 비아 오프닝을 통해 노출된 도전성 포스트(160)의 상면의 일부 상에 씨드 금속막을 형성한다. 예를 들어, 상기 씨드 금속막은 물리 기상 증착을 통해 형성될 수 있다. 상기 씨드 금속막을 형성한 후, 오프닝을 포함하는 포토레지스트 패턴을 형성하고, 상기 씨드 금속막을 씨드로 이용한 도금 공정을 수행하여 제1 상부 도전성 라인 패턴(421) 및 제1 상부 도전성 비아 패턴(423)을 형성한다. 이 후, 상기 포토레지스트 패턴을 제거하고, 상기 포토레지스트 패턴이 제거되어 노출된 씨드 금속막의 일부를 제거한다. 상기 씨드 금속막이 제거된 결과, 제1 상부 절연층(411)의 상면과 제1 상부 도전성 라인 패턴(421) 사이, 제1 상부 도전성 비아 패턴(423)과 제1 상부 절연층(411)의 내측벽 사이, 및 제1 상부 도전성 비아 패턴(423)과 도전성 포스트(160) 사이에 개재된 제1 상부 씨드층(425)이 형성될 수 있다.
제1 상부 재배선 패턴(420)을 형성한 이후, 제1 상부 절연층(411)의 형성 방법과 실질적으로 동일 또는 유사한 과정을 통해 제2 상부 절연층(413)을 형성하고, 제1 상부 재배선 패턴(420)의 형성 방법과 실질적으로 동일 또는 유사한 과정을 통해 제2 상부 재배선 패턴(430)을 형성할 수 있다. 제1 상부 절연층(411), 제1 상부 재배선 패턴(420), 제2 상부 절연층(413), 및 제2 상부 재배선 패턴(430)은 상부 재배선 구조물(401)을 구성할 수 있다.
도 9m을 참조하면, 상부 재배선 구조물(401) 상에 상부 반도체 칩(500)을 부착한다. 상부 반도체 칩(500)은 칩 패드(520)가 상부 재배선 구조물(401)을 향하도록 상부 재배선 구조물(401) 상에 부착될 수 있다. 상부 반도체 칩(500)의 칩 패드(520)는 칩 연결 단자(530)를 통하여 제2 상부 재배선 패턴(430)의 제2 상부 도전성 라인 패턴(431)과 연결될 수 있다.
상부 반도체 칩(500)을 상부 재배선 구조물(401) 상에 부착한 이후, 상부 반도체 칩(500)과 상부 재배선 구조물(401) 사이의 공간을 채우고 칩 연결 단자(530)를 감싸는 언더필 물질층(540)을 형성한다.
언더필 물질층(540)을 형성한 이후, 상부 반도체 칩(500)을 몰딩하는 상부 몰딩층(550)을 형성한다. 상부 몰딩층(550)은 상부 반도체 칩(500)의 측면을 덮도록 형성될 수 있다.
도 9n을 도 9m과 함께 참조하면, 상부 몰딩층(550)을 형성한 이후, 캐리어 기판(310)을 제거한다. 예를 들어, 도 9n의 결과물로부터 이형 필름(311)이 부착된 캐리어 기판(310)을 분리한다. 예를 들어, 캐리어 기판(310)을 분리하기 위해, 이형 필름(311)에 레이저를 조사하거나 또는 열을 가할 수 있다.
캐리어 기판(310)을 분리한 이후, 커버층(320)을 제거하여 외부 전극 패드(150)를 노출시킬 수 있다. 예를 들어, 커버층(320)은 식각 공정을 통해 제거될 수 있다.
커버층(320)을 제거한 이후, 외부 연결 단자(190)를 부착한다. 외부 연결 단자(190)는, 예를 들어 솔더볼 또는 범프일 수 있다.
도 9o를 참조하면, 외부 연결 단자(190)를 형성한 후, 스크라이브 레인(SL)을 따라 도 9n의 결과물을 절단하는 싱귤레이션 공정을 통해, 도 4에 도시된 것과 같이 개별화된 반도체 패키지(10b)를 완성할 수 있다.
본 발명의 실시예들에 의하면, 도전성 포스트(160)의 상면이 하부 몰딩층(250)의 상면보다 낮은 레벨에 위치되므로, 도전성 포스트(160)를 얼라인 키(align key)로 활용하여 제1 상부 재배선 패턴(도 8p의 420 참조)을 형성할 때 얼라인 키 인식 정확도가 향상될 수 있다. 도전성 포스트(160)를 얼라인 키로 활용하여 제1 상부 재배선 패턴(420)을 형성할 때 얼라인 키 인식 정확도가 향상되므로, 오정렬(misalign)로 인해 반도체 패키지의 전기적 특성이 저하되는 문제를 방지할 수 있고, 궁극적으로 반도체 패키지의 신뢰성을 향상시킬 수 있다.
또한, 본 발명의 실시예들에 의하면, 하부 몰딩층(250)은 모따기된 또는 라운드된 모서리부(도 5의 255)를 가지므로, 모서리부(255)에서 응력이 집중되어 하부 몰딩층(250)의 모서리부(255) 부근에서 크랙이 발생하는 것을 방지할 수 있다.
도 10는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(10d)를 나타내는 단면도이다. 도 11는 도 10의 "XI"로 표시된 영역을 확대하여 나타내는 확대 단면도이다.
도 10 및 도 11에 도시된 반도체 패키지(10d)는 도전성 포스트(160a)의 구조를 제외하고는 도 1 및 도 2를 참조하여 설명된 반도체 패키지(10)와 대체로 동일하거나 유사할 수 있다. 설명의 편의를 위하여, 도 1 및 도 2를 참조하여 설명된 반도체 패키지(10)와 차이점을 중심으로 설명하도록 한다.
도 10 및 도 11을 참조하면, 반도체 패키지(10d)는 하부 재배선 구조물(101), 반도체 칩(200), 도전성 포스트(160a), 및 몰딩층(250)을 포함할 수 있다. 도전성 포스트(160a)의 상면(160a)은 대략 볼록한 형상을 가질 수 있다. 예를 들어, 도전성 포스트(160a)의 상면(160a)의 중심부(160aC)는 도전성 포스트(160a)의 상면(160a)의 가장자리부(160aE)보다 높은 레벨에 위치될 수 있다. 상기 도전성 포스트(160a)의 상면(160a)의 가장자리부(160aE)는 외측으로 하향 경사진 경사면을 가지도록 형성될 수 있다.
예를 들어, 도전성 포스트(160a)는 도 9k의 결과물에 대해 습식 식각을 수행하여 형성될 수 있다. 좀 더 구체적으로, 도 9k를 참조하여 설명된 것과 같이 도전성 포스트(160)를 노출시키기 위해 CMP 공정을 수행할 때, 물성이 다른 도전성 포스트(160)와 몰딩층(250) 사이에 틈이 형성될 수 있다. 도 9k의 결과물에 대한 습식 식각을 수행하게 되면, 식각액이 도전성 포스트(160)와 몰딩층(250) 사이의 상기 틈으로 유입될 수 있다. 상기 도전성 포스트(160)와 몰딩층(250) 사이의 상기 틈으로 유입된 식각액에 의해 도전성 포스트(160)의 가장자리 부분이 식각된 결과, 도 10 및 도 11에 도시된 것과 같이 도전성 포스트(160a)는 대략 볼록한 형상을 가지도록 형성될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 반도체 패키지
101: 재배선 구조물
110: 재배선 절연층 120, 130, 140: 재배선 패턴
121, 131, 141: 도전성 라인 패턴
123, 133, 143: 도전성 비아 패턴
125, 135, 145: 씨드층 150: 외부 전극 패드
160: 도전성 포스트 200: 반도체 칩
230: 칩 연결 단자 240: 언더필 물질층
250: 몰딩층
110: 재배선 절연층 120, 130, 140: 재배선 패턴
121, 131, 141: 도전성 라인 패턴
123, 133, 143: 도전성 비아 패턴
125, 135, 145: 씨드층 150: 외부 전극 패드
160: 도전성 포스트 200: 반도체 칩
230: 칩 연결 단자 240: 언더필 물질층
250: 몰딩층
Claims (20)
- 칩 패드를 포함하는 반도체 칩;
상기 반도체 칩 상의 하부 재배선 구조물로서, 하부 재배선 절연층 및 상기 반도체 칩의 상기 칩 패드에 전기적으로 연결된 하부 재배선 패턴을 포함하는 상기 하부 재배선 구조물;
상기 반도체 칩의 적어도 일부를 덮는 몰딩층; 및
상기 몰딩층 내에 배치된 도전성 포스트로서, 하면은 상기 하부 재배선 구조물의 상기 하부 재배선 패턴에 접촉하고, 상면은 오목한 형상을 가지는 상기 도전성 포스트;
를 포함하는 반도체 패키지. - 제 1 항에 있어서,
상기 도전성 포스트의 상기 상면은 상기 몰딩층의 상면보다 낮은 레벨에 위치된 반도체 패키지. - 제 2 항에 있어서,
상기 몰딩층은 상기 도전성 포스트의 상기 상면을 오픈하는 리세스부 및 상기 리세스부에 의해 제공된 내측벽을 포함하고,
상기 몰딩층의 상기 상면과 상기 몰딩층의 상기 내측벽 사이의 모서리부는 모따기된 또는 라운드된 반도체 패키지. - 제 1 항에 있어서,
상기 몰딩층 및 상기 반도체 칩 상에 차례로 적층된 제1 상부 절연층 및 제2 상부 절연층을 포함하는 상부 재배선 절연층; 및
상기 제1 상부 절연층의 상면 상에 배치된 상부 도전성 라인 패턴 및 상기 상부 도전성 라인 패턴에 연결된 상부 도전성 비아 패턴을 포함하는 상부 재배선 패턴;
을 더 포함하는 반도체 패키지. - 제 4 항에 있어서,
상기 상부 재배선 패턴은 하나의 상부 도전성 라인 패턴에 연결된 복수의 상부 도전성 비아 패턴을 포함하고,
상기 복수의 상부 도전성 비아 패턴 각각은 상기 도전성 포스트의 상기 상면에 접촉하는 반도체 패키지. - 제 4 항에 있어서,
상기 몰딩층은 상기 도전성 포스트의 상기 상면을 오픈하는 리세스부 및 상기 리세스부에 의해 제공된 내측벽을 포함하고,
상기 몰딩층의 상기 상면과 상기 몰딩층의 상기 내측벽 사이의 모서리부는 모따기된 또는 라운드되고,
상기 제1 상부 절연층은 상기 몰딩층의 내측벽 및 상기 몰딩층의 상기 모서리부를 덮는 반도체 패키지. - 제 1 항에 있어서,
상기 도전성 포스트의 상기 상면 상의 연결 단자를 더 포함하고, 상기 연결 단자는 상기 몰딩층의 상기 상면과 상기 도전성 포스트의 상기 상면 사이의 상기 몰딩층의 내측벽을 덮는 반도체 패키지. - 제 7 항에 있어서,
상기 몰딩층은 상기 도전성 포스트의 상기 상면을 오픈하는 리세스부 및 상기 리세스부에 의해 제공된 내측벽을 포함하고,
상기 몰딩층의 상기 상면과 상기 몰딩층의 상기 내측벽 사이의 모서리부는 모따기된 또는 라운드되고,
상기 연결 단자는 상기 몰딩층의 내측벽 및 상기 몰딩층의 상기 모서리부를 덮는 반도체 패키지. - 제 1 항에 있어서,
상기 몰딩층은 에폭시 몰딩 컴파운드로 형성되고,
상기 도전성 포스트는 구리로 형성된 반도체 패키지. - 하부 재배선 절연층 및 하부 재배선 패턴을 포함하는 하부 재배선 구조물;
상기 하부 재배선 절연층의 제1 면 상에 배치되고, 상기 하부 재배선 패턴에 전기적으로 연결된 반도체 칩;
상기 반도체 칩의 측면을 덮는 몰딩층; 및
상기 몰딩층 내에 배치된 도전성 포스트로서, 하면은 상기 하부 재배선 구조물의 상기 하부 재배선 패턴에 접촉하고, 상면은 상기 몰딩층의 상면 보다 낮은 레벨에 위치된 상기 도전성 포스트;
를 포함하고,
상기 몰딩층은 상기 도전성 포스트의 상기 상면을 오픈하는 리세스부 및 상기 리세스부에 의해 제공된 내측벽을 포함하고, 상기 몰딩층의 상면과 상기 몰딩층의 상기 내측벽 사이의 모서리부는 모따기 또는 라운드된 반도체 패키지. - 제 10 항에 있어서,
상기 몰딩층의 상기 상면 및 상기 도전성 포스트의 상기 상면을 덮는 상부 재배선 절연층을 포함하고,
상기 상부 재배선 절연층은 상기 몰딩층의 상기 내측벽 및 상기 몰딩층의 상기 모서리부를 덮는 반도체 패키지. - 제 10 항에 있어서,
상기 도전성 포스트의 상기 상면 상의 연결 단자를 더 포함하고,
상기 연결 단자는 상기 몰딩층의 상기 내측벽 및 상기 몰딩층의 상기 모서리부를 덮는 반도체 패키지. - 제 10 항에 있어서,
상기 몰딩층의 상기 리세스부의 수평 폭은 상기 도전성 포스트의 상기 상면의 수평 폭과 동일한 반도체 패키지. - 제 10 항에 있어서,
상기 도전성 포스트의 상기 상면의 중심부는 상기 도전성 포스트의 상기 상면의 가장자리부보다 높은 레벨에 위치된 반도체 패키지. - 하부 재배선 절연층 및 하부 재배선 패턴을 포함하는 하부 재배선 구조물;
상기 하부 재배선 절연층의 제1 면 상에 배치되고, 상기 하부 재배선 패턴에 전기적으로 연결된 하부 반도체 칩;
상기 하부 재배선 절연층의 상기 제1 면 상에 배치되고, 상기 하부 재배선 패턴에 전기적으로 연결되고, 오목한 형상의 상면을 포함하는 도전성 포스트;
상기 하부 반도체 칩의 측면 및 상기 도전성 포스트의 측면을 덮고, 상기 도전성 포스트의 상면보다 높은 레벨에 위치된 상면을 포함하는 몰딩층; 및
상기 몰딩층 및 상기 하부 반도체 칩 상의 상부 재배선 구조물로서, 상기 도전성 포스트의 상기 상면을 덮는 상부 재배선 절연층 및 상기 상부 재배선 절연층의 일부를 관통하여 상기 도전성 포스트에 접촉하는 상부 재배선 패턴을 포함하는 상기 상부 재배선 구조물;
을 포함하는 반도체 패키지. - 제 15 항에 있어서,
상기 몰딩층은 상기 도전성 포스트의 상기 상면을 오픈하는 리세스부 및 상기 리세스부에 의해 제공된 내측벽을 포함하고,
상기 몰딩층의 상기 상면과 상기 몰딩층의 상기 내측벽 사이의 모서리부는 모따기된 또는 라운드되고,
상기 상부 재배선 절연층은 상기 몰딩층의 내측벽 및 상기 모서리부를 덮는 반도체 패키지. - 제 15 항에 있어서,
상기 상부 재배선 구조물 상에 배치되고, 상기 상부 재배선 패턴을 통해 상기 도전성 포스트에 전기적으로 연결된 상부 반도체 칩을 더 포함하는 반도체 패키지. - 제 15 항에 있어서,
상기 상부 재배선 패턴은 복수의 상부 도전성 비아 패턴을 포함하고,
상기 복수의 상부 도전성 비아 패턴은 각각 상기 상부 재배선 절연층의 일부를 관통하여 상기 도전성 포스트의 상기 상면에 연결된 반도체 패키지. - 하부 반도체 칩; 상기 하부 반도체 칩의 측면을 덮는 몰딩층; 상기 몰딩층을 관통하고 전체적으로 오목한 형상의 상면을 포함하는 도전성 포스트; 및 상기 하부 반도체 칩과 상기 도전성 포스트를 전기적으로 연결하는 하부 재배선 패턴을 포함하는 하부 패키지;
상기 하부 패키지 상의 상부 패키지로서, 상부 반도체 칩을 포함하는 상기 상부 패키지; 및
상기 하부 패키지와 상기 상부 패키지 사이의 패키지간 연결 단자로서, 상기 도전성 포스트의 상기 상면을 덮는 상기 패키지간 연결 단자;
를 포함하고,
상기 상부 패키지와 마주하는 상기 몰딩층의 상면은 상기 도전성 포스트의 상기 상면보다 높은 레벨에 위치된 반도체 패키지. - 제 19 항에 있어서,
상기 몰딩층은 상기 도전성 포스트의 상기 상면을 오픈하는 리세스부 및 상기 리세스부에 의해 제공된 내측벽을 포함하고,
상기 몰딩층의 상면과 상기 몰딩층의 상기 내측벽 사이의 모서리부는 모따기 또는 라운드되고,
상기 패키지간 연결 단자는 상기 몰딩층의 상기 내측벽 및 상기 몰딩층의 상기 모서리부를 덮는 반도체 패키지.
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020190093355A KR20210015071A (ko) | 2019-07-31 | 2019-07-31 | 반도체 패키지 |
US16/829,227 US20210035878A1 (en) | 2019-07-31 | 2020-03-25 | Semiconductor package |
TW109117342A TW202121634A (zh) | 2019-07-31 | 2020-05-25 | 半導體封裝 |
CN202010644781.3A CN112310002A (zh) | 2019-07-31 | 2020-07-07 | 半导体封装 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020190093355A KR20210015071A (ko) | 2019-07-31 | 2019-07-31 | 반도체 패키지 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20210015071A true KR20210015071A (ko) | 2021-02-10 |
Family
ID=74259228
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020190093355A KR20210015071A (ko) | 2019-07-31 | 2019-07-31 | 반도체 패키지 |
Country Status (4)
Country | Link |
---|---|
US (1) | US20210035878A1 (ko) |
KR (1) | KR20210015071A (ko) |
CN (1) | CN112310002A (ko) |
TW (1) | TW202121634A (ko) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20220007340A (ko) * | 2020-07-10 | 2022-01-18 | 삼성전자주식회사 | 언더필을 갖는 패키지 구조물 |
TWI738525B (zh) * | 2020-09-24 | 2021-09-01 | 矽品精密工業股份有限公司 | 電子封裝件及其製法 |
US20220122936A1 (en) * | 2020-10-20 | 2022-04-21 | Texas Instruments Incorporated | Enhanced mold compound thermal conductivity |
CN117461125A (zh) * | 2021-04-26 | 2024-01-26 | 上海虹感微电子科技有限公司 | 微电路之间基于块的互连结构的制造方法 |
CN113078132B (zh) * | 2021-06-03 | 2021-08-27 | 浙江集迈科微电子有限公司 | 用于传导高频信号的转接板及其制备方法 |
TWI836657B (zh) * | 2022-10-06 | 2024-03-21 | 胡迪群 | 底膠測試裝置 |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9378982B2 (en) * | 2013-01-31 | 2016-06-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Die package with openings surrounding end-portions of through package vias (TPVs) and package on package (PoP) using the die package |
JP6107357B2 (ja) * | 2013-04-16 | 2017-04-05 | 富士通セミコンダクター株式会社 | 半導体装置及び半導体装置の製造方法 |
US9449898B2 (en) * | 2013-07-31 | 2016-09-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device having backside interconnect structure through substrate via and method of forming the same |
JP2015076465A (ja) * | 2013-10-08 | 2015-04-20 | イビデン株式会社 | プリント配線板、プリント配線板の製造方法、パッケージ−オン−パッケージ |
US9159678B2 (en) * | 2013-11-18 | 2015-10-13 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor device and manufacturing method thereof |
US9735134B2 (en) * | 2014-03-12 | 2017-08-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Packages with through-vias having tapered ends |
US9633939B2 (en) * | 2015-02-23 | 2017-04-25 | Amkor Technology, Inc. | Semiconductor package and manufacturing method thereof |
US20160365334A1 (en) * | 2015-06-09 | 2016-12-15 | Inotera Memories, Inc. | Package-on-package assembly and method for manufacturing the same |
TWI559419B (zh) * | 2015-08-21 | 2016-11-21 | 力成科技股份有限公司 | 使用模封互連基板製程之柱頂互連(pti)型態半導體封裝構造及其製造方法 |
US10276402B2 (en) * | 2016-03-21 | 2019-04-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor package and manufacturing process thereof |
US10529697B2 (en) * | 2016-09-16 | 2020-01-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Package structure and method of forming the same |
US10381296B2 (en) * | 2017-03-06 | 2019-08-13 | Advanced Semiconductor Engineering, Inc. | Semiconductor device package and a method of manufacturing the same |
US10290605B2 (en) * | 2017-06-30 | 2019-05-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Fan-out package structure and method for forming the same |
US10290610B2 (en) * | 2017-08-29 | 2019-05-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | PoP device and method of forming the same |
US10515901B2 (en) * | 2017-09-29 | 2019-12-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | InFO-POP structures with TIVs having cavities |
US10269773B1 (en) * | 2017-09-29 | 2019-04-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor packages and methods of forming the same |
KR102530319B1 (ko) * | 2018-12-07 | 2023-05-09 | 삼성전자주식회사 | 전도성 필라를 갖는 반도체 패키지 및 그 제조 방법 |
-
2019
- 2019-07-31 KR KR1020190093355A patent/KR20210015071A/ko not_active Application Discontinuation
-
2020
- 2020-03-25 US US16/829,227 patent/US20210035878A1/en active Pending
- 2020-05-25 TW TW109117342A patent/TW202121634A/zh unknown
- 2020-07-07 CN CN202010644781.3A patent/CN112310002A/zh active Pending
Also Published As
Publication number | Publication date |
---|---|
TW202121634A (zh) | 2021-06-01 |
CN112310002A (zh) | 2021-02-02 |
US20210035878A1 (en) | 2021-02-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20210035878A1 (en) | Semiconductor package | |
US8586477B2 (en) | Semiconductor apparatus, method of manufacturing the same, and method of manufacturing semiconductor package | |
KR20090128105A (ko) | 반도체 칩, 반도체 패키지 및 반도체 칩의 제조 방법 | |
US11462462B2 (en) | Semiconductor packages including a recessed conductive post | |
US10923421B2 (en) | Package structure and method of manufacturing the same | |
US11637081B2 (en) | Semiconductor package and method of manufacturing the same | |
US11901276B2 (en) | Semiconductor package and method of manufacturing the same | |
KR20120091867A (ko) | CoC 구조의 반도체 패키지 및 그 패키지 제조방법 | |
US20240203893A1 (en) | Chip package with fan-out feature and method for forming the same | |
CN112435994A (zh) | 半导体芯片堆叠结构、半导体封装件及其制造方法 | |
US11705341B2 (en) | Method of fabricating a semiconductor package having redistribution patterns including seed patterns and seed layers | |
US20230142301A1 (en) | Semiconductor package | |
US10804218B2 (en) | Semiconductor package | |
US20240145396A1 (en) | Semiconductor package and method of manufacturing the same | |
US20220399260A1 (en) | Semiconductor package | |
US11387192B2 (en) | Semiconductor package | |
US20220359469A1 (en) | Semiconductor package, and a package on package type semiconductor package having the same | |
US20240072006A1 (en) | Semiconductor package | |
US20230163092A1 (en) | Semiconductor package | |
KR20240050919A (ko) | 반도체 패키지 | |
US20230411275A1 (en) | Semiconductor package and method of fabricating the same | |
US20230063251A1 (en) | Semiconductor package and method of forming the same | |
KR20230121668A (ko) | 반도체 패키지 | |
KR20230068943A (ko) | 반도체 패키지 | |
KR20220031245A (ko) | 적층 반도체 칩을 포함하는 반도체 패키지 및 그 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal |