CN112435994A - 半导体芯片堆叠结构、半导体封装件及其制造方法 - Google Patents

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Abstract

提供了一种半导体芯片堆叠件、半导体封装件及其制造方法。所述半导体芯片堆叠件包括第一半导体芯片和第二半导体芯片。第一芯片包括：第一半导体衬底，其具有有源表面和无源表面；第一绝缘层，其形成在无源表面上；以及第一焊盘，其形成在第一绝缘层中。第二半导体芯片包括：第二半导体衬底，其具有有源表面和无源表面；第二绝缘层，其形成在有源表面上；第二焊盘，其形成在第二绝缘层中；聚合物层，其形成在第二绝缘层上；凸块下金属化(UBM)图案，其埋置在聚合物层中；以及埋置焊料，其分别形成在UBM图案上，并埋置在聚合物层中。埋置焊料的下表面与聚合物层的下表面共面，埋置焊料分别在接触表面处接触第一焊盘，并且埋置焊料的截面面积在接触表面上最大。

Description

半导体芯片堆叠结构、半导体封装件及其制造方法
相关申请的交叉引用
本申请要求于2019年8月26日在韩国知识产权局提交的韩国 专利申请No.10-2019-0104585的优先权，该申请的公开内容以引用 其全部并入本文中。
技术领域
本公开涉及一种半导体封装件和制造半导体封装件的方法。
背景技术
在过去的几十年中，由于技术、材料和制造工艺的开发，已经 快速开发了计算能力和无线通信技术。因此，可以直接实现高性能晶 体管，并且根据摩尔定律，大约每18个月就已经使集成速度翻倍。 使系统轻、薄、短且小的装置以及提高功率效率的装置一直是半导体 制造行业的目标。在达到经济和物理极限的当前时间点，建议使用三 维集成封装作为一种有效的解决方法。
三维集成装置的开发始于1980年提出的互补金属氧化物半导体 (CMOS)集成装置，并已经经过持续研发(R&D)开发30年。例 如，三维(3D)集成技术可以是逻辑电路和存储器电路的集成、传 感器封装或者微机电系统(MEMS)和CMOS的异构集成。3D集成 技术允许高可靠性、低功耗和低制造成本，并实现形状因子(form factor)的减小。
最近，由于用于3D键合的焊料和减小焊料的节距(pitch)的尺 寸，作为用于结合精细节距区域的技术，回流工艺趋向于被热压键合 (TCB)工艺代替。
发明内容
一方面提供一种具有改善的可靠性的半导体封装件机器制造方 法。
根据一个或多个实施例的一方面，提供了一种半导体芯片堆叠 结构，包括第一半导体芯片和和第二半导体芯片，所述第一半导体芯 片包括：第一半导体衬底，其具有有源表面和与有源表面相对的无源 表面；第一半导体器件层，其形成在有源表面上并包括电路图案；第 一后表面绝缘层，其形成在无源表面上；多个第一后表面焊盘，其与 第一后表面绝缘层形成为同一水平；第一前表面绝缘层，其形成在第 一半导体器件层上，并且与第一半导体衬底间隔开，并且第一半导体 器件层插设于第一前表面绝缘层与第一半导体衬底之间；多个第一前 表面焊盘，其与第一前表面绝缘层形成在同一水平；多个第一贯通电极，其被配置为穿过第一半导体衬底和第一半导体器件层，并分别电 连接到多个第一后表面焊盘和多个第一前表面焊盘；第一聚合物层， 其形成在第一前表面绝缘层上；多个第一凸块下金属化(UBM)图 案，其埋置在第一聚合物层中；以及多个第一埋置焊料，其分别形成在多个第一UBM图案上，并埋置在第一聚合物层中，所述第二半导 体芯片包括：第二半导体衬底，其具有有源表面和与有源表面相对的 无源表面；第二半导体器件层，其形成在第二半导体衬底的有源表面 上并包括电路图案；第二前表面绝缘层，其形成在第二半导体器件层 上，并且与第二半导体衬底间隔开，并且第二半导体器件层插设于第 二前表面绝缘层与第二半导体衬底之间；多个第二前表面焊盘，其与 第二前表面绝缘层形成在同一水平；第二聚合物层，其形成在第二前 表面绝缘层上；多个第二UBM图案，其埋置在第二聚合物层中；以 及多个第二埋置焊料，其分别形成在多个第二UBM图案上，并埋置 在第二聚合物层中，其中，多个第二埋置焊料的下表面与第二聚合物 层的下表面共面，多个第二埋置焊料分别在接触表面接触多个第一后 表面焊盘，并且多个第二埋置焊料中的每一个的水平截面面积在接触 表面上最大。
根据一个或多个实施例的另一方面，提供了一种半导体封装件， 包括顺序堆叠的第一半导体芯片、第二半导体芯片和第三半导体芯 片，其中，第一半导体芯片与第二半导体芯片和第三半导体芯片不同， 其中，第二半导体芯片包括：第二半导体衬底；半导体器件层，其形 成在第二半导体衬底的有源表面上，并且包括电路图案；前表面绝缘 层，其形成在半导体器件层上，并且与半导体衬底间隔开，并且半导 体器件层插设于前表面绝缘层与半导体衬底之间；多个前表面焊盘， 其与前表面绝缘层形成在同一水平；聚合物层，其形成在前表面绝缘 层上；多个凸块下金属化(UBM)图案，其埋置在聚合物层中；以 及多个埋置焊料，其分别接触多个UBM图案，并且埋置在聚合物层 中，其中，多个埋置焊料的下表面与聚合物层的下表面共面，并且多 个埋置焊料中的每一个的水平截面面积随着距第一半导体芯片的距 离减小而增大。
根据一个或多个实施例的又一方面，提供了一种半导体封装件， 包括：封装衬底；半导体芯片堆叠件，其包括堆叠在封装衬底上的第 一半导体芯片和第二半导体芯片；以及逻辑芯片，其在封装衬底上与 半导体芯片堆叠件间隔开，其中，第一半导体芯片包括：第一半导体 衬底；第一半导体器件层，其形成在第一半导体衬底上，并且包括电 路图案；多个第一贯通电极，其被配置为在与半导体衬底的上表面垂 直的第一方向上穿过第一半导体衬底和第一半导体器件层；第一聚合 物层，其形成在第一半导体器件层上；多个第一凸块下金属化(UBM) 图案，其被配置为埋置在第一聚合物层中，并分别电连接到多个第一 贯通电极；以及多个第一埋置焊料，其布置在多个第一UBM图案上， 并埋置在第一聚合物层中，其中，埋置在第一聚合物层中的多个第一 埋置焊料中的每一个的水平截面面积随着距封装衬底的距离减小而 增大。
根据一个或多个实施例的又一方面，提供了一种制造半导体封 装件的方法，所述方法包括：提供第一晶圆，所述第一晶圆包括第一 半导体器件层、布置在第一半导体器件层上的第一绝缘层和与第一绝 缘层布置在同一水平的第一焊盘；在第一晶圆上形成第一聚合物层； 形成第一开口以使第一焊盘暴露；在第一开口中形成第一凸块下金属 化(UBM)图案；通过经由等离子体蚀刻第一聚合物层来在第一开 口的侧壁的一部分处形成侧壁倾斜；以及形成第一埋置焊料以填充第 一开口。
根据一个或多个实施例的又一方面，提供了一种半导体芯片堆 叠结构，包括第一半导体芯片和第二半导体芯片，所述第一半导体芯 片包括：第一半导体衬底，其具有有源表面和无源表面；第一绝缘层， 其形成在无源表面上；以及多个第一焊盘，其形成在第一绝缘层中， 所述第二半导体芯片包括：第二半导体衬底，其具有有源表面和无源 表面；第二绝缘层，其形成在有源表面上；多个第二焊盘，其形成在 第二绝缘层中；聚合物层，其形成在第二绝缘层上；多个UBM图案， 其埋置在聚合物层中；以及多个埋置焊料，其分别形成在多个UBM 图案上，并且埋置在聚合物层中，其中，多个埋置焊料的下表面与聚 合物层的下表面共面，多个埋置焊料分别在接触表面接触多个第一焊 盘，并且多个埋置焊料中的每一个的水平截面面积在接触表面上最 大。
附图说明
从以下结合附图的详细描述，将更加清楚地理解各种实施例， 在附图中：
图1A是示出了根据各种实施例的半导体封装件的布局图；
图1B是沿图1A的线1I-1I’截取的截面图；
图1C是示出了图1B的区域E1的放大的部分截面图；
图1D是示出了根据一些其它实施例的半导体封装件的示图；
图2A至图2Q是示出了根据不同实施例的半导体封装件的部分 截面图；
图3是示出了根据一些实施例的制造半导体封装件的方法的流 程图；
图4至图7是示出了根据一些实施例的制造半导体封装件的方 法的截面图；
图8是示出了根据一些实施例的制造半导体器件的方法的概念 图；
图9是示出了根据一些实施例的制造半导体封装件的方法的流 程图；
图10和图11是示出了根据一些实施例的制造半导体封装件的 方法的示图；
图12是示出了根据一些其它实施例的半导体封装件的截面图；
图13A是示出了根据一些其它实施例的半导体封装件的平面 图；
图13B是沿图13A的线13I-13I’截取的截面图；以及
图14是示出了根据一些实施例的通过半导体封装件实施的系统 的框图。
具体实施方式
在下文中，将参照附图详细地描述各种实施例。在该说明书中， 短语“A、B和C中的至少一个”包括其范围内的“只有A”、“只 有B”、“只有C”、“A和B两者”、“A和C两者”、“B和C两者”或者“A、B和C中的全部”。
图1A是示出了根据各种实施例的半导体芯片堆叠结构10的布 局图。图1B是沿图1A的线1I-1I’截取的截面图。
在图1A的布局中，为了方便起见，仅示出了第一后表面焊盘 122、第二后表面焊盘222、第三后表面焊盘322、第一凸块下金属化 (UBM)图案141、第二UBM图案241、第三UBM图案341、第四 UBM图案441、第一埋置焊料143、第二埋置焊料243、第三埋置焊 料343和第四埋置焊料443。如随后所述，第一后表面焊盘122、第 二后表面焊盘222、第三后表面焊盘322、第一UBM图案141、第二 UBM图案241、第三UBM图案341和第四UBM图案441、第一埋 置焊料143、第二埋置焊料243、第三埋置焊料343和第四埋置焊料 443对齐，并且可以在竖直方向上(即，在Z方向上)重叠。这里， “对齐”意味着在特定公差范围内对齐。
参照图1A和图1B，半导体芯片堆叠结构10可以包括在第一方 向上(或者在图1B的竖直方向或Z方向上)堆叠的第一半导体芯片C1、第二半导体芯片C2、第三半导体芯片C3和第四半导体芯片C4 以及模制层160。
半导体芯片堆叠结构10可以包括其中形成有电路的电路区域 CR以及用于堆叠的第一半导体芯片C1、第二半导体芯片C2、第三 半导体芯片C3和第四半导体芯片C4之间的电连接的焊盘区域PR。 在图1A中，两个电路区域CR被示出为彼此间隔开，且焊盘区域插 设于所述两个电路区域CR之间。然而，这些是出于说明的目的，而 不是以任意含义来限制本公开的技术精神。
在焊盘区域PR中，可以形成第一贯通电极125、第二贯通电极 225、第三贯通电极325、第一UBM图案141、第二UBM图案241、 第三UBM图案341、第四UBM图案441、第一埋置焊料143、第二 埋置焊料243、第三埋置焊料343和第四埋置焊料443。在图1A中， 示例性地示出了半导体芯片堆叠结构10的下表面(即，第一半导体 芯片C1的下表面)的示意性构造，其中，第一UBM图案141和第 一埋置焊料143暴露于半导体芯片堆叠结构10的下表面。
第一贯通电极125、第二贯通电极225、第三贯通电极325、第 一UBM图案141、第二UBM图案241、第三UBM图案341、第四 UBM图案441、第一埋置焊料143、第二埋置焊料243、第三埋置焊 料343和第四埋置焊料443可以以各种布局在X方向和Y方向上布 置在焊盘区域PR中。在一些实施例中，如图1A中所示，在焊盘区 域PR中，第一贯通电极125、第二贯通电极225、第三贯通电极325、 第一UBM图案141、第二UBM图案241、第三UBM图案341、第 四UBM图案441、第一埋置焊料143、第二埋置焊料243、第三埋置 焊料343和第四埋置焊料443可以以规定节距在X方向和Y方向上 形成矩阵。参照图1A，当从上方观看时，第一UBM图案141被示出为实质上圆形，但是不限于此。例如，在一些实施例中，第一UBM 图案141的平面可以为大致正方形。即，第一UBM图案141的形状 可以为例如大致正方形。可替换地，在其它实施例中，第一UBM图 案141的形状可以具有其它几何形状。
另外，为了方便起见，在图1A中，示例性地示出了：在焊盘区 域PR中，在X方向上布置六个第一UBM图案141，并且在Y方向 上布置两个第一UBM图案141。然而，第一UBM图案141的数量 和布置不限于图1A中示出的数量和布置。
第一半导体芯片C1、第二半导体芯片C2、第三半导体芯片C3 和第四半导体芯片C4可以是例如存储器半导体芯片。这里，例如， 存储器半导体芯片可以是易失性存储器半导体芯片(诸如动态随机存 取存储器(DRAM)或静态随机存取存储器(SRAM))或者非易失 性存储器半导体芯片(诸如相变随机存取存储器(PRAM)、磁阻随 机存取存储器(MRAM)、铁电随机存取存储器(FeRAM)或电阻 随机存取存储器(ReRAM))。在一些实施例中，第一半导体芯片 C1、第二半导体芯片C2、第三半导体芯片C3和第四半导体芯片C4 可以是用于配置高带宽存储器(HBM)的DRAM半导体芯片。
在图1A和图1B中，示例性地示出了其中堆叠有第一半导体芯 片C1、第二半导体芯片C2、第三半导体芯片C3和第四半导体芯片 C4的半导体芯片堆叠结构10。然而，堆叠在半导体芯片堆叠结构10 中的半导体芯片的数量不限于此。例如，在一些实施例中，2个至32个半导体芯片可以堆叠在半导体芯片堆叠结构10中。
第一UBM图案141和第一埋置焊料143可以布置在第一半导体 芯片C1的下表面上。第二半导体芯片C2可以安装在第一半导体芯 片C1的上表面上。在第一半导体芯片C1与第二半导体芯片C2之间， 插设有第二UBM图案241和第二埋置焊料243，并且因此，第二半 导体芯片C2可以电连接到第一半导体芯片C1。第三半导体芯片C3 可以安装在第二半导体芯片C2上。第三UBM图案341和第三埋置 焊料343插设于第二半导体芯片C2与第三半导体芯片C3之间，并 且因此，第三半导体芯片C3可以电连接到第二半导体芯片C2。另 外，第四半导体芯片C4可以安装在第三半导体芯片C3上。第四UBM 图案441和第四埋置焊料443插设于第三半导体芯片C3与第四半导 体芯片C4之间，并且因此，第四半导体芯片C4可以电连接到第三 半导体芯片C3。
第一半导体芯片C1可以包括第一半导体衬底100、第一半导体 器件层110、第一贯通电极125、第一后表面绝缘层121、第一后表 面焊盘122、第一前表面绝缘层123、第一前表面焊盘124、第一聚 合物层140、第一UBM图案141和第一埋置焊料143。第一半导体 衬底100可以包括彼此相对的有源表面和无源表面。第一半导体器件 层110可以形成在第一半导体衬底100的有源表面上。第一贯通电极 125可以在Z方向上穿过第一半导体衬底100和第一半导体器件层 110。第一后表面绝缘层121和第一后表面焊盘122可以形成在第一 半导体衬底100的无源表面上。第一后表面焊盘122可以电连接到第 一贯通电极125。第一前表面绝缘层123和第一前表面焊盘124可以 形成在第一半导体器件层110上。因此，第一前表面绝缘层123可以 与第一半导体衬底100间隔开，且第一半导体器件层110插设于第一 前表面绝缘层123与第一半导体衬底100之间。
第一前表面绝缘层123和第一后表面绝缘层121可以包括用于 保护第一半导体器件层110的保护层和抵御外部冲击或湿气的形成 在第一半导体器件层110中的布线结构。例如，第一前表面绝缘层 123和第一后表面绝缘层121可以包括无机绝缘层或有机绝缘层。根 据一些实施例，第一前表面绝缘层123和第一后表面绝缘层121可以 包括氮化硅、氧化硅和氮氧化硅中的至少一种。
第一聚合物层140可以形成在第一前表面绝缘层123上。第一 聚合物层140可以包括绝缘聚合物。根据一些实施例，第一聚合物层 140可以通过除了底部填充(underfilling)工艺之外的工艺来形成。 根据一些实施例，第一聚合物层140可以省略环氧树脂模制化合物 (EMC)。根据一些实施例，第一聚合物层140可以省略包含环氧 基的反应性预聚物和聚合物。根据一些实施例，第一聚合物层140 可以排除双酚基环氧树脂、酚醛清漆环氧树脂、脂肪族环氧树脂、卤 化物环氧树脂、环氧树脂稀释剂和缩水甘油基胺环氧树脂。
第一UBM图案141和第一埋置焊料143可以布置在第一聚合物 层140中。第一UBM图案141和第一埋置焊料143可以形成堆叠结 构。第一UBM图案141和第一埋置焊料143的侧表面可以被第一聚 合物层140覆盖。第一埋置焊料143可以嵌入在第一聚合物层140 中。第一埋置焊料143的上表面可以与第一聚合物层140的上表面共 面，并且可以暴露于外部。因此，第一埋置焊料143可以埋置在第一 聚合物层140中。
第一半导体衬底100可以包括例如硅(Si)。可替换地，第一 半导体衬底100可以包括半导体元素(诸如锗(Ge))或者化合物 半导体(诸如碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)或 磷化铟(InP))。可替换地，第一半导体衬底100可以具有绝缘体 上硅(SOI)结构。例如，第一半导体衬底100可以包括埋置氧化物 (BOX)层。第一半导体衬底100可以包括导电区域，例如，掺杂 有杂质的阱或掺杂有杂质的结构。另外，第一半导体衬底100可以具 有各种器件隔离结构，诸如浅沟槽隔离(STI)结构。
第一半导体器件层110可以包括各种种类的多个单独的器件以 及层间绝缘层。多个单独的器件可以包括各种微电子器件，例如，金 属氧化物半导体场效应晶体管(MOSFET)(诸如互补金属绝缘体半 导体(CMOS)晶体管)、系统大规模集成电路(LSI)、闪速存储 器、动态随机存取存储器(DRAM)、静态RAM(SRAM)、电可 擦除可编程只读存储器(EEPROM)、可编程RAM(PRAM)、磁 RAM(MRAM)或电阻RAM(ReRAM)、图像传感器(诸如CMOS 成像传感器(CIS))、微机电系统(MEMS)、有源器件和/或无源 器件。多个单独的器件可以形成在电路区域CR中的第一半导体器件 层110中，并且可以电连接到第一半导体衬底100的导电区域。第一 半导体器件层110还可以包括多个单独的器件中的至少两个或者用 于将多个单独的器件电连接到第一半导体衬底100的导电区域的导 电布线或导电插塞。另外，多个单独的器件可以通过绝缘层与其它相 邻的单独的器件电隔离。
第一半导体器件层110可以包括用于将多个单独的器件连接到 形成在第一半导体衬底100上的其它布线线路的多个布线结构。多个 布线结构可以包括在水平方向上延伸的金属布线图案和在竖直方向 上延伸的过孔插塞。金属布线图案和过孔插塞可以包括阻挡层和导电 层。阻挡层可以包括钛(Ti)、氮化钛(TiN)、钽(Ta)和氮化钽(TaN)中的至少一种材料。导电层可以包括钨(W)、铝(Al)和 铜(Cu)中的至少一种金属。多个布线结构可以是其中堆叠有两个 或更多个金属布线图案以及两个或更多个过孔插塞的多层结构。根据 一些实施例，第一前表面焊盘124和第一后表面焊盘122还可以包括 W、Al和Cu中的至少一种金属。
第一贯通电极125可以穿过第一半导体衬底100和第一半导体 器件层110。第一贯通电极125可以是柱形。第一贯通电极125可以 包括限定这些柱的表面的阻挡层以及填充阻挡层的内部的埋置导电 层。阻挡层可以包括Ti、TiN、Ta、TaN、铷(Ru)、钴(Co)、锰 (Mn)、氮化钨(WN)、镍(Ni)和硼化镍(NiB)中的至少一种。 埋置导电层可以包括Cu、Cu合金(诸如CuSn、CuMg、CuNi、CuZn、 CuPd、CuAu、CuRe或CuW)、W、W合金、Ni、Ru和Co中的至 少一种。在一些实施例中，第一贯通电极125可以与第一半导体衬底 100和第一半导体器件层110形成在同一水平，并且还可以包括覆盖 阻挡层的通孔绝缘层。通孔绝缘层可以包括氧化物层、氮化物层、碳 化物层、聚合物或这些层的组合。
第一UBM图案141可以布置在第一半导体器件层110上，并且 可以接触第一前表面焊盘124。第一UBM图案141可以包括锡(Sn)、 Ti、钒(V)、锑(Sb)、铅(Pb)、W、铬(Cr)、Cu、Ni、Al、 钯(Pd)、银(Ag)和金(Au)中的至少一种。
第一UBM图案141可以是单金属层，或者可以具有多个金属层 的堆叠结构。例如，第一UBM图案141可以包括顺序堆叠的第一金 属层、第二金属层和第三金属层。第一金属层可以包括对第一前表面 焊盘124和第一前表面绝缘层123具有高粘合性的材料。即，第一金属层可以包括用于改善形成第一埋置焊料143时的稳定性的粘合层。 例如，第一金属层可以包括Ti、Ti-W、Cr和Al中的至少一种。第 二金属层可以包括用于防止包括在第一埋置焊料143中的金属材料 扩散到第一半导体衬底100中的阻挡层。第二金属层可以包括Cu、 Ni、Cr-Cu和Ni-V中的至少一种。第三金属层可以用作用于形成第 一埋置焊料143的种子层或者用于改善第一埋置焊料143的润湿特性 的润湿层。第三金属层可以包括Ni、Cu和Al中的至少一种。
第一埋置焊料143可以布置在第一UBM图案141上。第一埋置 焊料143可以与第一聚合物层140一起形成半导体芯片堆叠结构10 的最下面的表面。根据一些实施例，第一埋置焊料143可以是用于在 外部衬底或插件上安装半导体芯片堆叠结构10的芯片-衬底连接焊 料。根据一些实施例，第一埋置焊料143可以是用于在外部表面或插 件上安装半导体芯片堆叠结构10的芯片-芯片连接焊料。
第一埋置焊料143可以配置这样的路径：其用于接收用于操作 第一半导体芯片C1、第二半导体芯片C2、第三半导体芯片C3和第 四半导体芯片C4的控制信号以及来自外部的电源电位或接地电位中 的至少一个，从外部接收将存储在第一半导体芯片C1、第二半导体 芯片C2、第三半导体芯片C3和第四半导体芯片C4中的数据信号， 并且/或者将存储在第一半导体芯片C1、第二半导体芯片C2、第三 半导体芯片C3和第四半导体芯片C4中的数据提供到外部。
第一埋置焊料143可以包括焊料材料。第一埋置焊料143可以 包括Sn、In、铋(Bi)、Sb、Cu、Ag、锌(Zn)、Pb和/或这些金 属的合金。例如，第一埋置焊料143可以包括Sn、Pb、Sn-Pb、Sn-Ag、 Sn-Au、Sn-Cu、Sn-Bi、Sn-Zn、Sn-Ag-Cu、Sn-Ag-Bi、Sn-Ag-Zn、 Sn-Cu-Bi、Sn-Cu-Zn和Sn-Bi-Zn中的至少一种。
在一些实施例中，中间层可以形成在第一埋置焊料143与第一 UBM图案141之间的接触界面上。中间层可以包括通过使包括在第 一埋置焊料143和第一UBM图案141中的金属材料在高温下反应形 成的中间化合物(IMC)。例如，当第一UBM图案141包括Cu和/ 或Ni且第一埋置焊料143包括Sn和/或Cu时，中间层可以包括 (Cu,Ni)6Sn5、(Cu,Ni)3Sn4和(Cu,Ni)3Sn中的至少一种。然而，中间层 的材料或成分不限于此，并且可以根据第一埋置焊料143和第一 UBM图案141的材料、焊接工艺时间和/或温度而变化。
第二半导体芯片C2可以安装在第一半导体芯片C1的上表面上， 并且可以电连接到第一半导体芯片C1，且第二埋置焊料243位于第 一半导体芯片C1与第二半导体芯片C2之间。
第二半导体芯片C2可以包括第二半导体衬底200、第二半导体 器件层210、第二后表面绝缘层221、第二后表面焊盘222、第二前 表面绝缘层223、第二前表面焊盘224、第二贯通电极225、第二聚 合物层240、第二UBM图案241和第二埋置焊料243。第二埋置焊 料243可以在接触表面接触第一后表面焊盘122。根据一些实施例， 第二半导体芯片C2可以与第一半导体芯片C1相同。由于第二半导 体芯片C2的技术特征与第一半导体芯片C1的技术特征相同，因此 为了简洁，将不给出第二半导体芯片C2的详细描述。
第三半导体芯片C3可以包括第三半导体衬底300、第三半导体 器件层310、第三后表面绝缘层321、第三后表面焊盘322、第三前 表面绝缘层323、第三前表面焊盘324、第三贯通电极325、第三聚 合物层340、第三UBM图案341和第三埋置焊料343。根据一些实 施例，由于第三半导体芯片C3的技术特征与第一半导体芯片C1的 技术特征相似，因此为了简洁，将不给出第三半导体芯片C3的附加 描述。
第四半导体芯片C4可以包括第四半导体衬底400、第四半导体 器件层410、第四前表面绝缘层423、第四前表面焊盘424、第四聚 合物层440、第四UBM图案441和第四埋置焊料443。由于在图1A 和图1B中示出的示例中，第四半导体芯片C4是位于堆叠存储器芯 片的最上层上的存储器芯片，因此，可以省略后表面绝缘层、后表面 焊盘和贯通电极。除了省略后表面绝缘层、后表面焊盘和贯通电极之 外，由于第四半导体芯片C4的技术特征与第一半导体芯片C1的技 术特征相似，因此为了简洁，将省略第四半导体芯片C4的附加描述。
第三埋置焊料343可以插设于第三UBM图案341与第二后表面 焊盘222之间。第三埋置焊料343可以接触第三UBM图案341和第 二后表面焊盘222。因此，第二半导体芯片C2和第三半导体芯片C3 可以彼此电连接。第四埋置焊料443可以插设于第四UBM图案441 与第三后表面焊盘322之间。第四埋置焊料443可以接触第四UBM 图案441和第三后表面焊盘322。因此，第三半导体芯片C3和第四 半导体芯片C4可以彼此电连接。
模制层160可以围绕第二聚合物层240、第三聚合物层340和第 四聚合物层440的侧表面以及第二半导体芯片C2、第三半导体芯片 C3和第四半导体芯片C4的侧表面。模制层160可以包括例如EMC。 如图1B中所示，第一半导体芯片C1在水平方向(X方向)上的宽 度可以大于第二半导体芯片C2、第三半导体芯片C3和第四半导体 芯片C4在水平方向上的宽度，并且模制层160可以接触第一半导体 芯片C1的上表面的边缘。然而，发明构思不限于此。根据一些实施 例，模制层160可以覆盖第四半导体芯片C4的上表面。在其它实施 例中，与图1B中的不同，模制层160不形成在第四半导体芯片C4 的上表面上，并且第四半导体芯片C4的上表面可以暴露于半导体芯 片堆叠结构10的外部。
图1C是示出了图1B的区域E1的放大的部分截面图。
参照图1C，将更加详细地描述第二埋置焊料243和第二UBM 图案241的结构特性。第一埋置焊料143、第三埋置焊料343和第四 埋置焊料443以及第一UBM图案141、第三UBM图案341和第四 UBM图案441可以与在下文中参照第二埋置焊料243和第二UBM 图案241描述的相同。因此为了简洁，省略第一埋置焊料143、第三 埋置焊料343和第四埋置焊料443以及第一UBM图案141、第三UBM 图案341和第四UBM图案441的详细描述。
参照图1C，第二埋置焊料243和第二UBM图案241可以相对 于在Z方向上平行延伸的轴具有旋转对称性。然而，发明构思不限 于此。第二埋置焊料243和第二UBM图案241可以具有大致正方形 的水平截面。
第二UBM图案241可以大致是柱状的。第二UBM图案241在 Z方向上的水平截面面积可以恒定。这里，水平截面面积表示与Z方 向垂直的截面面积(即，其法线平行于Z方向)。第二埋置焊料243 可以包括具有恒定水平截面面积的第一部分243p1和具有变化的水 平截面面积的第二部分243p2。第二埋置焊料243的第一部分243p1 可以为大致柱状，并且第二埋置焊料243的第二部分243p2可以为大 致截头锥形。
第一部分243p1可以包括竖直侧壁243vw，第二部分243p2可 以包括倾斜侧壁243sw。在一些实施例中，第一部分243p1和第二部 分243p2的高度(即，在Z方向上的长度)可以彼此相等。然而， 发明构思不限于此。例如，在一些实施例中，第一部分243p1的高度可以大于或小于第二部分243p2的高度。
第二部分243p2可以在接触表面CS接触第一后表面焊盘122。 第二部分243p2可以朝向第一后表面焊盘122具有较大的水平截面。 即，第二部分243p2的水平截面可以随着距第一后表面焊盘122的距 离减小而增大，并且该水平截面可以在第二部分243p2与第一后表面 焊盘122之间的接触表面最大。倾斜侧壁243sw的截面轮廓可以是 线性的。倾斜侧壁243sw在水平方向上的角度可以恒定。因此，第 二部分243p2的水平截面面积在Z方向上的变化可以恒定。
根据一些实施例，第二埋置焊料243、第二UBM图案241、第 二前表面焊盘224和第一后表面焊盘122的节距Pi(即，重复单元 长度)可以为大约20μm至大约1μm。在其它实施例中，节距Pi可 以为大约15μm至大约2μm。在其它实施例中，节距Pi可以为大约 10μm至大约3μm。
根据一些实施例，第二埋置焊料243的第一部分243p1和第二 UBM图案241中的每一个的第一宽度W1(或直径)可以为大约10μm 至大约0.3μm。在其它实施例中，第一宽度W1可以为大约5μm至 大约0.6μm。在其它实施例中，第一宽度W1可以为大约3μm至大 约1μm。
根据一些实施例，作为第二埋置焊料243的第二部分243p2中 的每一个的最大宽度的第二宽度W2可以是接触第一后表面焊盘122 的部分中的每一个的水平宽度。根据一些实施例，第二宽度W2可以 小于或等于第三宽度W3，并且可以等于或大于第一宽度W1。根据一些实施例，第二宽度W2可以为大约15μm至大约0.3μm。在其它 实施例中，第二宽度W2可以为大约10μm至大约0.6μm。在其它实 施例中，第二宽度W2可以为大约2μm至大约1μm。
根据一些实施例，作为对应的第一后表面焊盘122的宽度的第 三宽度W3可以为大约15μm至大约0.5μm。在其它实施例中，第三 宽度W3可以为大约10μm至大约1μm。在其它实施例中，第三宽度 W3可以为大约5μm至大约2μm。
根据一些实施例，如随后所描述的，由于第二埋置焊料243的 水平截面面积随着距第一后表面焊盘122的距离减小而增大，因此第 二聚合物层240的水平截面面积(或水平宽度)可以随着距接触表面 的距离减小而减小。
最近，随着半导体器件的节距变得更加精细，需要节距不大于 大约20μm的焊料凸块。
在埋置焊料的结构中，由于聚合物层围绕埋置焊料，因此，在 随后描述的热压工艺中，由于下层(例如，后表面绝缘层与后表面焊 盘)与热膨胀系数(CTE)之间的不匹配，埋置焊料变形或滑动。因 此，埋置焊料平行移动。在此情况下，由于下图案与埋置图案之间的开口而可能发生电路缺陷。
根据在此公开的各种实施例，第二埋置焊料243、第三埋置焊料 343和第四埋置焊料443可以在分别与第一后表面焊盘122、第二后 表面焊盘222和第三后表面焊盘322交汇的表面上具有增大的(或最 大的)截面面积。因此，即使当第二埋置焊料243、第三埋置焊料343 和第四埋置焊料443以及第一后表面焊盘122、第二后表面焊盘222 和第三后表面焊盘322分别由于CTE不匹配而未对齐时，也可以防 止由开口导致的电路缺陷。
另外，其中第二埋置焊料243、第三埋置焊料343和第四埋置焊 料443分别与第一后表面焊盘122、第二后表面焊盘222和第三后表 面焊盘322交汇的表面上的截面面积(或宽度)可以小于第一后表面 焊盘122、第二后表面焊盘222和第三后表面焊盘322的截面面积(或 宽度)。即，W2可以小于W3。因此，即使当第二埋置焊料243、 第三埋置焊料343和第四埋置焊料443以及第一后表面焊盘122、第 二后表面焊盘222和第三后表面焊盘322分别由于CTE不匹配而未 对齐时，也可以防止由短路导致的电路缺陷。
图1D是示出了根据一些其它实施例的半导体封装件的示图。
更详细地，图1D是与图1C对应的部分截面图，为了方便起见， 为了简洁，省略先前参照图1A至图1C给出的描述，并且将主要给 出对图1A至图1C与图1D之间的不同的描述。
参照图1D，第二绝缘层242可以插设于第二前表面绝缘层223 与第二聚合物层240之间。即，与图1D对应的半导体芯片堆叠结构 与参照图1A至图1C描述的半导体芯片堆叠结构10相同，并且每个 半导体芯片还可以包括插设于前表面绝缘层与聚合物层之间的绝缘层。
第二绝缘层242可以包括绝缘材料。根据一些实施例，第二绝 缘层242可以包括与包括在第二聚合物层240中的聚合物不同的聚合 物。根据一些实施例，第二绝缘层242可以包括氧化硅、氮化硅和/ 或氮氧化硅。
第二绝缘层242可以与第二UBM图案241布置在同一水平。根 据一些实施例，第二UBM图案241可以通过使第二绝缘层242图案 化，积累UBM图案材料并将该材料平坦化的镶嵌(damascene)工 艺来形成。然而，发明构思不限于此。第二UBM图案241可以在将 第二绝缘层242图案化之后通过电镀工艺来形成。
图2A至图2Q是示出了根据不同实施例的半导体封装件的部分 截面图。
更详细地，图2A至图2Q是与图1B的区域E2对应的部分截面 图，并且为了简洁，仅示出了一个第二UBM图案241、一个第二埋 置焊料243和一个第一后表面焊盘122。
由于除了第二埋置焊料243的形状之外，图2A至图2Q的半导 体封装件与图1A至图1C的半导体芯片堆叠结构10相同，因此为了 简洁，省略先前给出的描述，并且将主要描述第二埋置焊料243的结 构特性。
参照图2A，第二埋置焊料243可以包括具有恒定截面面积的第 一部分243p1和截面面积随着距第一后表面焊盘122的距离减小而增 大的第二部分243p2。然而，与图1C中示出的实施例相比，第二埋 置焊料243的第二部分243p2可以仅从第一部分243p1突出到X方向上的一侧，并且可以不突出到另一侧。因此，第二埋置焊料243 的第二部分243p2的至少一部分可以具有在Z方向上平行于第一部 分243p1的竖直侧壁延伸的竖直侧壁。第二埋置焊料243的水平截面 面积可以在Z方向上恒定地变化。因此，第二埋置焊料243的中心 可以不与第二UBM图案241的中心竖直地重叠。换言之，第二埋置 焊料243可以相对于Z方向上平行延伸的轴不具有旋转对称性。
参照图2B，孔隙243v可以形成在第二埋置焊料243的第二部 分243p2与第二聚合物层240之间。孔隙243v可以具有各种形状和 尺寸。根据一些实施例，尽管形成了孔隙243v，但是第二埋置焊料 243可以在与第一后表面焊盘122交汇的表面上具有最大截面面积。 根据一些实施例，第二埋置焊料243的第二部分243p2的水平截面面 积的变化可以根据孔隙243v而变化。更详细地，孔隙243v上的第二 埋置焊料243的第二部分243p2的水平截面面积的变化可以大于与孔 隙243v处于同一水平的第二埋置焊料243的第二部分243p2的水平 截面面积变化。换言之，第一后表面焊盘122与第二埋置焊料243 的形成孔隙243v的边缘之间的角度β可以大于第一后表面焊盘122 与与孔隙243v相对的第二埋置焊料243之间的角度α。
参照图2C，第二埋置焊料243可以包括倾斜侧壁243sw，其与 图1C的不同之处在于第二埋置焊料243可以不包括图1C中示出的 竖直侧壁243vw。在随后描述的第二聚合物层240的蚀刻工艺中，通 过控制蚀刻第二聚合物层240的等离子体的平均能量、能量分布和蚀刻时间，可以控制第二聚合物层240的轮廓。根据一些实施例，第二 埋置焊料243的水平截面变化可以恒定。
图2D的实施例与图2A的实施例对应。换言之，图2D中示出 的实施例可以是图2A和图2C中示出的实施例的组合。第二埋置焊 料243可以在一侧上具有竖直侧壁，该竖直侧壁在Z方向上穿过第 二埋置焊料243平行延伸。
图2E的实施例与图2B的实施例对应。换言之，图2E中示出 的实施例可以是图2B和图2C中示出的实施例的组合。孔隙243v可 以形成在第二埋置焊料243与第二聚合物层240之间。
参照图2F，第二埋置焊料243可以包括水平截面面积在Z方向 上恒定的第一部分243p1和水平截面面积在Z方向上变化的第二部 分243p2。根据一些实施例，第二埋置焊料243的第二部分243p2的 水平截面面积变化率可以在Z方向上变化。根据一些实施例，第二埋置焊料243可以具有凹面圆形侧壁243rw1。因此，第二埋置焊料 243的水平截面面积变化率可以随着距第一后表面焊盘122的距离增 大而增大。
图2G的实施例与图2A的实施例对应。换言之，图2G中示出 的实施例可以是图2A和图2F中示出的实施例的组合。第二埋置焊 料243可以在一侧上具有竖直侧壁，该竖直侧壁在Z方向上穿过第 二埋置焊料243平行延伸。
图2H的实施例与图2B的实施例对应。换言之，图2H中示出 的实施例可以是图2B和图2F中示出的实施例的组合。孔隙243v可 以形成在第二埋置焊料243与第二聚合物层240之间。
参照图2I，第二埋置焊料243可以包括圆形侧壁243rw1。圆形 侧壁243rw1可以是凹面，并且可以从第二埋置焊料243的下表面 (即，接触第一后表面焊盘122的表面)延伸到第二埋置焊料243 的上表面(即，接触第二UBM图案241的表面)。
图2J的实施例与图2A的实施例对应。换言之，图2J中示出的 实施例可以是图2A和图2I中示出的实施例的组合。第二埋置焊料 243可以在一侧上具有竖直侧壁，该竖直侧壁在Z方向上穿过第二埋 置焊料243平行延伸。
图2K的实施例与图2B的实施例对应。换言之，图2K中示出 的实施例可以是图2B和图2I中示出的实施例的组合。孔隙243v可 以形成在第二埋置焊料243与第二聚合物层240之间。
参照图2L，第二埋置焊料243可以包括水平截面面积在Z方向 上恒定的第一部分243p1和水平截面面积在Z方向上变化的第二部 分243p2。根据一些实施例，第二埋置焊料243的第二部分243p2的 水平截面面积的变化率可以在Z方向上变化。根据一些实施例，第二埋置焊料243可以具有凸面圆形侧壁243rw2。因此，第二埋置焊 料243的水平截面面积变化率可以随着距第一后表面焊盘122的距离 减小而减小。
图2M的实施例与图2A的实施例对应。换言之，图2M中示出 的实施例可以是图2A和图2L中示出的实施例的组合。第二埋置焊 料243可以在一侧上具有竖直侧壁，该竖直侧壁在Z方向上穿过第 二埋置焊料243平行延伸。
图2N的实施例与图2B的实施例对应。换言之，图2N中示出 的实施例可以是图2B和图2L中示出的实施例的组合。孔隙243v可 以形成在第二埋置焊料243与第二聚合物层240之间。
参照图2O，第二埋置焊料243可以包括圆形侧壁243rw2。圆形 侧壁243rw2可以是凸面，并且可以从第二埋置焊料243的下表面 (即，接触第一后表面焊盘122的表面)延伸到第二埋置焊料243 的上表面(即，接触第二UBM图案241的表面)。
图2P的实施例与图2A的实施例对应。换言之，图2P中示出的 实施例可以是图2A和图2O中示出的实施例的组合。第二埋置焊料 243可以在一侧上具有竖直侧壁，该竖直侧壁在Z方向上穿过第二埋 置焊料243平行延伸。
图2Q的实施例与图2B的实施例对应。换言之，图2Q中示出 的实施例可以图2B和图2O中示出的实施例的组合。孔隙243v可以 形成在第二埋置焊料243与第二聚合物层240之间。
图3是示出了根据一些实施例的制造半导体封装件的方法的流 程图。
图4至图7是示出了根据一些实施例的制造半导体封装件的方 法的截面图。这里，图6A至图6C是示出了图5的部分E3的放大的 部分截面图。
参照图3和图4，在P110中，可以提供其上形成有第一半导体 器件层110的第一晶圆W。
第一晶圆W可以包括彼此分开的多个第一半导体芯片C1，且划 线道SL插设于多个第一半导体芯片C1之间。第一半导体芯片C1 可以包括第一半导体衬底100、第一半导体器件层110、第一贯通电 极125、第一后表面绝缘层121、第一后表面焊盘122、第一前表面 绝缘层123和第一前表面焊盘124。第一半导体衬底100可以包括彼 此相对的有源表面和无源表面。可以在第一半导体衬底100的有源表 面上形成第一半导体器件层110。第一贯通电极125可以穿过第一半 导体衬底100和第一半导体器件层110。
第一半导体器件层110可以包括系统LSI、闪存、DRAM、SRAM、 EEPROM、PRAM、MRAM或ReRAM。第一半导体器件层110可以 包括多个布线结构，其用于将多个单独的器件连接到形成在第一半导 体衬底100上的其它布线线路。
第一贯通电极125可以从第一半导体衬底100的第一上表面102 延伸到第一半导体衬底100的内部。第一贯通电极125的至少一些部 分可以是柱状。在一些实施例中，第一贯通电极125可以由形成在柱 状表面上的阻挡层和填充阻挡层内部的埋置导电层形成。在一些实施 例中，过孔绝缘层可以插设于第一半导体衬底100与第一贯通电极 125之间。过孔绝缘层可以包括氧化物层、氮化物层、碳化物层、聚 合物或这些层的组合。
参照图3和图5，在P120中，可以形成第一聚合物层140和第 一UBM图案141。
根据一些实施例，第一聚合物层140可以包括各种聚合物。可 以通过例如旋涂来形成第一聚合物层140。然而，发明构思不限于此。 可以通过诸如原子层沉积(ALD)、化学气相沉积(CVD)、等离 子体增强CVD(PECVD)、金属有机CVD(MOCVD)、物理气相 沉积(PVD)、反应性脉冲激光沉积、分子束外延或直流(DC)磁 控溅射的工艺来形成第一聚合物层140。
在一些实施例中，第一聚合物层140可以包括未固化的聚合物。 当第一聚合物层140与诸如封装衬底、逻辑芯片或插入衬底的外部衬 底或芯片键合时，可以固化第一聚合物层140。根据一些实施例，第 一聚合物层140可以包括光敏材料，并且在此情况下，可以通过显影 工艺来进行图案化。
根据一些实施例，第一聚合物层140可以包括非光敏材料，并 且可以通过使用额外的光致抗蚀剂图案来进行图案化。可以通过诸如 氩(Ar)等离子体蚀刻的等离子体蚀刻来执行第一聚合物层140的 图案化。然而，发明构思不限于此。这里，将第一聚合物层140图案 化表示通过去除第一聚合物层140的至少一部分来使第一前表面焊 盘124暴露。
可以通过例如电镀来形成第一UBM图案141。第一UBM图案 141可以包括Sn、Ti、钒(V)、Sb、Pb、W、Cr、Cu、Ni、Al、Pd、 Ag和Au中的至少一种。
参照图3、图6A和图6B，在P130中，可以在第一聚合物层140 中形成侧壁倾斜。
可以通过诸如Ar等离子体蚀刻的等离子体蚀刻来执行在第一聚 合物层140中形成侧壁倾斜。根据一些实施例，由于等离子体蚀刻不 具有足够的能量以去除金属图案，因此第一UBM图案141可以不受 等离子体蚀刻影响。因此，在在第一聚合物层140中形成倾斜的工艺 中，也可以去除第一UBM图案141的上部分。
根据一些实施例，通过调整诸如等离子体蚀刻工艺的工艺温度 和工艺时间、等离子体的平均能量、等离子体的种类以及等离子体的 能量分布的工艺参数，第一聚合物层140的侧壁倾斜可以具有各种轮 廓。例如，图1C和图2A至图2Q示出了根据以上讨论的各种实施 例的各种侧壁倾斜轮廓。通过适当地选择等离子体蚀刻工艺的工艺参 数，可以实施根据图1C和图2A至图2Q中示出的侧壁倾斜轮廓中 的一个的第一聚合物层140的侧壁倾斜轮廓。图6B示出了图1C的 侧壁倾斜轮廓作为示例。
参照图3和图6C，在P140中，可以形成第一埋置焊料143。可 以通过镶嵌工艺来形成第一埋置焊料143。更详细地，在其中形成有 侧壁倾斜的第一聚合物层140上形成由Sn、Pb、Sn-Pb、Sn-Ag、Sn-Au、 Sn-Cu、Sn-Bi、Sn-Zn、Sn-Ag-Cu、Sn-Ag-Bi、Sn-Ag-Zn、Sn-Cu-Bi、Sn-Cu-Zn和/或Sn-Bi-Zn形成的材料层之后，通过执行其中第一聚合 物层140的上表面是蚀刻的端点的化学机械抛光(CMP)，可以形 成第一埋置焊料143。第一埋置焊料143的侧壁的形状可以由形成在 第一聚合物层140中的侧壁倾斜确定。
参照图7，可以通过沿着划线道SL分离第一半导体芯片C1来 对第一半导体芯片C1进行个体化。可以通过诸如刮刀或激光的分离 单元来分离第一半导体芯片C1。
以上描述了制造第一半导体芯片C1的方法。然而，本领域技术 人员将从该描述理解，可以通过基于以上描述的相同方法来形成图 1B中示出的第二半导体芯片C2、第三半导体芯片C3和第四半导体 芯片C4。
再次参照图1B，可以通过堆叠第一半导体芯片C1、第二半导体 芯片C2、第三半导体芯片C3和第四半导体芯片C4来形成第一半导 体芯片堆叠结构10。
根据一些实施例，在形成第一半导体芯片堆叠结构10的热压键 合(TCB)工艺中，第二聚合物层240、第三聚合物层340和第四聚 合物层440中的一个的倾斜轮廓或者第二埋置焊料243、第三埋置焊 料343和第四埋置焊料443中的一个的倾斜轮廓可以变化。因此，第二埋置焊料243、第三埋置焊料343和第四埋置焊料443的侧壁倾斜 可以是圆的，可以形成孔隙243v，并且/或者第二埋置焊料243、第 三埋置焊料343和第四埋置焊料443可以朝向其中心凹陷。
图8是示出了根据一些实施例的制造半导体器件的方法的概念 图。
在图3至图7中，描述了其中在如图8的(c)中所示对半导体芯 片进行个体化之后将经个体化的半导体芯片键合的芯片到芯片(或裸 片到裸片)键合。然而，发明构思不限于此。
参照图8，可以如参照图3至图6C描述的来形成第一晶圆Wa、 第二晶圆Wb、第三晶圆Wc和第四晶圆Wd。在一些实施例中，根 据箭头(a)，可以通过TCB方法以晶圆级键合第一晶圆Wa、第二晶 圆Wb、第三晶圆Wc和第四晶圆Wd，然后可以对半导体芯片堆叠 结构10进行个体化。在其它实施例中，根据箭头(c)，在如图7中示 出的通过对第一晶圆Wa、第二晶圆Wb、第三晶圆Wc和第四晶圆 Wd进行个体化来形成第一半导体芯片C1、第二半导体芯片C2、第 三半导体芯片C3和第四半导体芯片C4之后，通过经由TCB方法键 合第一半导体芯片C1、第二半导体芯片C2、第三半导体芯片C3和 第四半导体芯片C4，可以形成半导体芯片堆叠结构10。在其它实施 例中，根据箭头(b)，可以通过晶圆到晶圆键合第一晶圆Wa和第二 晶圆Wb，先前将第三晶圆Wc和第四晶圆Wd个体化，并以芯片级 键合第三晶圆Wc和第四晶圆Wd来形成半导体芯片堆叠结构10。然 后，在第一晶圆Wa和第二晶圆Wb的堆叠结构上安装包括第三半导 体芯片C3和第四半导体芯片C4的堆叠结构之后，然后执行芯片到 晶圆键合，可以将第三半导体芯片C3和第四半导体芯片C4个体化。
图9是示出了根据一些实施例的制造半导体封装件的方法的流 程图。
图9的P210和P220与图3的P110和P120相同，因此为了简 洁，省略了其各方面的描述。
图10和图11是示出了根据一些实施例的制造半导体封装件的 方法的示图。更详细地，图10和图11是与图6A至图6C对应的部 分截面图。
参照图9和图10，在P230中，可以形成第一埋置焊料143。可 以通过如参照图6C描述的镶嵌工艺来形成第一埋置焊料143。与图 6C中不同，在图10中，在在第一聚合物层140中形成侧壁倾斜之前， 可以形成第一埋置焊料143。
然后，参照图9和图11，在P240中，可以在第一聚合物层140 中形成侧壁倾斜。
在第一聚合物层140中形成侧壁倾斜可以与参照图3、图6A和 图6B描述的相同，因此为了简洁，省略其重复描述。
当通过等离子体蚀刻第一聚合物层140时，由于第一埋置焊料 143不受影响，因此，可以不去除第一埋置焊料143的上部分。
通过这样的方法，可以形成图1B的第一半导体芯片C1、第二 半导体芯片C2、第三半导体芯片C3和第四半导体芯片C4。通过TCB 方法，可以键合第一半导体芯片C1、第二半导体芯片C2、第三半导 体芯片C3和第四半导体芯片C4。此时，由于将热量和压力施加到 第二聚合物层240、第三聚合物层340和第四聚合物层440以及第二 埋置焊料243、第三埋置焊料343和第四埋置焊料443，因此，当第 二埋置焊料243、第三埋置焊料343和第四埋置焊料443按次序键合 到第一后表面焊盘122、第二后表面焊盘222和第三后表面焊盘322 时，可以省略孔隙。
图12是示出了根据一些其它实施例的半导体封装件20的截面 图。
为了方便起见，为了简洁，省略先前参照图1A至图1C给出的 描述，并且将主要描述与图1A至图1C的不同。
根据一些实施例，半导体封装件20可以包括第一半导体芯片 C1、第二半导体芯片C2、第三半导体芯片C3、第四半导体芯片C4 和第五半导体芯片C5以及外部连接端子524。由于第一半导体芯片 C1、第二半导体芯片C2、第三半导体芯片C3和第四半导体芯片C4 与图1B的第一半导体芯片C1、第二半导体芯片C2、第三半导体芯 片C3和第四半导体芯片C4相同，因此为了简洁，将不给出其详细 描述。
根据一些实施例，半导体封装件20可以是混合封装件。第一半 导体芯片C1、第二半导体芯片C2、第三半导体芯片C3和第四半导 体芯片C4可以是用于实施HBM的存储器装置或DRAM装置。
根据一些实施例，第五半导体芯片C5可以包括第五半导体衬底 500、第五半导体器件层510、第五后表面绝缘层521、第五后表面焊 盘522、第五贯通电极525、重新布线(rewiring)层523和外部连接 端子524。
根据一些实施例，通过堆叠作为存储器芯片和逻辑芯片的第一 半导体芯片C1、第二半导体芯片C2、第三半导体芯片C3和第四半 导体芯片C4，由于可以执行局部计算和操作处理，因此该配置有利 于实施深度学习。可以通过现场可编程门阵列(FPGA)、图形处理 单元(GPU)和中央处理单元(CPU)来执行深度学习的操作。然而， 如图12中所示，当使用半导体封装件20中的逻辑层(即，第五半导 体芯片C5)时，由于可以在高存储器带宽中增加每瓦的操作处理量， 因此可以减少能耗量。
图13A是示出了根据一些其它实施例的半导体封装件30的平面 图。
图13B是沿图13A的线13I-13I’截取的截面图。
参照图13A和图13B，半导体封装件30可以包括第一模拟装置 1011和第二模拟装置1012、射频(RF)装置1030、无源装置1040、 半导体芯片堆叠结构10、逻辑芯片1100、封装衬底1001和外部连接 端子1026。
半导体芯片堆叠结构10与参照图1A至图1C描述的相同，并 且因此为了简洁，省略其重复描述。
封装衬底1001可以是例如印刷电路板(PCB)、陶瓷衬底或插 件。当封装衬底1001是PCB时，封装衬底1001可以包括衬底基板 以及分别形成在衬底基板的上表面和下表面上的上表面焊盘1022和 下表面焊盘1024。上表面焊盘1022和下表面焊盘1024可以被覆盖 衬底基板的上表面和下表面的阻焊剂层暴露。衬底基板可以由酚醛树 脂、环氧树脂和聚酰亚胺中的至少一种材料来形成。例如，衬底基板 可以包括FR4、四官能环氧树脂、聚苯醚、环氧/聚苯醚、双马来酰 亚胺三嗪(BT)、热固性树脂、氰酸酯、聚酰亚胺和液晶聚合物中 的至少一种材料。上表面焊盘1022和下表面焊盘1024可以由Cu、 Ni、不锈钢或铍铜形成。电连接到上表面焊盘1022和下表面焊盘1024 的内部布线线路可以形成在衬底基板中。上表面焊盘1022和下表面 焊盘1024可以是被在用Cu箔涂覆衬底基板的上表面和下表面之后 图案化的电路布线线路中的阻焊层暴露的部分。
当封装衬底1001是插件时，封装衬底1001可以包括由半导体 材料形成的衬底基板以及分别形成在衬底基板的上表面和下表面上 的上表面焊盘1022和下表面焊盘1024。衬底基板可以由例如硅晶圆 形成。内部布线线路可以形成在衬底基板的上表面上、衬底基板的下 表面上或衬底基板中。另外，电连接上表面焊盘1022和下表面焊盘 1024的通孔可以形成在衬底基板中。
外部连接端子1026可以附着到封装衬底1001的下表面。外部 连接端子1026可以附着到例如下表面焊盘1024上。外部连接端子 1026可以是例如焊球或凸块。外部连接端子1026可以将半导体封装 件30电连接到外部装置。例如，外部连接端子1026可以包括布置在下表面焊盘1024上的UBM图案1027和布置在UBM图案1027上的 焊球1028。外部连接端子1026还可以包括布置在UBM图案1027 与焊球1028之间的外部连接柱。外部连接柱可以包括例如Cu。
UBM图案1027可以包括与图1A至图1C中参照第一UBM图 案141、第二UBM图案241、第三UBM图案341、第四UBM图案 441描述的材料相同的材料。在示例性实施例中，外部连接端子1026 的宽度和/或高度可以大于第一埋置焊料143、第二埋置焊料243、第 三埋置焊料343、第四埋置焊料443(参见图1B)的宽度和/或高度。 在一些实施例中，外部连接端子1026的面积可以大于第一埋置焊料 143、第二埋置焊料243、第三埋置焊料343、第四埋置焊料443的面 积。在一些实施例中，外部连接端子1026的水平宽度可以不小于大 约20μm。在其它实施例中，外部连接端子1026的水平宽度可以不 小于大约50μm。在一些实施例中，外部连接端子1026的竖直高度 (在Z方向上的高度)可以不小于大约20μm。在其它实施例中，外部连接端子1026的竖直高度(在Z方向上的高度)可以不小于大约 50μm。然而，发明构思不限于此。
RF装置1030可以是用于发送和接收射频无线电波的天线装置， 并且可以包括多个滤波器。RF装置1030可以在各种无线通信环境 (诸如3G无线通信环境、4G无线通信环境和/或5G无线通信环境) 下操作。
无源装置1040可以包括用于阻抗匹配的阻抗装置或用于阻挡噪 声的多层陶瓷电容器(MLCC)。
在半导体封装件30中，在封装衬底1001上，可以形成围绕第 一模拟装置1011、第二模拟装置1012、RF装置1030、无源装置1040、 半导体芯片堆叠结构10和逻辑芯片1100中的一些部分或全部的模制 构件1050。模制构件1050可以由例如EMC形成。
逻辑芯片1100可以包括逻辑衬底1101、逻辑器件层1110、前 表面绝缘层1023、前表面焊盘1124、聚合物层1140、UBM图案1141 和埋置焊料1143。除了省略了图12中示出的通孔、后表面焊盘和后 表面绝缘层之外，逻辑芯片1100可以与图12的第五半导体芯片C5 相同。
图14是示出了根据实施例的通过半导体封装件实施的系统 1200的框图。
参照图14，系统1200可以包括控制器1210、输入/输出装置 1220、存储装置1230和接口1240。根据一些实施例，系统1200可 以包括图1A至图1C的半导体芯片堆叠结构10、图12的半导体封 装件20和图13A和图13B的半导体封装件30中的至少一个，或者 可以通过图1A至图1C的半导体芯片堆叠结构10、图12的半导体 封装件20和图13A和图13B的半导体封装件30中的至少一个来实 施。
系统1200可以是移动系统或者用于发送或接收信息的系统。在 一些实施例中，移动系统是个人数字助理(PDA)、便携式计算机、 网络平板电脑、无线电话、移动电话、数字音乐播放器或存储卡。
用于控制系统1200中的执行程序的控制器1210可以包括微处 理器、数字信号处理器、微控制器或相似器件。
输入/输出装置1220可以输入或输出系统1200的数据。系统 1200可以通过使用输入/输出装置1220连接到外部装置(例如，个 人计算机(PC)或网络)，并且可以与外部装置交换数据。输入/输 出装置1220可以是例如小键盘、键盘或显示器。
存储装置1230可以存储用于操作控制器1210的代码和/或数据 或者由控制器1210处理的数据。
接口1240可以是系统1200与另一外部装置之间的数据传输路 径。控制器1210、输入/输出装置1220、存储装置1230和接口1240 可以通过总线1250彼此通信。系统1200可以包括在移动电话、MP3 播放器、导航仪、便携式多媒体播放器(PMP)、固态磁盘(SSD) 或家用电器中。
尽管已经参照发明构思的各种实施例具体示出并描述了发明构 思，但是将理解，在不脱离所附权利要求的精神和范围的情况下，可 以在此做出形式和细节上的各种改变。

Claims (25)

1.一种半导体芯片堆叠结构，包括第一半导体芯片和第二半导体芯片，
所述第一半导体芯片包括：
第一半导体衬底，其具有有源表面和与所述有源表面相对的无源表面；
第一半导体器件层，其形成在所述有源表面上并包括电路图案；
第一后表面绝缘层，其形成在所述无源表面上；
多个第一后表面焊盘，其与所述第一后表面绝缘层形成在同一水平；
第一前表面绝缘层，其形成在所述第一半导体器件层上，并且与所述第一半导体衬底间隔开，并且所述第一半导体器件层插设于所述第一前表面绝缘层与所述第一半导体衬底之间；
多个第一前表面焊盘，其与所述第一前表面绝缘层形成在同一水平；
多个第一贯通电极，其被配置为穿过所述第一半导体衬底和所述第一半导体器件层，并且分别电连接到所述多个第一后表面焊盘和所述多个第一前表面焊盘；
第一聚合物层，其形成在所述第一前表面绝缘层上；
多个第一凸块下金属化图案，其埋置在所述第一聚合物层中；以及
多个第一埋置焊料，其分别形成在所述多个第一凸块下金属化图案上，并且埋置在所述第一聚合物层中，
所述第二半导体芯片包括：
第二半导体衬底，其具有有源表面和与该有源表面相对的无源表面；
第二半导体器件层，其形成在所述第二半导体衬底的有源表面上并包括电路图案；
第二前表面绝缘层，其形成在所述第二半导体器件层上，并且与所述第二半导体衬底间隔开，并且所述第二半导体器件层插设于所述第二前表面绝缘层与所述第二半导体衬底之间；
多个第二前表面焊盘，其与所述第二前表面绝缘层形成在同一水平；
第二聚合物层，其形成在所述第二前表面绝缘层上；
多个第二凸块下金属化图案，其埋置在所述第二聚合物层中；以及
多个第二埋置焊料，其分别形成在所述多个第二凸块下金属化图案上，并且埋置在所述第二聚合物层中，并且
其中，所述多个第二埋置焊料的下表面与所述第二聚合物层的下表面共面，所述多个第二埋置焊料分别在接触表面接触所述多个第一后表面焊盘，并且所述多个第二埋置焊料中的每一个的水平截面面积在所述接触表面上最大。
2.根据权利要求1所述的半导体芯片堆叠结构，其中，
所述多个第二埋置焊料中的每一个包括第一部分和第二部分，所述第一部分具有恒定的水平截面面积，所述第二部分具有变化的水平截面面积。
3.根据权利要求2所述的半导体芯片堆叠结构，其中，
所述第二部分的水平截面面积随着距所述接触表面的距离减小而增大。
4.根据权利要求2所述的半导体芯片堆叠结构，其中，
所述第二部分的水平截面面积在与所述第二半导体衬底的有源表面垂直的第一方向上的变化率恒定。
5.根据权利要求2所述的半导体芯片堆叠结构，其中，
所述第二部分的水平截面面积在与所述第二半导体衬底的有源表面垂直的第一方向上的变化率随着距所述接触表面的距离减小而减小。
6.根据权利要求2所述的半导体芯片堆叠结构，其中，
所述第二部分的水平截面面积在与所述第二半导体衬底的有源表面垂直的第一方向上的变化率随着距所述接触表面的距离增大而增大。
7.根据权利要求2所述的半导体芯片堆叠结构，其中，
所述多个第二埋置焊料的节距不大于20μm并且不小于1μm。
8.根据权利要求1所述的半导体芯片堆叠结构，其中，
所述多个第二埋置焊料中的每一个的最小水平宽度不大于10μm并且不小于0.3μm。
9.根据权利要求1所述的半导体芯片堆叠结构，其中，
所述多个第二埋置焊料中的每一个的最大水平宽度不大于15μm并且不小于0.3μm。
10.根据权利要求1所述的半导体芯片堆叠结构，其中，
所述多个第二埋置焊料中的每一个的最大水平宽度小于所述多个第一后表面焊盘中的各个第一后表面焊盘的水平宽度。
11.一种半导体封装件，包括：顺序堆叠的第一半导体芯片、第二半导体芯片和第三半导体芯片，
其中，所述第一半导体芯片与所述第二半导体芯片和所述第三半导体芯片不同，
其中，所述第二半导体芯片包括：
第二半导体衬底；
半导体器件层，其形成在所述第二半导体衬底的有源表面上并且包括电路图案；
前表面绝缘层，其形成在所述半导体器件层上，并且与所述第二半导体衬底间隔开，并且所述半导体器件层插设于所述前表面绝缘层与所述第二半导体衬底之间；
多个前表面焊盘，其与所述前表面绝缘层形成在同一水平；
聚合物层，其形成在所述前表面绝缘层上；
多个凸块下金属化图案，其埋置在所述聚合物层中；以及
多个埋置焊料，其分别接触所述多个凸块下金属化图案，并且埋置在所述聚合物层中，并且
其中，所述多个埋置焊料的下表面与所述聚合物层的下表面共面，并且所述多个埋置焊料中的每一个的水平截面面积随着距所述第一半导体芯片的距离减小而增大。
12.根据权利要求11所述的半导体封装件，其中，
所述第一半导体芯片包括逻辑芯片，并且所述第二半导体芯片和所述第三半导体芯片包括存储器芯片。
13.根据权利要求11所述的半导体封装件，其中，
所述第一半导体芯片包括多个外部连接端子，所述多个外部连接端子形成在所述第二半导体芯片的与所述有源表面相对的一侧，并且
其中，所述多个外部连接端子的宽度大于所述多个埋置焊料的宽度。
14.根据权利要求13所述的半导体封装件，其中，
所述多个外部连接端子中的每一个具有不小于20μm的宽度。
15.根据权利要求11所述的半导体封装件，其中，
所述多个埋置焊料的节距不大于20μm并且不小于1μm。
16.一种半导体封装件，包括：
封装衬底；
半导体芯片堆叠件，其包括堆叠在所述封装衬底上的第一半导体芯片和第二半导体芯片；以及
逻辑芯片，其在所述封装衬底上与所述半导体芯片堆叠件间隔开，
其中，所述第一半导体芯片包括：
第一半导体衬底；
第一半导体器件层，其形成在所述第一半导体衬底上并且包括电路图案；
多个第一贯通电极，其被配置为在与所述第一半导体衬底的上表面垂直的第一方向上穿过所述第一半导体衬底和所述第一半导体器件层；
第一聚合物层，其形成在所述第一半导体器件层上；
多个第一凸块下金属化图案，其被配置为埋置在所述第一聚合物层中，并分别电连接到所述多个第一贯通电极；以及
多个第一埋置焊料，其布置在所述多个第一凸块下金属化图案上，并埋置在所述第一聚合物层中，
其中，所述第一聚合物层的水平截面面积随着距所述封装衬底的距离减小而减小。
17.根据权利要求16所述的半导体封装件，其中，
所述第一聚合物层不包括环氧模制化合物。
18.根据权利要求16所述的半导体封装件，其中，
所述多个第一凸块下金属化图案中的每一个为柱状。
19.根据权利要求16所述的半导体封装件，其中，
所述多个第一埋置焊料分别包括多个第一柱状部分。
20.根据权利要求19所述的半导体封装件，其中，
所述多个第一埋置焊料还分别包括多个截头锥形部分，并且
其中，所述多个截头锥形部分分别布置在所述多个第一柱状部分之下。
21.一种半导体芯片堆叠结构，包括第一半导体芯片和第二半导体芯片，
所述第一半导体芯片包括：
第一半导体衬底，其具有有源表面和无源表面；
第一绝缘层，其形成在所述无源表面上；以及
多个第一焊盘，其形成在所述第一绝缘层中；
所述第二半导体芯片包括：
第二半导体衬底，其具有有源表面和无源表面；
第二绝缘层，其形成在所述第二半导体衬底的有源表面上；
多个第二焊盘，其形成在所述第二绝缘层中；
聚合物层，其形成在所述第二绝缘层上；
多个凸块下金属化图案，其埋置在所述聚合物层中；以及
多个埋置焊料，其分别形成在所述多个凸块下金属化图案上，并且埋置在所述聚合物层中，并且
其中，所述多个埋置焊料的下表面与所述聚合物层的下表面共面，所述多个埋置焊料分别在接触表面接触所述多个第一焊盘，并且所述多个埋置焊料中的每一个的水平截面面积在所述接触表面上最大。
22.根据权利要求21所述的半导体芯片堆叠结构，其中，
所述多个埋置焊料中的每一个包括第一部分和和第二部分，所述第一部分具有恒定的水平截面面积，所述第二部分具有变化的水平截面面积。
23.根据权利要求22所述的半导体芯片堆叠结构，其中，
所述第二部分的水平截面面积随着距所述接触表面的距离减小而增大。
24.根据权利要求22所述的半导体芯片堆叠结构，其中，
所述第二部分的水平截面面积在与所述第二半导体衬底的有源表面垂直的第一方向上的变化率恒定。
25.根据权利要求22所述的半导体芯片堆叠结构，其中，
所述第二部分的水平截面面积在与所述第二半导体衬底的有源表面垂直的第一方向上的变化率随着距所述接触表面的距离减小而减小。
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