KR20230068943A - 반도체 패키지 - Google Patents

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Abstract

본 발명의 기술적 사상은 복수의 제1 재배선 층들 및 복수의 제1 재배선 비아들을 포함하는 제1 재배선 구조물; 상기 제1 재배선 구조물 상에 배치되며, 칩 패드를 포함하는 반도체 칩; 상기 제1 재배선 구조물 및 상기 반도체 칩 사이에 개재되며, 상기 제1 재배선 구조물과 연결되는 연결 패드; 상기 연결 패드 및 상기 칩 패드와 연결되는 연결 범프; 상기 제1 재배선 구조물과 상기 반도체 칩을 둘러싸는 몰딩 층; 상기 몰딩 층을 관통하는 관통 전극; 및 상기 제1 재배선 구조물과 상기 몰딩 층 사이에 개재되는 웨팅 층; 을 포함하는 반도체 패키지를 제공한다.

Description

반도체 패키지 {Semiconductor Package}
본 발명의 기술적 사상은 반도체 패키지에 관한 것이다. 더 구체적으로는 몰딩 층과 재배선 구조물 사이에 개재되는 웨팅 층을 포함하는 팬-아웃(fan-out) 반도체 패키지에 관한 것이다.
최근 전자 제품 수요의 급격한 증가로 인하여 전자 제품에 실장되는 전자 부품들의 소형화 및 경량화가 요구되고 있다. 이에 따라, 전자 부품들에 탑재되는 반도체 패키지의 크기는 점점 작아지고 있다. 이와 동시에, 반도체 패키지에 포함된 로직 칩 및 메모리 칩 등은 고용량의 데이터를 처리할 것이 요구되고 있다. 이에 따라, 반도체 칩의 입출력(I/O) 단자의 개수가 크게 증가하였고, 입출력 단자 사이의 간격이 감소하여 입출력 단자 사이의 간섭이 발생할 수 있다. 이러한 입출력 단자 사이의 간섭을 완화하기 위해, 입출력 단자 사이의 간격을 증가시킬 수 있는 팬 아웃 반도체 패키지가 사용되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 패키지를 제공하는 데 있다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 복수의 제1 재배선 층들 및 복수의 제1 재배선 비아들을 포함하는 제1 재배선 구조물; 상기 제1 재배선 구조물 상에 배치되며, 칩 패드를 포함하는 반도체 칩; 상기 제1 재배선 구조물 및 상기 반도체 칩 사이에 개재되며, 상기 제1 재배선 구조물과 연결되는 연결 패드; 상기 연결 패드 및 상기 칩 패드와 연결되는 연결 범프; 상기 제1 재배선 구조물과 상기 반도체 칩을 둘러싸는 몰딩 층; 상기 몰딩 층을 관통하는 관통 전극; 및 상기 제1 재배선 구조물과 상기 몰딩 층 사이에 개재되는 웨팅 층; 을 포함하는 반도체 패키지를 제공한다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 복수의 제1 재배선 층들 및 복수의 제1 재배선 비아들을 포함하는 제1 재배선 구조물; 상기 제1 재배선 구조물 상에 배치되며 칩 패드를 포함하는 반도체 칩; 상기 제1 재배선 구조물 및 상기 반도체 칩 사이에 개재되며, 상기 제1 재배선 구조물과 연결되는 연결 패드; 상기 연결 패드 및 상기 칩 패드와 연결되는 연결 범프; 상기 제1 재배선 구조물과 상기 반도체 칩을 둘러싸는 몰딩 층; 상기 몰딩 층을 관통하는 관통 전극; 상기 제1 재배선 구조물과 상기 몰딩 층 사이에 개재되는 웨팅 층; 및 제2 재배선 층들 및 제2 재배선 비아들을 포함하며, 상기 몰딩 층 상에 배치되는 제2 재배선 구조물; 을 포함하고, 상기 제1 재배선 비아의 수평 폭은 상기 제1 재배선 비아의 상면으로부터 하면으로 향하면서 넓어지고, 상기 제2 재배선 비아의 수평 폭은 상기 제2 재배선 비아의 상면으로부터 하면으로 향하면서 좁아지는 반도체 패키지를 제공한다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 복수의 제1 재배선 층들 및 복수의 제1 재배선 비아들을 포함하는 제1 재배선 구조물; 상기 제1 재배선 구조물 상에 배치되며 칩 패드를 포함하는 반도체 칩; 상기 제1 재배선 구조물 및 상기 반도체 칩 사이에 개재되며, 상기 제1 재배선 구조물과 연결되는 연결 패드; 상기 연결 패드의 상면을 덮고 측면들을 둘러싸는 금속 층; 상기 금속 층 및 상기 반도체 칩과 연결되는 연결 범프; 상기 제1 재배선 구조물과 상기 반도체 칩을 둘러싸는 몰딩 층; 제2 재배선 층들 및 제2 재배선 비아들을 포함하며, 상기 몰딩 층 상에 배치되는 제2 재배선 구조물; 상기 제1 재배선 구조물과 상기 몰딩 층 사이에 개재되는 웨팅 층; 및 상기 몰딩 층을 관통하며, 상기 제1 재배선 비아 및 상기 제2 재배선 비아와 연결되고, 수평 폭이 일정한 관통 전극;
을 포함하고, 상기 제1 재배선 비아의 수평 폭은 상기 제1 재배선 비아의 상면으로부터 하면으로 향하면서 넓어지고, 상기 제2 재배선 비아의 수평 폭은 상기 제2 재배선 비아의 상면으로부터 하면으로 향하면서 좁아지는 반도체 패키지를 제공한다.
본 발명의 예시적인 실시예들에 의하면, 몰딩 층과 제1 재배선 구조물 사이에 웨팅 층이 개재되어, 몰딩 층과 제1 재배선 구조물이 더 잘 결합하며 제1 재배선 구조물과 반도체 칩 사이를 채우는 몰딩 층의 부분에서의 기포(Void) 발생률을 낮출 수 있다. 또한 연결 패드의 상면 및 측면들을 금속 층이 둘러싸서, 연결 범프의 젖음성 불량 문제를 개선하고 연결 범프와 연결 패드 간의 접착력이 개선될 수 있다. 또한 관통 전극이 관통 전극 패드 없이 직접적으로 제1 재배선 구조물과 연결되어, 반도체 패키지의 성능을 개선할 수 있다.
도 1은 본 발명의 예시적인 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 2a 및 도 2b는 도 1의 POR 부분에 대응하는 부분을 확대한 확대 단면도들이다.
도 3은 본 발명의 예시적인 실시예에 따른 반도체 패키지 제조 공정을 나타내는 흐름도이다.
도 4a 내지 도 4h는 본 발명의 예시적인 실시예에 따른 반도체 패키지 제조 공정의 각 단계를 나타내는 단면도들이다.
도 5는 본 발명의 예시적인 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 기술적 사상의 실시예들에 대해 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조 부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
이하에서 특별히 정의하지 않는 한, 제1 재배선 구조물(100)의 상면과 수직한 방향을 수직 방향이라 하고, 제1 재배선 구조물(100)의 상면과 평행한 방향을 수평 방향이라고 한다. 또한, 수직 방향의 길이를 수직 깊이라 하고, 수평 방향의 길이를 수평 폭이라 한다.
도 1은 본 발명의 예시적인 실시예에 따른 반도체 패키지(1000)를 나타내는 단면도이다. 도 2a 및 도 2b는 도 1의 POR 부분에 대응하는 부분을 확대한 확대 단면도들이다.
도 1 및 도 2a를 함께 참조하면, 반도체 패키지(1000)는 제1 재배선 구조물(100), 반도체 칩(200), 웨팅 층(250), 몰딩 층(300), 및 관통 전극(310)을 포함할 수 있다.
제1 재배선 구조물(100)은 제1 재배선 비아(110), 제1 재배선 층(120), 및 제1 유전체 층(130)을 포함할 수 있다. 제1 재배선 비아(110)는 수직 방향으로 연장될 수 있다. 예시적인 실시예에서, 제1 재배선 비아(110)의 수평 폭은 제1 재배선 비아(110)의 상면으로부터 하면으로 향하면서 넓어질 수 있다. 즉 제1 재배선 비아(110)는 상면에서 하면을 향하는 방향으로 테이퍼드된 구조를 가질 수 있다. 제1 재배선 비아(110)는 제1 유전체 층(130)을 수직 방향으로 관통할 수 있다. 제1 재배선 층(120)은 수평 방향으로 연장될 수 있다. 제1 재배선 층(120)은 제1 재배선 비아(110)와 접하여 전기적으로 연결될 수 있다. 제1 재배선 비아(110)와 제1 재배선 층(120)은 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 금(Au), 텅스텐(W), 코발트(Co), 주석(Sn), 니켈(Ni), 티타늄(Ti) 등과 같은 금속 또는 이들의 합금일 수 있으나 이에 한정되는 것은 아니다. 제1 유전체 층(130)은 제1 재배선 비아(110)의 측면 및 제1 재배선 층(120)을 둘러쌀 수 있다. 제1 유전체 층(130)은 감광성 절연 물질(Photo Imageable Dielectric)을 포함할 수 있다. 예를 들어, 제1 유전체 층(130)은 감광성 폴리이미드(Photosensitive polymide, PSPI)를 포함할 수 있다. 예시적인 실시예에서, 제1 재배선 구조물(100)은 복수의 층들이 적층된 구조일 수 있다. 예를 들어, 제1 재배선 구조물은 복수의 제1 재배선 층들(120) 및 제1 유전체 층들(130)을 포함하고, 서로 다른 수직 레벨에 위치하는 제1 재배선 층들(120)은 제1 재배선 비아들(110)을 통해 전기적으로 연결될 수 있다.
반도체 칩(200)은 제1 재배선 구조물(100) 상에 배치될 수 있다. 예를 들어, 반도체 칩(200)은 플립 칩(filp chip) 방식으로 제1 재배선 구조물(100) 상에 실장될 수 있다.
반도체 칩(200)은 메모리 칩 또는 로직 칩일 수 있다. 상기 메모리 칩은 예를 들어, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory), 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 칩일 수 있다. 상기 로직 칩은 예를 들어, 마이크로 프로세서, 아날로그 소자, 또는 디지털 시그널 프로세서(digital signal processor)일 수 있다.
반도체 칩(200)은 반도체 기판 및 반도체 기판의 일면에 배치되는 칩 패드들(210)을 포함할 수 있다. 상기 반도체 기판은 실리콘(Si) 또는 저마늄(Ge)과 같은 IV 족 반도체, 실리콘-저마늄(SiGe) 또는 실리콘카바이드(SiC)와 같은 IV-IV 족 화합물 반도체, 또는 갈륨비소(GaAs), 인듐비소(InAs), 또는 인듐인(InP)과 같은 III-V 족 화합물 반도체를 포함할 수 있다. 상기 반도체 기판은 도전 영역, 예를 들면 불순물이 도핑된 웰(well)을 포함할 수 있다. 상기 반도체 기판은 STI (shallow trench isolation) 구조와 같은 다양한 소자 분리 구조를 가질 수 있다.
상기 반도체 기판은 활성면과 상기 활성면에 반대되는 비활성면을 가질 수 있다. 예시적인 실시예에서, 상기 반도체 기판의 상기 활성면은 제1 재배선 구조물(100)을 향할 수 있다. 상기 반도체 기판의 상기 활성면에는 다양한 종류의 복수의 개별 소자(individual devices)를 포함하는 반도체 소자가 형성될 수 있다. 예를 들어, 상기 복수의 개별 소자들은 다양한 미세 전자 소자(micro electronic device), 예를 들어, CMOS 트랜지스터(complementary metal-oxide semiconductor transistor) 등과 같은 MOSFET(metal-oxide-semiconductor filed effect transistor), 시스템 LSI(large scale integration), CIS(CMOS imaging sensor) 등과 같은 이미지 센서, MEMS(micro-electro-mechanical system), 능동 소자, 및 수동 소자 등을 포함할 수 있다.
예시적인 실시예에서, 반도체 패키지(1000)는 2 이상의 반도체 칩(200)을 포함할 수도 있다. 이 경우, 각각의 반도체 칩들(200)은 서로 동일한 종류의 반도체 칩일 수 있다. 예를 들어, 반도체 패키지(1000)에는 2개의 반도체 칩들(200)이 실장되고, 각각의 반도체 칩들(200)은 모두 메모리 칩일 수 있다.
칩 패드들(210)은 반도체 칩(200)의 하면에 배치될 수 있다. 칩 패드들(210)은 도전성 물질, 예를 들어 구리(Cu), 알루미늄(Al), 은(Ag), 티타늄(Ti), 니켈(Ni) 등과 같은 금속, 또는 이들의 합금을 포함할 수 있으나 이에 한정되는 것은 아니다.
연결 범프(220)는 칩 패드들(210)의 하면에 배치될 수 있다. 이 때, 칩 패드들(210)의 하면과 연결 범프(220)의 상면은 접하며, 칩 패드들(210)과 연결 범프(220)는 전기적으로 연결될 수 있다. 연결 범프(220)는 예를 들어, Sn, Pb, Ag, Cu, 또는 이들의 합금을 포함할 수 있으나 이에 한정되는 것은 아니다.
연결 패드(240)는 제1 재배선 구조물(100) 상에 배치될 수 있다. 연결 패드(240)의 하면은 이와 대응되는 제1 재배선 비아(110)의 상면과 접할 수 있다. 연결 패드(240)는 이와 대응되는 제1 재배선 비아(110)를 통해 제1 재배선 구조물(100)과 전기적으로 연결될 수 있다. 일부 실시예에서, 연결 패드(240)는 관통 전극(310)과 동일한 물질로 이루어질 수 있다. 예를 들어, 연결 패드(240)와 관통 전극(310)은 Cu로 이루어질 수 있으나 이에 한정되는 것은 아니다.
예시적인 실시예에서, 서로 대응되는 연결 범프(220)와 연결 패드(240) 사이에는 금속 층(230)이 개재될 수 있다. 금속 층(230)은 연결 범프(220)의 하면을 덮을 수 있다. 금속 층(230)은 연결 패드(240)의 상면을 덮고, 연결 패드(240)의 측면들을 둘러쌀 수 있다. 이 경우, 금속 층(230)은 연결 범프(220) 및 연결 패드(240)와 전기적으로 연결될 수 있다.
예시적인 실시예에서, 금속 층(230)은 Ni, Au, 또는 이들의 합금 중 어느 하나를 포함할 수 있으나 이에 한정되는 것은 아니다. 일부 실시예에서, 금속 층(230)은 적층 구조를 가질 수 있다. 예를 들어, 금속 층(230)은 Ni 층과 Au 층이 순차적으로 적층된 구조를 가질 수 있다.
금속 층(230)이 연결 패드(240)와 연결 범프(220) 사이에 개재되어, 연결 패드(240)의 상면을 덮고 측면들을 둘러쌈으로써, 연결 범프(220)의 젖음성 불량 문제가 개선되고 연결 범프(220)와 연결 패드(240)가 더 잘 연결될 수 있다. 이에 따라 반도체 패키지(1000)의 전기적 연결 신뢰성이 향상될 수 있다.
몰딩 층(300)은 제1 재배선 구조물(100)의 상면 상에 배치될 수 있다. 몰딩 층(300)은 반도체 칩(200)의 적어도 일부를 둘러쌀 수 있다. 예를 들어, 몰딩 층(300)은 반도체 칩(200)의 상면, 측면들, 및 하면 중 적어도 일부를 둘러쌀 수 있다. 몰딩 층(300)은 예를 들어, 에폭시 몰딩 컴파운드(Epoxy Molding Compound, EMC)를 포함할 수 있다. 다만 이에 한정되는 것은 아니고 예를 들어, 에폭시 계열 물질, 열 경화성 물질, 열 가소성 물질, UV 처리 물질 등을 포함할 수도 있다.
관통 전극(310)은 몰딩 층(300)의 적어도 일부분을 관통하여 수직 방향으로 연장될 수 있다. 관통 전극(310)은 반도체 칩(200)의 측면으로부터 수평 방향으로 이격될 수 있다. 예시적인 실시예에서, 반도체 칩(200)은 제1 재배선 구조물(100)의 중심 부분 상에 배치될 수 있고, 관통 전극(310)은 반도체 칩(200)으로부터 수평 방향으로 이격되어 제1 재배선 구조물(100)의 가장자리 부분 상에 배치될 수 있다. 관통 전극(310)은 예를 들어, 수직 방향으로 연장되는 포스트 형상 또는 필라 형상을 가질 수 있다. 관통 전극(310)은 예를 들어, Cu를 포함할 수 있으나 이에 한정되는 것은 아니다. 예시적인 실시예에서, 관통 전극(310)은 몰딩 층(300)의 상면으로부터 몰딩 층(300)의 하면까지 수직 방향으로 연장되며, 관통 전극(310)의 하면은 이와 대응되는 제1 재배선 비아(110)의 상면과 접할 수 있다. 관통 전극(310)의 상면과 몰딩 층(300)의 상면은 공면을 이룰 수 있다. 즉 관통 전극(310)이 별도의 관통 전극 패드를 통하지 않고 직접적으로 제1 재배선 비아(110)과 접해 제1 재배선 구조물(100)과 연결될 수 있다. 일반적으로 관통 전극 패드의 수평 폭은 관통 전극보다 넓다. 반도체 패키지(1000)에 포함된 관통 전극(310)이 관통 전극 패드를 통하지 않고 직접적으로 제1 재배선 비아(110)와 연결되어, 반도체 패키지(1000)의 팬-아웃 영역에서의 입출력(I/O) 단자 밀도가 높아질 수 있다. 이에 따라 반도체 패키지(1000)의 성능이 향상될 수 있다.
웨팅 층(250)은 제1 재배선 구조물(100)과 몰딩 층(300) 사이에 개재될 수 있다. 웨팅 층(250)의 하면은 제1 재배선 구조물(100)의 상면과 접할 수 있다. 웨팅 층(250)은 컨포말한 형상을 가질 수 있다. 웨팅 층(250)의 상면은 몰딩 층(300)과 접할 수 있다. 예시적인 실시예에서, 도 2a를 참조하면, 웨팅 층(250)의 상면은 연결 패드(240)의 상면보다 낮은 수직 레벨에 위치하고, 연결 패드(240)의 하면보다는 높은 수직 레벨에 위치할 수 있다. 다른 실시예에서, 도 2b를 참조하면, 웨팅 층(250)의 상면은 연결 패드(240)의 상면과 실질적으로 동일한 수직 레벨에 위치할 수 있다. 일부 실시예에서, 웨팅 층(250)의 상면은 연결 패드(240)의 상면보다 높은 수직 레벨에 위치하고, 반도체 칩(200)의 하면보다 낮은 레벨에 위치할 수 있다. 웨팅 층(250)의 하면, 몰딩 층(300)의 하면, 및 관통 전극(310)의 하면은 공면을 이룰 수 있다.
예시적인 실시예에서, 웨팅 층(250)은 웨팅 층(250)을 수직 방향으로 관통하는 오프닝들을 가질 수 있다. 상기 오프닝들은 웨팅 층(250)의 중심 부분과 상기 중심 부분을 둘러싸는 웨팅 층(250)의 가장 자리에 있을 수 있다. 웨팅 층(250)의 중심 부분에 있는 오프닝들에는 연결 패드들(240)이 개재될 수 있고, 웨팅 층(250)의 가장 자리에 있는 오프닝들에는 관통 전극들(310)이 개재될 수 있다. 관통 전극들(310) 및 연결 패드들(240)은 대응하는 상기 오프닝들의 내측면과 이격될 수 있다. 예시적인 실시예에서, 관통 전극들(310)과 상기 오프닝들의 내측면의 이격 거리는 연결 패드들(240)과 상기 오프닝들의 내측면의 이격 거리와 동일할 수 있다. 상기 오프닝들은 예를 들어, 원 형상을 가질 수 있으나 이에 한정되는 것은 아니다.
예시적인 실시예에서, 반도체 패키지(1000)가 금속 층(230)을 포함하는 경우, 상기 웨팅 층(250)의 중심 부분에 있는 오프닝들에는 연결 패드들(240) 및 금속 층들(230)이 개재될 수 있고, 웨팅 층(250)의 가장 자리에 있는 오프닝들에는 관통 전극들(310)이 개재될 수 있다. 관통 전극들(310)과 연결 패드들(240)을 둘러싸는 금속 층들(230)은 대응하는 상기 오프닝들의 내측면과 이격될 수 있다. 예시적인 실시예에서, 관통 전극들(310)과 상기 오프닝들의 내측면의 이격 거리는 연결 패드들(240)를 둘러싸는 금속 층들(230)과 상기 오프닝들의 내측면의 이격 거리와 동일할 수 있다.
웨팅 층(250)은 예를 들어, TaN, Ta, SiO, 및 SiN 중 어느 하나를 포함할 수 있으나 이에 한정되는 것은 아니다.
반도체 패키지(1000)가 제1 재배선 구조물(100)과 몰딩 층(300) 사이에 개재되는 웨팅 층(250)을 포함하여, 몰딩 층(300)과 제1 재배선 구조물(100)이 더 잘 결합할 수 있고, 몰드 언더필(Molded underFill, MUF) 공정 수행 시 제1 재배선 구조물(100)과 반도체 칩(200) 사이에 충전되는 몰딩 층(300)에서의 기포(Void) 발생률이 낮아질 수 있다.
예시적인 실시예에서, 반도체 패키지(1000)는 제2 재배선 구조물(400)을 더 포함할 수 있다. 제2 재배선 구조물(400)은 몰딩 층(300) 상에 배치될 수 있다. 제2 재배선 구조물(400)은 제2 재배선 비아(410), 제2 재배선 층(420), 및 제2 유전체 층(430)을 포함할 수 있다. 제2 재배선 비아(410), 제2 재배선 층(420), 및 제2 유전체 층(430)은 앞서 설명한 제1 재배선 비아(110), 제1 재배선 층(120), 및 제1 유전체 층(130)과 유사하므로 이하에서는 차이점을 중심으로 설명한다.
예시적인 실시예에서, 제2 재배선 비아(410)의 수평 폭은 제2 재배선 비아(410)의 상면으로부터 하면으로 향하면서 좁아질 수 있다. 즉 제2 재배선 비아(410)는 하면에서 상면을 향하는 방향으로 테이퍼드된 구조를 가질 수 있다. 예시적인 실시예에서, 제2 재배선 비아(410)는 관통 전극(310)과 접할 수 있다. 즉 제2 재배선 비아(410)의 하면과 관통 전극(310)의 상면은 접할 수 있다. 이 경우, 관통 전극(310)의 상면은 제2 재배선 비아(410)와 접하고 하면은 제1 재배선 비아(110)와 접하여, 관통 전극(310)이 제1 재배선 구조물(100) 및 제2 재배선 구조물(400)과 전기적으로 연결될 수 있다.
예시적인 실시예에서, 반도체 패키지(1000)는 외부 연결 단자(500)를 더 포함할 수 있다. 외부 연결 단자(500)는 제1 재배선 구조물(100)의 하면 상에 부착될 수 있다. 외부 연결 단자(500)는 예를 들어, Cu, Pb, Sn, Ag, 또는 이들의 합금을 포함할 수 있으나 이에 한정되는 것은 아니다. 반도체 패키지(1000)는 외부 연결 단자(500)를 통해 외부 전자 장치와 전기적으로 연결되어, 반도체 칩(200)의 동작을 위한 제어 신호, 전원 신호, 및 접지 신호 중 적어도 하나를 외부로부터 제공받거나, 반도체 칩(200)에 저장될 데이터 신호를 외부로부터 제공받거나, 반도체 칩(200)에 저장된 데이터를 외부로 제공할 수 있다.
도 3은 본 발명의 예시적인 실시예에 따른 반도체 패키지(1000) 제조 공정을 나타내는 흐름도이다. 도 4a 내지 도 4h는 본 발명의 예시적인 실시예에 따른 반도체 패키지(1000) 제조 공정의 각 단계를 나타내는 단면도들이다.
도 3 및 도 4a를 참조하면, 캐리어 기판(SC) 상에 웨팅 층(250)이 형성되고, 제1 개구부(O1) 및 제2 개구부(O2)가 형성될 수 있다(S110). 여기서 제1 개구부(O1)란 제1 수직 깊이(d1)를 가지며, 캐리어 기판(SC)의 가장 자리에 형성된 개구부를 말하고, 제2 개구부(O2)란 제2 수직 깊이(d2)를 가지며, 캐리어 기판(SC)의 중심 부분에 형성된 개구부를 말한다. 제1 개구부(O1) 및 제2 개구부(O2)는 웨팅 층(250)을 관통하여, 캐리어 기판(SC) 내로 연장될 수 있다. 먼저 S110 단계에서, 캐리어 기판(SC)의 일면 상에 웨팅 층(250)이 형성될 수 있다. 웨팅 층(250)은 예를 들어, 물리 기상 증착(Physical Vapor Deposition, PVD), 화학 기상 증착(Chemical Vapor Deposition, CVD), 또는 원자층 증착(Atomic Layer Deposition, ALD) 공정 등에 의해 증착될 수 있으나 이에 한정되는 것은 아니다. 웨팅 층(250)은 캐리어 기판(SC)의 일면을 컨포말하게 덮을 수 있다. 다음으로, 캐리어 기판(SC)의 일면 상에 제1 개구부(O1) 및 제2 개구부(O2)가 형성될 수 있다. 제1 개구부(O1) 및 제2 개구부(O2)는 예를 들어, 반응성 이온 식각(Reactive Ion Etching, RIE)에 의해 형성될 수 있으나 이에 한정되는 것은 아니다. 예시적인 실시예에서, 제1 개구부(O1) 및 제2 개구부(O2)의 수직 깊이는 서로 다를 수 있다. 예를 들어, 제1 개구부(O1)의 수직 깊이(d1)는 제2 개구부(O1)의 수직 깊이(d2)보다 더 큰 값을 가질 수 있다. 제1 개구부(O1) 및 제2 개구부(O2)가 형성되는 과정에서, 웨팅 층(250)이 에칭 마스크로 사용될 수 있다. 캐리어 기판(SC)은 예를 들어, 실리콘을 포함할 수 있으나 이에 한정되는 것은 아니다.
도 3 및 도 4b를 참조하면, 캐리어 기판(SC)의 일면 상의 웨팅 층(250)의 상면, 그리고 제1 개구부(O1)와 제2 개구부(O2)의 내측면 및 저면 상에 배리어 층(BL)과 시드 층(SL)이 형성되고(S120), 제2 개구부(O2) 내의 시드 층(SL)의 부분 및 제2 개구부(O2)에 인접하는 시드 층(SL)의 부분 상에 금속 층(ML)이 형성될 수 있다(S130). 먼저 S120 단계에서, 배리어 층(BL)과 시드 층(SL)이 순차적으로 형성될 수 있다. 배리어 층(BL)과 시드 층(SL)은 예를 들어, 물리 기상 증착(Physical Vapor Deposition, PVD), 화학 기상 증착(Chemical Vapor Deposition, CVD), 또는 원자층 증착(Atomic Layer Deposition, ALD) 공정 등에 의해 증착될 수 있으나 이에 한정되는 것은 아니다. 배리어 층(BL)과 시드 층(SL)은 제1 개구부(O1)와 제2 개구부(O2)의 내측면 및 저면을 컨포말하게 덮을 수 있다. 배리어 층(BL)은 예를 들어, Ta, Ti, W, Ru, V, Co 및 Nb 중 어느 하나를 포함할 수 있으나 이에 한정되는 것은 아니다. 시드 층(SL)은 예를 들어, Al, Ti, Cr, Fe, Co, Ni, Cu, Zn, Pd, Pt, Au 및 Ag 중 어느 하나를 포함할 수 있으나 이에 한정되는 것은 아니다. S130 단계에서, 제2 개구부(O2) 내의 시드 층(SL)의 부분 및 제2 개구부(O2)에 인접하는 시드 층(SL)의 부분 상에 금속 층(ML)이 형성될 수 있다. 금속 층(ML)은 제2 개구부(O2)를 모두 채우지 않을 수 있다. 금속 층(ML)은 배리어 층(BL) 및 시드 층(SL)의 형성 방법과 동일한 방법으로 형성될 수 있다. 금속 층(ML)은 제2 개구부(O2) 내의 시드 층(SL)의 부분 및 제2 개구부(O2)에 인접하는 시드 층(SL)의 부분을 컨포말하게 덮을 수 있다. 금속 층(ML)은 예를 들어, Ni, Au, 또는 이들의 합금을 포함할 수 있으나 이에 한정되는 것은 아니다. 예시적인 실시예에서, 금속 층(ML)은 적층 구조를 가질 수 있다. 이 경우, 금속 층(ML)을 구성하는 각각의 층들은 순차적으로 배리어 층(BL) 및 시드 층(SL)의 형성 방법과 동일한 방법으로 형성될 수 있다. 금속 층(ML)이 적층 구조를 갖는 경우, 상기 적층 구조는 예를 들어, Ni 층과 Au 층이 순차적으로 적층된 구조일 수 있다.
도 3, 도 4c 및 도 4d를 참조하면, 시드 층(SL) 및 금속 층(ML) 상에 도전 물질(CL)이 형성될 수 있다(S140). 도전 물질(CL)은 예를 들어, Cu일 수 있으나 이에 한정되는 것은 아니다. 도전 물질(CL)은 예를 들어, 전기 화학 도금과 같은 도금 공정을 통해 제공될 수 있다. 도전 물질(CL)은 제1 개구부(O1) 및 제2 개구부(O2)를 채울 수 있다. S140 단계 이후, 평탄화 공정을 통해 도전 물질(CL), 금속 층(ML), 시드 층(SL), 및 배리어 층(BL) 중 적어도 일부가 제거될 수 있다. 예를 들어, 평탄화 공정을 거쳐 도전 물질(CL)의 상면, 금속 층(ML)의 상면, 시드 층(SL)의 상면, 및 배리어 층(BL)의 상면이 캐리어 기판(SC) 상에 형성된 웨팅 층(250)의 상면과 동일한 수직 레벨에 위치할 수 있다. 평탄화 공정은 예를 들어, 화학 기계적 연마(Chemical Mechanical Polishing, CMP) 공정일 수 있다.
도 3, 도 4e, 및 도 4f를 참조하면, 캐리어 기판(SC) 상에 제1 재배선 구조물(100)이 형성될 수 있다(S150). 제1 재배선 구조물(100)은 제1 유전체 층(130)을 형성한 후, 제1 유전체 층(130)을 형성하는 과정과 제1 재배선 비아(110) 및 제1 재배선 층(120)을 형성하는 과정을 반복 수행하여 형성될 수 있다. 이 때 제1 재배선 비아(110)는 제1 개구부(도 4b의 01 참조) 및 제2 개구부(도 4b의 O2 참조)를 채우는 도전 물질(CL)과 직접적으로 연결될 수 있다. 제1 재배선 구조물(100)이 형성된 후, 캐리어 기판(SC)과 제1 재배선 구조물(100)은 뒤집힐 수 있다. 다음으로, 캐리어 기판(SC), 잔존하는 배리어 층(BL), 및 잔존하는 시드 층(SL)이 순차적으로 제거될 수 있다. 이에 따라, 웨팅 층(250), 제1 개구부를 채우는 도전 물질(CL), 제2 개구부 상에 형성된 금속 층(ML), 및 제1 재배선 구조물(100)의 상면 중 일부는 노출될 수 있다. 제1 개구부를 채우는 도전 물질(CL)은 관통 전극(310)이 될 수 있고, 제2 개구부를 채우는 도전 물질(CL)은 연결 패드(240)가 될 수 있으며, 제2 개구부 상에 형성된 금속 층(ML)은 금속 층(230)이 될 수 있다. 웨팅 층(250)은 관통 전극(310)과 금속 층(230)을 둘러싸는 배리어 층(BL), 및 시드 층(SL)과 접하기 때문에, 관통 전극(310)과 금속 층(230)을 둘러싸는 배리어 층(BL), 및 시드 층(SL)이 제거되어 웨팅 층(250)이 관통 전극(310) 및 금속 층(230)과 이격될 수 있다. 본 발명의 예시적인 실시예에 따른 반도체 패키지(1000)의 경우, 일반적인 칩-라스트 방식과는 달리, 관통 전극(310)이 먼저 형성되고 제1 재배선 구조물(100)이 형성된다. 이에 따라, 제1 재배선 구조물(100)과 관통 전극(310) 사이에 별도의 관통 전극 패드가 개재되지 않고 제1 재배선 구조물(100)의 제1 재배선 비아(110)와 관통 전극(310)은 직접 연결될 수 있다.
도 3 및 도 4g를 참조하면, 반도체 칩(200)이 제1 재배선 구조물(100) 상에 실장될 수 있다(S160). 먼저 반도체 칩(200)은 연결 범프(220)를 통해 제1 재배선 구조물(100)과 전기적으로 연결될 수 있다. 다음으로, 몰딩 층(300)이 형성될 수 있다. 몰딩 층(300)은 제1 재배선 구조물(100)의 상면을 덮고, 반도체 칩(200)과 관통 전극(310)을 둘러쌀 수 있다. 제1 재배선 구조물(100) 상에 배치된 웨팅 층(250)의 존재로 인해, 몰딩 층(300)과 제1 재배선 구조물(100)이 더 잘 결합할 수 있다. 또한 제1 재배선 구조물(100)과 반도체 칩(200) 사이에 충진되는 몰딩 층(300)에서의 기포 발생률이 낮아질 수 있다. 다음으로, 몰딩 층(300)의 수직 깊이를 조절하기 위한 그라인딩 공정이 수행될 수 있다. 그라인딩 공정을 통해, 몰딩 층(300)의 상면은 관통 전극(310)의 상면과 동일한 수직 레벨에 위치할 수 있다. 그라인딩 공정은 예를 들어, 화학 기계적 연마 공정일 수 있다.
도 3 및 도 4h를 참조하면, 몰딩 층(300) 상에 제2 재배선 구조물(400)이 형성될 수 있다(S180). 제2 재배선 구조물(400)은 도 3 및 도 4e를 참조하여 설명한 제1 재배선 구조물(100) 형성 방법과 동일한 방법으로 형성될 수 있다. 도 4h에 도시된 바와 달리 제2 재배선 구조물(400)은 복수의 층으로 이루어질 수도 있다. 반도체 패키지(1000) 제조 공정에 있어서, 제1 재배선 구조물(100)이 형성된 후 캐리어 기판(SC)과 제1 재배선 구조물(100)이 뒤집히고, 그 다음으로 제2 재배선 구조물(400)이 형성되기 때문에, 제1 재배선 구조물(100)의 제1 재배선 비아(110)와 제2 재배선 구조물의 제2 재배선 비아(410)는 서로 반대되는 방향으로 테이퍼드된 구조를 가지게 된다.
다음으로 도 1과 같이, 외부 연결 단자(500)가 제1 재배선 구조물(100)의 하면에 부착될 수 있다. 외부 연결 단자(500)를 통해 반도체 패키지(1000)는 외부 전자 장치와 전기적으로 연결될 수 있다.
도 5를 참조하면, 반도체 패키지(2000)는 제1 서브 반도체 패키지(1000)와 제2 서브 반도체 패키지(700)를 포함할 수 있다. 반도체 패키지(2000)는 제1 서브 반도체 패키지(1000) 상에 제2 서브 반도체 패키지(700)가 적층된 패키지-온-패키지(Package-On-Package, POP) 타입의 반도체 패키지일 수 있다. 여기서 제1 서브 반도체 패키지(1000)는 도 1, 도 2a, 도 2b를 참조하여 설명한 반도체 패키지(1000)일 수 있다. 이하에서는 차이점을 중심으로 설명한다.
제2 서브 반도체 패키지(700)는 패키지 기판(710), 반도체 칩(720), 및 몰딩 층(730)을 포함할 수 있다.
패키지 기판(710)은 예를 들어, 인쇄회로기판일 수 있다. 패키지 기판(710)은 페놀 수지, 에폭시 수지, 폴리이미드 등을 포함하는 기판 베이스, 기판 베이스의 상면에 배치된 상부 패드들(715), 및 기판 베이스의 하면에 배치된 하부 패드들(711)을 포함할 수 있다. 상기 기판 베이스 내에는 상부 패드들(715) 및 하부 패드들(711)에 전기적으로 연결되도록 구성된 배선들(713)이 형성될 수 있다.
패키지 기판(710)은 제1 서브 반도체 패키지(1000)의 제2 재배선 구조물(400) 상에 실장될 수 있다. 패키지 기판(710)은 제2 재배선 구조물(400) 상에 배치된 연결 단자들(600)을 통해 제2 재배선 구조물(400)과 연결될 수 있다. 연결 단자들(260)은 제2 재배선 층(420)과 하부 패드들(711)에 각각 연결되어, 제2 재배선 구조물(400)과 패키지 기판(710)을 전기적으로 연결할 수 있다.
반도체 칩(720)은 패키지 기판(710) 상에 배치될 수 있다. 예를 들어, 반도체 칩(720)의 칩 패드들(723)은 솔더, 범프 등의 연결 단자들(721)을 통해 패키지 기판(710)의 상부 패드들(715)에 전기적으로 연결될 수 있다.
예시적인 실시예에서, 반도체 칩(200)과 반도체 칩(720)은 서로 다른 종류의 반도체 칩일 수 있다. 예를 들어, 반도체 칩(200)이 로직 칩일 때, 반도체 칩(720)은 메모리 칩일 수 있다. 예시적인 실시예에서, 반도체 칩(200)과 반도체 칩(720)은 동일한 종류의 반도체 칩일 수도 있다.
몰딩 층(730)은 반도체 칩(720)의 적어도 일부를 둘러싸도록 패키지 기판(710) 상에 배치될 수 있다. 몰딩 층(730)은 예를 들어, 에폭시 몰딩 컴파운드를 포함할 수 있다. 다만 이에 한정되는 것은 아니고 예를 들어, 에폭시계 성형 수지, 또는 폴리이미드계 성형 수지 등을 포함할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 제1 재배선 구조물 200: 반도체 칩
230: 금속 층 250: 웨팅 층
300: 몰딩 층 310: 관통 전극
400: 제2 재배선 구조물 500: 외부 연결 단자

Claims (10)

  1. 복수의 제1 재배선 층들 및 복수의 제1 재배선 비아들을 포함하는 제1 재배선 구조물;
    상기 제1 재배선 구조물 상에 배치되며, 칩 패드를 포함하는 반도체 칩;
    상기 제1 재배선 구조물 및 상기 반도체 칩 사이에 개재되며, 상기 제1 재배선 구조물과 연결되는 연결 패드;
    상기 연결 패드 및 상기 칩 패드와 연결되는 연결 범프;
    상기 제1 재배선 구조물과 상기 반도체 칩을 둘러싸는 몰딩 층;
    상기 몰딩 층을 관통하는 관통 전극; 및
    상기 제1 재배선 구조물과 상기 몰딩 층 사이에 개재되는 웨팅 층;
    을 포함하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 웨팅 층의 상면은 상기 연결 패드의 상면보다 낮은 수직 레벨에 위치하고, 상기 연결 패드의 하면보다 높은 수직 레벨에 위치하는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 웨팅 층은 상기 관통 전극들 및 상기 연결 패드들과 이격되도록 배치되는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 웨팅 층은 TaN, Ta, SiO, 및 SiN 중 어느 하나를 포함하는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 연결 범프와 상기 연결 패드 사이에 개재되는 금속 층을 더 포함하고, 상기 금속 층은 상기 연결 패드의 상면을 덮고 측면들을 둘러싸는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 연결 패드와 상기 관통 전극은 동일한 물질로 이루어지는 반도체 패키지.
  7. 제1 항에 있어서,
    상기 관통 전극은 상기 몰딩 층의 상면으로부터 상기 몰딩 층의 하면까지 연장되고, 상기 관통 전극의 하면은 상기 제1 재배선 비아의 상면과 접하는 반도체 패키지.
  8. 복수의 제1 재배선 층들 및 복수의 제1 재배선 비아들을 포함하는 제1 재배선 구조물;
    상기 제1 재배선 구조물 상에 배치되며 칩 패드를 포함하는 반도체 칩;
    상기 제1 재배선 구조물 및 상기 반도체 칩 사이에 개재되며, 상기 제1 재배선 구조물과 연결되는 연결 패드;
    상기 연결 패드 및 상기 칩 패드와 연결되는 연결 범프;
    상기 제1 재배선 구조물과 상기 반도체 칩을 둘러싸는 몰딩 층;
    상기 몰딩 층을 관통하는 관통 전극;
    상기 제1 재배선 구조물과 상기 몰딩 층 사이에 개재되는 웨팅 층; 및
    제2 재배선 층들 및 제2 재배선 비아들을 포함하며, 상기 몰딩 층 상에 배치되는 제2 재배선 구조물;
    을 포함하고,
    상기 제1 재배선 비아의 수평 폭은 상기 제1 재배선 비아의 상면으로부터 하면으로 향하면서 넓어지고, 상기 제2 재배선 비아의 수평 폭은 상기 제2 재배선 비아의 상면으로부터 하면으로 향하면서 좁아지는 반도체 패키지.
  9. 제8 항에 있어서,
    상기 웨팅 층은 상기 관통 전극들 및 상기 연결 패드들과 이격되며, 상기 웨팅 층과 상기 관통 전극들 간의 이격 거리와 상기 웨팅층과 상기 연결 패드들과의 이격 거리는 동일한 반도체 패키지.
  10. 복수의 제1 재배선 층들 및 복수의 제1 재배선 비아들을 포함하는 제1 재배선 구조물;
    상기 제1 재배선 구조물 상에 배치되며 칩 패드를 포함하는 반도체 칩;
    상기 제1 재배선 구조물 및 상기 반도체 칩 사이에 개재되며, 상기 제1 재배선 구조물과 연결되는 연결 패드;
    상기 연결 패드의 상면을 덮고 측면들을 둘러싸는 금속 층;
    상기 금속 층 및 상기 반도체 칩과 연결되는 연결 범프;
    상기 제1 재배선 구조물과 상기 반도체 칩을 둘러싸는 몰딩 층;
    제2 재배선 층들 및 제2 재배선 비아들을 포함하며, 상기 몰딩 층 상에 배치되는 제2 재배선 구조물;
    상기 제1 재배선 구조물과 상기 몰딩 층 사이에 개재되는 웨팅 층; 및
    상기 몰딩 층을 관통하며, 상기 제1 재배선 비아 및 상기 제2 재배선 비아와 연결되고, 수평 폭이 일정한 관통 전극;
    을 포함하고,
    상기 제1 재배선 비아의 수평 폭은 상기 제1 재배선 비아의 상면으로부터 하면으로 향하면서 넓어지고, 상기 제2 재배선 비아의 수평 폭은 상기 제2 재배선 비아의 상면으로부터 하면으로 향하면서 좁아지는 반도체 패키지.

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