KR102036919B1 - 적층 패키지 및 제조 방법 - Google Patents

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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73259—Bump and HDI connectors
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/83101—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus as prepeg comprising a layer connector, e.g. provided in an insulating plate member
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    • H01L2224/83104—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus by applying pressure, e.g. by injection
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
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    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92222—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92224—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a build-up interconnect
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
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    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
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Abstract

하부 칩(chip) 상에 적층된 상부 칩과, 하부 칩의 후면 상으로 돌출부가 돌출된 하부 관통 비아(via), 돌출부의 상면과 실질적으로 동일한 높이를 가지며 하부 칩의 후면에 있는 후면 패시베이션층(backside passivation layer)과, 돌출부의 상면에 실질적으로 접촉하는 후면 범프(bump), 및 후면 범프와 전기적 및 물리적으로 연결되도록 상부 칩의 칩 접촉부에 전기적으로 연결된 상면 범프를 포함하고, 후면 패시베이션층은 돌출부의 측면과 하부 칩의 후면을 덮는 제1절연층; 및 제1절연층 상에 위치하는 제2절연층을 포함하는 적층 패키지 및 제조 방법을 제시한다.

Description

적층 패키지 및 제조 방법{Stack package and method for manufacturing the same}
본 출원은 패키지 기술에 관한 것으로서, 보다 상세하게는 관통 비아(through via)를 이용한 적층 패키지 및 제조 방법에 관한 것이다.
전자 기기들에 요구되는 반도체 소자는 다양한 전자 회로 요소들을 포함할 수 있으며, 이러한 전자 회로 요소들은 반도체 칩(chip) 또는 다이(die)로 불리는 반도체 기판에 집적될 수 있다. 반도체 소자는 메모리 반도체 칩 또한 칩 패키지(package) 형태로서, 컴퓨터(computer)나 모바일(mobile) 기기 또는 데이터 스토리지(data storage)와 같은 전자 제품에 채용될 수 있다.
스마트 폰(smart phone)과 같은 전자 제품의 경량 및 소형화에 따라 반도체 소자의 패키지 또한 얇은 두께 및 작은 크기의 제품이 요구되며 동시에 보다 많은 칩(chip)들을 하나의 패키지로 패키징(packaging)하려 하고 있다. 또한, 다수의 칩들이 적층된 적층 패키지는 반도체 기판을 실질적으로 관통하여 실질적으로 수직한 전기적 연결 경로들을 구현하는 관통 비아 연결 구조(through via interconnection structure)를 도입하고 있다.
본 출원은 관통 비아를 채용한 적층 패키지 및 제조 방법을 제시하고자 한다.
본 출원의 일 관점은, 하부 칩(chip) 상에 적층된 상부 칩; 상기 하부 칩의 후면 상으로 돌출부가 돌출된 하부 관통 비아(via); 상기 돌출부의 상면과 실질적으로 동일한 높이를 가지며 상기 하부 칩의 후면에 있는 후면 패시베이션층(backside passivation layer); 상기 돌출부의 상면에 실질적으로 접촉하는 후면 범프(bump); 및 상기 후면 범프와 전기적 및 물리적으로 연결되도록 상기 상부 칩의 칩 접촉부에 전기적으로 연결된 상면 범프;를 포함하고, 상기 후면 패시베이션층은 상기 돌출부의 측면과 상기 하부 칩의 후면을 덮는 제1절연층; 및 상기 제1절연층 상에 위치하는 제2절연층을 포함하는 적층 패키지를 제시한다.
본 출원의 일 관점은, 하부 관통 비아(via)가 실질적으로 관통하는 하부 칩(chip) 상에 적층된 상부 칩; 상기 하부 칩 및 상부 칩의 측면을 덮어 보호하는 몰딩(molding)부; 상기 몰딩부에 의해 노출되는 상기 하부 칩의 앞면(frontside) 및 상기 몰딩부의 하면 상에 배치된 외부 접속 단자들; 및 상기 외부 접속 단자와 상기 하부 관통 비아를 전기적으로 연결하고 상기 하부 칩의 노출된 앞면 상에 위치하는 재배선층(redistribution layer);을 포함하는 적층 패키지를 제시한다.
본 출원의 일 관점은, 하부 칩(chip)의 하부 관통 비아(via)의 돌출부가 돌출된 후면 상에 후면 패시베이션층(backside passivation layer)을 이루는 제1절연층을 상기 돌기부의 측면 및 상기 후면을 덮게 형성하는 단계; 상기 제1절연층 상에 상기 돌출부의 상면과 실질적으로 동일한 높이를 가지는 상기 후면 패시베이션층을 이루는 제2절연층을 형성하는 단계; 상기 돌출부의 상면에 실질적으로 접촉하는 후면 범프(bump)를 형성하는 단계; 및 상부 칩의 칩 접촉부에 전기적으로 연결된 상면 범프가 상기 후면 범프와 전기적 및 물리적으로 연결되도록 상기 상부 칩을 상기 하부 칩 상에 적층하는 단계를 포함하는 적층 패키지 제조 방법을 제시한다.
본 출원의 실시예들에 따르면, 다수의 칩(chip)들이 적층되고 칩들이 관통 비아 연결 구조로 전기적으로 연결된 적층 패키지 및 제조 방법을 제시할 수 있다. 적층 패키지의 외부 접속 단자들은 칩들의 측면을 보호하는 몰딩(molding)부의 하부 표면 및 몰딩부에 노출되는 칩의 하면 상에 위치할 수 있어, 외부 접속 단자들의 배열이 몰딩부의 하부 표면으로 확장될 수 있어, 칩의 외부 접촉부의 배열 레이아웃(layout)이 규정된 볼 배열 레이아웃(ball array layout) 보다 축소된 작은 배열 레이아웃에도 불구하고 규정된 볼 배열 구조에 부합되는 외부 접속 단자들의 배열 레이아웃을 구현할 수 있다.
도 1은 본 출원의 실시예에 따른 적층 패키지 구조의 일례를 보여주는 도면이다.
도 2 내지 도 4는 본 출원의 실시예에 따른 적층 패키지를 이루는 반도체 칩들의 일례를 보여주는 도면들이다.
도 5는 본 출원의 실시예에 따른 적층 패키지를 이루는 반도체 칩들 간의 연결 구조의 일례를 보여주는 도면이다.
도 6 내지 도 12는 본 출원의 실시예에 따른 적층 패키지 제조 방법의 일례를 보여주는 도면들이다.
도 13 내지 도 17은 본 출원의 실시예에 따른 반도체 칩의 연결 범프(bump)를 형성하는 일례들을 보여주는 도면들이다.
본 출원의 실시예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부" 또는 "하부", "중간", "측면"의 기재는 상대적인 위치 관계를 의미하거나 또는 부재의 구분을 위한 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하거나 또는 특정한 순서를 의미하는 것은 아니다. 또한, 어느 한 구성 요소가 다른 구성 요소에 "연결되어 있다"거나 "접속되어 있다"의 기재는, 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수 있으며, 또는, 중간에 다른 별도의 구성 요소들이 개재되어 연결 관계 또는 접속 관계를 구성할 수도 있다. "직접적으로 연결 또는 접촉"되거나 "직접적으로 접속"되는 경우는 중간에 다른 구성 요소들이 존재하지 않은 것으로 해석될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들에서도 마찬가지의 해석이 적용될 수 있다. 반도체 기판의 활성면은 전자 회로를 구성하는 트랜지스터(transistor)나 내부 배선 구조들이 집적된 부분을 의미할 수 있으며, 반도체 칩은 전자 회로가 집적된 반도체 기판이 칩(chip) 형태로 절단 가공된 형태를 의미할 수 있다. 반도체 기판 또는 반도체 칩은 DRAM이나 SRAM, FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 집적회로가 집적된 메모리 칩이나 반도체 기판이거나 논리 집적회로가 집적된 로직(logic) 칩을 의미할 수 있다.
도 1을 참조하면, 반도체 칩 적층 패키지(10)는 다수의 반도체 칩들(100, 200, 300)들이 적층된 적층체와, 적층체의 측면을 덮어 보호하는 몰딩(molding)부(510)와, 외부와의 전기적인 연결을 위한 단자로서의 외부 접속 단자(550)들을 포함하여 구성될 수 있다. 반도체 칩들(100, 200, 300)은 관통 비아 연결 구조를 이용하여 실질적으로 수직하게 전기적으로 상호 연결될 수 있다.
도 1 및 도 2를 함께 참조하면, 반도체 칩 적층 패키지(10)를 이루는 반도체 하부 칩(100)은 반도체 하부 기판(110)을 실질적으로 관통하는 하부 관통 비아(170)들을 포함하는 반도체 칩일 수 있다. 하부 관통 비아(170)는 반도체 칩 적층 패키지(10)의 관통 비아 연결 구조를 구성하는 일부일 수 있다. 하부 관통 비아(170)는 하부 기판(110)의 앞면(frontside: 111)으로부터 후면(backside: 113)으로 연장되는 도전 필라(pillar) 형태로 형성될 수 있다.
하부 관통 비아(170)는 확산 가능한 금속(diffusible metal), 예컨대, 구리(Cu), 주석(Sn) 또는 은(Ag)이나 이들의 복합층 또는 합금을 포함하는 재질로 구성될 수 있다. 경우에 따라, 갈륨(Ga), 인듐(In), 주석(Sn), 수은(Hg), 비스무스(Bi), 납(Pb), 금(Au), 아연(Zn), 알루미늄(Al)을 포함하는 재질이나 합금 재질일 수 있다. 하부 관통 비아(170)와 하부 기판(110)의 계면에는 도시되지는 않았으나 절연을 위한 절연 라이너(liner)가 도입될 수 있다.
하부 기판(110)과 하부 관통 비아(170)의 계면, 실질적으로는 절연 라이너와 하부 관통 비아(170)의 계면에는 하부 관통 비아(170)를 이루는 구리의 확산을 방지하기 위한 배리어 금속층(barrier metal layer)이 예컨대 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 탄탈륨 실리콘질화물(TaSiN), 티타늄 실리콘질화물(TiSiN), 텅스텐 실리콘질화물(WSiN), 망간(Mn), 루테늄 또는 이들의 복합층 또는 합금을 포함하는 재질로 형성될 수 있다. 도 5에 예시된 바와 같이, 하부 관통 비아(170)의 몸체(176)를 구리층을 포함하여 형성하고, 몸체(176)를 감싸는 층으로 배리어 금속층(177)을 형성할 수 있다. 배리어 금속층(177)과 하부 기판(110)의 계면에는 도시되지는 않았으나 절연을 위한 절연 라이너의 층이 도입될 수 있다.
반도체 하부 기판(110)은 실리콘 재질로 이루어질 수 있으며, 반도체 하부 기판(110)의 앞면(111)은 반도체 소자, 예컨대, 메모리(memory) 소자를 구성하는 집적 회로가 집적된 활성층(active layer)이 형성된 면을 의미할 수 있다. 하부 기판(110)의 후면(113)은 앞면(111)에 대향되어 반대되는 표면일 수 있다. 활성면인 앞면(111)에는 집적 회로를 구성하는 트랜지스터(transistor)와 같은 회로 소자들이 형성될 수 있으며, 앞면(111) 상에는 층간절연층(130) 및 내부 배선체(131, 133)들이 형성될 수 있다. 내부 배선체(131, 133)들은 트랜지스터들에 연결되는 워드 라인(word line)이나 비트 라인(bit line) 또는 다층 금속 배선과 같은 배선 라인을 포함할 수 있고, 또한, 하부 관통 비아(170)는 배선 라인(131)에 의해 내부의 집적 회로를 구성하는 회로 소자들과 전기적으로 연결될 수 있다. 배선 라인(131)에 전기적으로 연결되는 연결 비아(133)는 접속 패드와 같이 외부로 노출되는 칩 접촉부(135)에 하부 관통 비아(170)를 전기적으로 연결할 수 있다. 칩 접촉부(135)를 노출하는 앞면 패시베이션층(passivation layer: 140)이 예컨대 고밀도플라즈마 산화물층(High Density Plasma oxide layer) 또는 실리콘 질화물(Si3N4)층 또는 이들을 포함하는 복합층으로 형성될 수 있다.
반도체 칩 적층 패키지(10)의 최하층으로 적층될 수 있는 하부 칩(100)의 칩 접촉부(135)에는 도 1에 제시된 바와 같이 외부 접속 단자(550)가 전기적으로 연결될 수 있으므로, 다른 칩과의 전기적 연결 구조를 구성하기 위한 연결 범프(bump)가 생략될 수 있다. 하부 칩(100)의 칩 접촉부(135)가 외부 접속 단자(550)와 연결될 수 있으므로, 하부 칩(100)은 앞면(111)이 실질적으로 적층 패키지(10)의 하측에 향하는 하면을 이루게 앞면(111)이 하측으로 향하도록 적층 패키지(10)에 포함될 수 있다.
도 1 및 도 2를 다시 참조하면, 하부 관통 비아(170)는 하부 기판(110)의 바디(body)를 실질적으로 관통하는 관통 전극 형태를 가질 수 있으며, 후면(113) 외측으로 돌출부(protrusion portion: 175)가 돌출되는 형태로 형성될 수 있다. 하부 관통 비아(170)의 돌출부(175)는 후면 패시베이션층(150)을 관통하여 상면(171)을 외측으로 노출할 수 있다. 노출된 상면(171)에는 하부 후면 범프(180)가 연결될 수 있다.
하부 관통 비아(170)의 하부 기판(110) 상으로 돌출되어 노출된 돌출부(175)의 측면(173)을 덮도록 후면(113) 상에 후면 패시베이션층(150)을 이루는 하부 후면 제1절연층(151)이 형성될 수 있다. 후면 제1절연층(151)은 돌출부(175)의 측면(173)을 직접적으로 덮어 차단하도록 컨포멀(conformal)한 라이너(liner)층으로 형성될 수 있다. 제1절연층(151) 상에 후면 제2절연층(153)이 제1절연층(151)과 다른 절연 물질층을 포함하여 형성될 수 있다. 후면 패시베이션층(150)은 제1 및 제2절연층(151, 153)을 포함하여 돌출부(175)의 상면(171)과 실질적으로 동일한 높이의 표면을 가지도록 형성될 수 있다.
후면 패시베이션층(150)의 후면 제1절연층(151)은 돌출부(175)의 측면(173)을 덮어 차단하여, 하부 관통 비아(170)의 돌출부(175)를 이루는 구리의 이온 이동 또는 확산을 차단하는 확산 배리어층으로 형성될 수 있다. 확산 배리어층은 실리콘 질화물(Si3N4)층이나 실리콘 산질화물(SiON)층을 포함하여 형성되어 금속 이온의 이동 확산을 유효하게 차단할 수 있다. 돌출부(175)를 이루는 구리 이온이 인근하는 반도체 하부 기판(110)의 후면(113)으로 확산 이동될 경우, 확산된 구리 이온은 구리-실리콘 화합물로 석출되거나 또는 하부 기판(110) 내로 확산되어, 집적 회로를 이루는 회로 소자, 예컨대, 트랜지스터의 동작 불량을 야기하거나, 또는 트랜지스터의 문턱 전압(Vt)를 저하시키거나 또는 누설 전류를 유발하거나 또는 메모리 소자의 리프레시(refresh) 특성을 저하시킬 수 있다. 확산 배리어층은 구리 이온의 이동 확산을 유효하게 방지하여, 구리 이온 오염에 의한 불량을 유효하게 억제할 수 있다.
후면 패시베이션층(150)의 후면 제1절연층(151)은 하부 관통 비아(170)의 돌출부(175)의 측면(173)을 덮게 컨포멀한 라이너층 형태로 형성될 수 있어, 돌출부(175)와 돌출부(175) 사이에 오목한 형상을 유도할 수 있다. 후면 제2절연층(153)을 이루는 절연 버퍼층은 이러한 오목한 형상을 메워 평탄도를 보상하는 층으로 도입될 수 있다. 이에 따라, 제2절연층(153)을 포함하는 후면 패시베이션층(150)은 돌출부(175)의 상면(171)과 실질적으로 동일한 표면 높이를 가지는 평탄한 층으로 도입될 수 있다. 또한, 후면 제2절연층(153)의 버퍼 절연층은 후면 패시베이션층(150)의 스트레스를 줄여 완화하는 층으로 형성될 수 있다. 스트레스 완화에 의해 범프 체결 구조의 기계적 신뢰성을 보다 유효하게 확보할 수 있다. 버퍼 절연층은 실리콘 산화물(SiO2)층을 포함하는 층으로 형성될 수 있다.
후면 패시베이션층(150)을 관통하여 노출되는 하부 관통 비아(170)의 상면(171)에 직접적으로 접촉하여 전기적으로 연결되는 하부 후면 범프(180)가 형성될 수 있다. 하부 후면 범프(180)는 예컨대 구리층을 포함하는 후면 범프 몸체(181)에 예컨대 니켈(Ni)층을 포함하는 젖음층(183) 및 젖음층(183) 상측에 실질적으로 금(Au)층을 포함하는 산화 방지층(185)을 포함하는 구조로 형성될 수 있다. 산화 방지층(185)는 경우에 따라 생략될 수도 있다. 후면 범프 몸체(181)는 하부에 연결되는 하부 관통 비아(170)의 돌출부(175)와 함께 "T" 자 형상을 실질적으로 이루도록 형성될 수 있다. 후면 범프(180)는 하부 관통 비아(170)의 돌출부(175) 보다 넓은 폭을 가지게 형성되어, 체결 구조에서 체결 면적을 보다 넓게 확보할 수 있다. 하부 후면 범프(180)에 중간 상면 범프(도 1의 290)이 체결되어 전기적으로 연결되도록 반도체 중간 칩(200)이 하부 칩(100) 상에 적층될 수 있다.
도 1 및 도 3을 함께 참조하면, 반도체 하부 칩(100) 상에 적층될 수 있는 반도체 중간 칩(200)은 실질적으로 하부 칩(100)과 동일한 기능을 하는 칩일 수 있다. 또한, 반도체 중간 칩(200)은 하부 칩(100)과 동일한 형태로 도입되는 칩일 수 있다. 반도체 중간 칩(200)은 하부 칩(100)과 달리 관통 비아 연결 구조를 이루기 위한 중간 상면 범프(290)를 더 구비할 수 있다.
반도체 중간 칩(200)은 반도체 중간 기판(210)을 실질적으로 관통하는 중간 관통 비아(270)들을 포함하는 반도체 칩일 수 있다. 중간 관통 비아(270)는 반도체 칩 적층 패키지(10)의 관통 비아 연결 구조를 구성하는 일부일 수 있다. 중간 관통 비아(270)는 중간 기판(210)의 앞면(211)으로부터 후면(213)으로 연장되는 도전 필라(pillar) 형태로 형성될 수 있다. 중간 관통 비아(270)는 반도체 중간 기판(210)의 활성층이 형성된 앞면(211)으로부터 앞면(211)에 대향되어 반대되는 표면인 후면(213)으로 연장될 수 있다. 앞면(211) 상에는 층간절연층(230) 및 내부 배선체(231, 233)들이 형성될 수 있다. 내부 배선체의 배선 라인(231)에 전기적으로 연결되는 연결 비아(233)는 접속 패드와 같이 외부로 노출되는 칩 접촉부(235)에 중간 관통 비아(270)를 전기적으로 연결할 수 있다. 칩 접촉부(235)를 노출하는 앞면 패시베이션층(240)이 형성되고, 칩 접촉부(235)에 접촉하는 중간 상면 범프(290)가 형성될 수 있다. 중간 상면 범프(290)는 예컨대 구리층을 포함하는 상면 범프 몸체(291)와, 예컨대 니켈(Ni)층을 포함하는 젖음층(293)을 포함하여 형성될 수 있다. 젖음층(293) 상에 하부 하면 범프(도 1의 180)와의 체결을 위한 도전 체결 접착층(295)이 예컨대 솔더층(solder layer)을 포함하여 형성될 수 있다.
중간 기판(210)의 후면(213) 외측으로 돌출부(275)가 돌출되는 형태로 하부 관통 비아(270)가 형성되고, 돌출부(275)는 후면 패시베이션층(250)을 관통하여 상면(271)을 외측으로 노출할 수 있다. 노출된 상면(271)에는 중간 후면 범프(280)가 연결될 수 있다. 중간 관통 비아(270)의 중간 기판(210) 상으로 돌출된 돌출부(275)의 측면(273)을 덮도록 후면(213) 상에 후면 패시베이션층(250)을 이루는 중간 후면 제1절연층(251) 및 제2절연층(253)이 형성될 수 있다. 후면 제1절연층(251)은 확산 배리어층을 포함하여 형성될 수 있고, 제2절연층(253)은 절연 버퍼층을 포함하여 형성될 수 있다.
반도체 중간 칩(200) 상에 반도체 중간 칩(200)과 동일한 기능 또는 구조를 가지는 다수의 중간 칩들이 더 적층될 수 있다. 또한, 반도체 중간 칩(200)은 반도체 하부 칩(100) 보다 큰 크기를 가지거나 또는 작은 크기를 가지는 칩으로 적층될 수 있다.
도 1과 함께 도 4를 참조하면, 반도체 중간 칩(200) 상에 반도체 상부 칩(300)이 적층될 수 있다. 반도체 상부 칩(300)은 하부 칩(100) 또는 중간 칩(200)과 동일한 기능을 하는 칩일 수 있다. 또한, 반도체 중간 칩(300)은 하부 칩(100) 또는 중간 칩(200)과 동일한 형태로 도입되는 칩일 수 있다. 반도체 상부 칩(300)은 하부 칩(100) 또는 중간 칩(200)과 달리 상부 관통 비아가 도입되지 않은 칩일 수 있다. 상부 칩(300)은 하부 칩(100) 보다 큰 크기를 가지는 칩이거나 또는 작은 크기를 가지는 칩일 수 있다.
반도체 상부 칩(300)은 반도체 상부 기판(310)의 활성층이 형성된 앞면(311)과 이에 대향되어 반대되는 표면인 후면(313)을 가질 수 있다. 앞면(311) 상에는 층간절연층(330) 및 내부 배선체(331, 333)들이 형성될 수 있다. 내부 배선체의 배선 라인(331)에 전기적으로 연결되는 연결 비아(333)는 접속 패드와 같이 외부로 노출되는 칩 접촉부(335)에 전기적으로 연결될 수 있다. 칩 접촉부(335)를 노출하는 앞면 패시베이션층(340)이 형성되고, 칩 접촉부(335)에 접촉하는 상부 상면 범프(390)가 형성될 수 있다. 상부 상면 범프(390)는 예컨대 구리층을 포함하는 상면 범프 몸체(391)와, 예컨대 니켈(Ni)층을 포함하는 젖음층(393)을 포함하여 형성될 수 있다. 젖음층(393) 상에 중간 하면 범프(도 1의 280)와의 체결을 위한 도전 체결 접착층(395)이 예컨대 솔더층을 포함하여 형성될 수 있다.
상부 기판(310)의 후면(313)은 몰딩부(510)에 의해 외부로 노출될 수 있다. 또는 몰딩부(510)는 상부 기판(310)의 후면(313)을 덮어 보호하는 형태를 가질 수 있다. 상부 기판(310)의 후면(313)이 몰딩부(510)에 의해 외부로 노출될 경우, 적층 패키지(10) 내부에서 유발될 수 있는 열은 노출된 상부 기판(310)의 후면(313)을 통해 보다 원활하게 외부로 배출될 수 있다.
도 1과 함께 도 5를 참조하면, 적층 패키지(10)를 이루도록 적층된 반도체 칩들(100, 200, 300)은 관통 비아 연결 구조에 의해 실질적으로 수직한 경로로 전기적으로 상호 연결될 수 있다. 이에 따라, 적층 패키지(10) 수평 방향 크기는 보다 작게 유도될 수 있다. 관통 비아 연결 구조는 관통 비아들(170, 270)이 전기적으로 상호 체결되어 이루질 수 있다. 관통 비아들(170, 270)은 범프 체결 구조에 의해 전기적으로 연결될 수 있다. 도 5에 예시된 바와 같이, 하부 칩(100)의 하부 관통 비아(170)에 연결되게 형성된 하부 하면 범프(180)와 중간 칩(200)의 중간 상면 범프(290)가 상호 정렬되고, 하면 범프(180)와 상면 범프(290)가 도전 체결 접착층(295), 예컨대, 솔더층에 의해 상호 체결되어 하부 칩(100) 상에 중간 칩(200)이 적층될 수 있다.
하면 범프(180)와 상면 범프(290)가 체결된 구조를 절연 보호하기 위해서, 도 1에 제시된 바와 같이, 하부 칩(100)과 중간 칩(200)의 사이 계면에 절연 칩 접착층(520)이 도입될 수 있다. 절연 칩 접착층(520)의 접착 필름(film) 형태나 액상 접착물의 주입으로 도입되거나 또는 몰딩부(510)를 형성하는 몰딩 과정에서 함께 형성되도록 유도할 수도 있다.
도 1을 다시 참조하면, 적층 패키지(10)는 몰딩부(510)에 의해 노출된 하부 칩(100)의 앞면(111) 측에 위치하는 칩 접촉부(135)에 전기적으로 연결되는 외부 접속 단자(550)들을 포함한다. 몰딩부(510)는 예컨대 에폭시몰딩재(EMC: Epoxy Molding Compound)를 포함하여 몰딩될 수 있다. 몰딩부(510)는 칩들(100, 200, 300)의 적층체의 측면만을 덮는 형태로 형성될 수 있으며, 하부 칩(100)의 앞면(111) 측 하면, 즉, 칩 접촉부(135) 및 앞면 패시베이션층(140) 표면 부분을 노출할 수 있다.
외부 접속 단자(550)는 솔더볼(solder ball)들의 배열을 포함하는 형태로 도입될 수 있다. 외부 접속 단자(550)는 몰딩부(510)에 노출된 하부 칩(100) 부분과 몰딩부(510)의 하면 부분에 중첩되도록 위치할 수 있다. 몰딩부(510)의 하면 상측 부분에도 외부 접속 단자(550)가 위치할 수 있어, 하부 칩 부분에만 한정적으로 외부 접속 단자가 위치하는 경우에 비해 외부 접속 단자(550)들이 위치할 공간 면적이 보다 넓게 확보될 수 있다. 이에 따라, 하부 칩(110)의 크기가 작아도 규정된 볼 배열 레이아웃(ball array layout)에 부합되도록 외부 접속 단자(550)들을 배치시킬 수 있다.
외부 접속 단자(550)가 몰딩부(510)의 하면 부분 상에도 중첩되게 위치할 수 있도록 허용하기 위해서, 몰딩부(510) 하면 상으로 전기적 연결을 위한 재배선층(RDL: ReDistribution Layer: 530)을 연장시킬 수 있다. 재배선층(530)은 칩 접촉부(135)에 전기적으로 또는 직접적으로 접촉 연결되고 몰딩부(510)의 하면 상으로 연장되게 형성될 수 있다. 재배선층(530)은 금속층의 증착 및 패터닝(patterning) 과정으로 하부 칩(100) 영역 외측의 몰딩부(510) 영역에도 연장되게 형성될 수 있다. 재배선층(530) 상에 외부 접속 단자(550)가 접촉될 패키지 접촉부(531), 예컨대, 볼 랜딩부(ball landing portion)를 노출하는 절연층(540)이 형성될 수 있다.
본 출원의 실시예에 따른 적층 패키지(10)는 상부 칩(300)의 후면(313)이 노출되도록 하여 우수한 열적 특성을 가질 수 있다. 또한, 몰딩부(510)로 외부 접속 단자(550), 예컨대, 솔더 볼이 위치하도록 하여, 보다 많은 수의 I/O 단자를 확보하고 볼 배치 레이아웃의 자유도를 높일 수 있다.
도 6 내지 도 12는 본 출원의 실시예에 따른 적층 패키지 제조 방법을 보여준다.
도 6을 참조하면, 보조 기판(710) 상에 하부 칩(100)들을 상호 이격되게 실장(mounting)한다. 보조 기판(710)은 글래스(glass) 기판이거나 캐리어(carrier) 기판 또는 실리콘(Si) 기판 형태일 수 있다. 하부 칩(100)은 도 2에 제시된 바와 같이 하부 관통 비아(170)가 구비된 칩들로 준비될 수 있다. 하부 칩(100)의 앞면(도 2의 111)이 보조 기판(710) 표면으로 향하도록 하부 칩(100)을 실장할 수 있다. 하부 칩(100)의 고정을 위해서 접착 테이프(tape: 730)를 보조 기판(710) 상에 도입할 수 있다.
도 7을 참조하면, 하부 칩(100) 상에 중간 칩(200)을 적층한다. 중간 칩(200)은 하부 칩(100)과 범프 체결되며 적층될 수 있다. 범프 체결은 도 5에 제시된 바와 같이, 하부 후면 범프(180)에 중간 상면 범프(290)가 체결되도록 수행될 수 있다. 하부 칩(100)과 중간 칩(200) 사이의 계면에 절연 칩 접착층(520)이 도입될 수 있다.
도 8을 참조하면, 중간 칩(200) 상에 상부 칩(300)을 적층할 수 있다. 이때, 중간 칩(200) 상에 중간 칩(200)과 실질적으로 동일하거나 또는 동일한 기능을 수행하는 다른 칩을 더 적층할 수 있다. 또는 중간 칩(200)과 다른 기능을 수행하거나 동일하지 않은 다른 칩을 더 적층할 수도 있다. 칩들(100, 200, 300)이 적층된 적층체들은 상호 이격되게 보조 기판(710) 상에 위치할 수 있다.
도 9를 참조하면, 칩들(100, 200, 300)이 적층된 적층체들을 덮는 몰딩부(510)를 형성하는 몰딩 과정을 보조 기판(710) 상에 수행한다. 보조 기판(710) 상에서 다수의 적층체들이 동시에 몰딩부(510)에 의해 덮이게 몰딩이 수행될 수 있다.
도 10 및 도 2를 함께 참조하면, 보조 기판(도 9의 710)을 이탈 제거하여, 하부 칩(100)의 앞면(도 2의 111) 측 하면을 노출한다. 보조 기판(710) 및 접착 테이프(730)의 제거에 의해 노출되는 하부 칩(100)의 칩 접촉부(도 2의 135) 및 앞면 패시베이션층(도 2의 140) 표면 부분, 및 몰딩부(510)의 하면에 재배선층(530)을 형성하는 과정을 수행한다. 재배선층(530)을 이루는 금속층을 증착하고 패터닝하는 과정을 수행하고, 재배선층(530) 중 패키지 접촉부(531), 예컨대, 볼 랜딩부를 노출하는 절연층(540)을 형성할 수 있다. 재배선층(530) 일부는 몰딩부(510)의 하면 상에 중첩되게 형성될 수 있으며, 패키지 접촉부(531) 또한 몰딩부(510)의 하면 일부에 중첩되게 형성될 수 있다.
다수의 적층체들이 나란히 위치하고 이들 적층체를 몰딩부(510)가 감싸 덮고 있는 형태이므로, 노출된 몰딩부(510)의 하면과 하부 칩(100)의 칩 접촉부(도 2의 135) 및 앞면 패시베이션층(도 2의 140) 표면 부분에 대한 재배선층(530)의 형성은 웨이퍼레벨(wafer level)에서 수행되는 패키지 제조 공정과 유사하게 다수의 적층체들에 대해 한꺼번에 또는 한번에 수행될 수 있다.
도 11을 참조하면, 몰딩부(510) 일부를 제거하는 백그라인딩(back grinding) 과정으로 상부 칩(300)의 후면(313)을 노출한다. 또한, 패키지 접촉부(531)에 직접적으로 접촉하게 외부 접속 단자(550), 예컨대, 솔더볼을 형성하는 볼 마운팅(ball mounting) 과정을 수행할 수 있다.
도 12을 도 1과 함께 참조하면, 나란히 위치하는 적층체들을 개별 적층 패키지(도 1의 10)으로 분리하기 위해서 적층체 사이를 메우고 있는 몰딩부(510) 부분을 일부 제거하여 분리하는 과정, 예컨대, 소잉(sawing) 과정을 수행한다.
본 출원의 실시예에 따른 적층 패키지 제조 방법은, 다수의 적층체들을 나란히 위치하게 반도체 칩들(100, 200, 300)을 적층하고, 이들에 대해서 한번에 몰딩, 백그라인딩, 소잉, 재배선층(530) 형성하는 과정을 수행할 수 있다. 예컨대, 웨이퍼 레벨 패키지(wafer level package)에 수행되는 과정과 마찬가지로 다수의 적층 패키지들을 동시에 가공할 수 있다.
한편, 본 출원 실시예에 따른 적층 패키지(10)는 실질적으로 수직한 전기적 연결 경로들을 구현하는 관통 비아 연결 구조를 구현하여, 패키지의 소형화와 함께 대용량화를 구현할 수 있다. 관통 비아가 돌출부가 위치하는 후면 패시베이션층을 보다 신뢰성있는 층 구조로 구현하여, 관통 비아 연결 구조의 기계적 신뢰성을 보다 유효하게 높이고, 구리 관통 비아의 도입 시 우려되고 있는 구리 오염에 의한 반도체 칩의 동작 불량 또는 칩의 오염 문제를 유효하게 극복할 수 있다.
도 13 내지 도 17은 본 출원의 실시예에 따른 반도체 칩의 연결 범프(bump)를 형성하는 과정을 보여준다.
도 13을 참조하면, 반도체 기판(110)의 후면(113) 상으로 돌출되어 노출된 돌출부(175)를 가지는 관통 비아(170)를 형성한다. 관통 비아(170)는 구리층을 포함하는 몸체(176)와 몸체(176)을 감싸는 배리어 금속층(177)을 포함하여 형성될 수 있다. 반도체 기판(110)의 후면(113)에 리세스(recess) 과정으로 관통 비아(170)의 끝단 단부가 돌출부(175)로 돌출되게 노출(reveal)할 수 있다.
도 14를 참조하면, 관통 비아(170)의 돌출부(175)를 덮는 후면 패시베이션층(150)을 형성한다. 돌출부(175)의 측면(173) 포함하는 노출 표면을 덮도록 후면 제1절연층(151)을 증착한다. 후면 제1절연층(151)은 돌출부(175)의 측면(173)을 직접적으로 덮어 차단하도록 컨포멀(conformal)한 라이너(liner)층으로 증착될 수 있다. 후면 제1절연층(151)은 금속 이온의 확산 또는 이동을 유효하게 억제 또는 방지할 수 있는 확산 배리어층을 증착하여 형성할 수 있다. 예컨대, 실리콘 질화물층이나 실리콘 산질화물층을 기판(110)의 후면(113) 및 돌출부(175)를 덮는 라이너층 형태로 형성할 수 있다.
후면 제1절연층(151) 상에 평탄도를 보상하는 층으로 후면 제2절연층(153)을 제1절연층(151)과 다른 절연 물질층을 포함하여 형성할 수 있다. 후면 제2절연층(153)은 후면 패시베이션층(150)의 스트레스를 완화하여 범프 체결 구조의 기계적 신뢰성을 제고하기 위해서, 스트레스를 완화하거나 줄이는 절연 버퍼층을 포함하여 형성될 수 있다. 예컨대, 실리콘 산화물층을 증착하여 제2절연층(153)을 형성할 수 있다. 구리 이온의 확산 이동을 억제하는 유효한 실리콘 질화물층 또는 실리콘 산질화물층을 포함하는 확산 배리어층이 돌출부(175)의 측면(173)을 포함하는 표면에 직접적으로 접촉하도록 형성되므로, 제1절연층(151)이 확산 배리어층을 포함하여 형성되는 것이 구리 이온의 이동을 억제하는 데 보다 더 유효할 수 있다. 제2절연층(153)은 평탄화를 위한 화학기계적연마(CMP)를 수행할 때, 인가되는 연마 압력에 의해 후면 패시베이션층(150)이 깨지는 것을 방지할 수 있다.
도 15를 참조하면, 후면 패시베이션층(150)을 화학기계적연마(CMP) 등으로 평탄화하여 돌출부(175)의 상면(171)을 노출한다. 돌출부(175)의 상면(171)은 관통 비아 몸체(176)의 끝단 표면을 포함하여 노출되도록, 배리어 금속층(177)의 일부가 제거될 수 있다. 평탄화 과정에 의해 후면 패시베이션층(150)은 전체적으로 평탄한 표면을 가지는 평탄한 층이 되고, 패시베이션층(150)의 표면은 돌출부(175)의 상면(171)과 실질적으로 동일한 표면 높이를 가질 수 있다. 제1절연층(151)의 확산 배리어층은 돌출부(175)의 측면(173)에 접촉되고 측면(173)을 덮어 차단하는 형태를 유지할 수 있다. 제2절연층(153)은 CMP 과정에서 인가되는 연마 압력에 의해 후면 패시베이션층(150)이 깨지는 것을 방지할 수 있다.
도 13 내지 도 15를 참조하여 설명한 바와 같이 후면 패시베이션층(150)은 확산 배리어층 및 절연 버퍼층의 이중층 구조를 가질 수 있지만, 셋 이상의 절연층들이 적층된 구조를 가질 수도 있다.
도 16을 참조하면, 삼중층 구조를 가지도록 후면 패시베이션층(157)을 형성할 수 있다. 반도체 기판(110)의 후면(113) 상으로 돌출되어 노출된 돌출부(175)를 가지는 관통 비아(170)를 형성하고, 돌출부(175)의 측면(173) 포함하는 노출 표면을 덮도록 후면 제1절연층(151)을 증착한다. 후면 제1절연층(151)은 돌출부(175)의 측면(173)을 직접적으로 덮어 차단하도록 컨포멀(conformal)한 라이너(liner)층으로 증착될 수 있다. 후면 제1절연층(151)은 금속 이온의 확산 또는 이동을 유효하게 억제 또는 방지할 수 있는 제1확산 배리어층을 증착하여 형성할 수 있다. 예컨대, 실리콘 질화물층이나 실리콘 산질화물층을 기판(110)의 후면(113) 및 돌출부(175)를 덮는 라이너층 형태로 형성할 수 있다.
후면 제1절연층(151) 상에 평탄도를 보상하는 층으로 후면 제2절연층(153)을 제1절연층(151)과 다른 절연 물질층을 포함하여 형성할 수 있다. 후면 제2절연층(153)은 후면 패시베이션층(150)의 스트레스를 완화하여 범프 체결 구조의 기계적 신뢰성을 제고하기 위해서, 스트레스를 완화하거나 줄이는 절연 버퍼층을 포함하여 형성될 수 있다. 예컨대, 실리콘 산화물층을 증착하여 제2절연층(153)을 형성할 수 있다. 제2절연층(153)은 평탄화를 위한 화학기계적연마(CMP)를 수행할 때, 인가되는 연마 압력에 의해 후면 패시베이션층(150)이 깨지는 것을 방지할 수 있다.
후면 제2절연층(153) 상에 제2확산 배리어층을 포함하는 후면 제3절연층(155)를 증착할 수 있다. 후면 제3절연층(155)은 제1확산 배리어층과 함께 구리 이온의 반도체 기판(110) 후면(113)으로의 이동 확산을 추가적으로 방지하는 제2확산 배리어층으로 이용될 수 있다. 후면 제3절연층(155)은 실리콘 질화물층이나 실리콘 산질화물층을 포함하는 컨포멀한 라이너층으로 증착될 수 있다. 후면 제3절연층(155) 상에 버퍼층으로서 후면 제4절연층(159)를 더 형성할 수 있다. 제4절연층(159)는 실리콘 산화물층을 포함하여 형성될 수 있으며, 평탄화를 위한 화학기계적연마(CMP)를 수행할 때, 인가되는 연마 압력에 의해 후면 패시베이션층이 깨지는 것을 방지할 수 있다.
도 17을 참조하면, 후면 패시베이션층(157)을 화학기계적연마(CMP) 등으로 평탄화하여 돌출부(175)의 상면(171)을 노출한다. CMP 과정은 후면 제3절연층(155)을 이루는 실리콘 질화물층 또는 실리콘 산질화물층에서 연마 정지될 수 있다. 제2절연층(153) 및 제4절연층(159)는 평탄화를 위한 화학기계적연마(CMP)를 수행할 때, 인가되는 연마 압력에 의해 후면 패시베이션층(157)이 깨지는 것을 방지할 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
100: 하부 칩, 150: 다층 패시베이션층
170, 270: 관통 비아, 200: 중간 칩,
300: 상부 칩, 510: 몰딩부,
530: 재배선층, 550: 외부 접속 단자.

Claims (30)

  1. 하부 칩(chip) 상에 적층된 상부 칩;
    상기 하부 칩의 후면 상으로 돌출부가 돌출된 하부 관통 비아(via);
    상기 돌출부의 상면과 실질적으로 동일한 높이를 가지며 상기 하부 칩의 후면에 있는 후면 패시베이션층(backside passivation layer);
    상기 돌출부의 상면에 실질적으로 접촉하는 후면 범프(bump); 및
    상기 후면 범프와 전기적 및 물리적으로 연결되도록 상기 상부 칩의 칩 접촉부에 전기적으로 연결된 상면 범프;를 포함하고,
    상기 후면 패시베이션층은
    상기 돌출부의 측면과 상기 하부 칩의 후면을 직접적으로 덮는 제1절연층; 및
    상기 제1절연층 상에 상기 제1절연층을 덮도록 위치하는 제2절연층을 포함하고,
    상기 제1절연층은
    실리콘 질화물층 또는 실리콘 산질화물층을 포함하는 확산 배리어(barrier)층을 포함하고,
    상기 제2절연층은
    실리콘 산화물층을 포함하는 절연 버퍼(buffer)층을 포함하는 적층 패키지.
  2. 삭제
  3. 삭제
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 후면 패시베이션층은
    상기 제2절연층 상에 위치하는 제3절연층을 더 포함하는 적층 패키지.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제4항에 있어서,
    상기 제3절연층은
    실리콘 질화물층 또는 실리콘 산질화물층을 포함하는 확산 배리어(barrier)층을 포함하는 적층 패키지.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 상부 칩은
    상기 하부 칩에 비해 작은 크기를 가지는 적층 패키지.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 상부 칩은
    상기 하부 칩에 비해 큰 크기를 가지는 적층 패키지.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 하부 칩 및 상기 상부 칩의 측면을 덮는 몰딩(molding)부;
    상기 몰딩부에 의해 노출되는 상기 하부 칩의 앞면(frontside) 및 상기 몰딩부의 하면 상에 배치된 외부 접속 단자들; 및
    상기 외부 접속 단자와 상기 하부 관통 비아를 전기적으로 연결하고 상기 하부 칩의 노출된 앞면 상에 위치하는 재배선층(redistribution layer);을 더 포함하는 적층 패키지.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 몰딩(molding)부는 상기 상부 칩의 후면을 덮도록 연장되는 적층 패키지.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 몰딩(molding)부는 상기 상부 칩의 후면을 노출하는 적층 패키지.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 재배선층은
    상기 하부 칩의 앞면에 인근하는 상기 몰딩부의 하면에까지 실질적으로 직접 접촉하며 연장된 적층 패키지.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 하부 칩 상에 적층된 중간 칩을 더 포함하고,
    상기 중간 칩은
    상기 하부 칩에 전기적으로 접속되는 중간 상면 범프;
    상기 중간 칩을 관통하여 후면 상으로 돌출부가 돌출된 중간 관통 비아(via);
    상기 중간 관통 비아의 돌출부의 상면과 실질적으로 동일한 높이를 가지며 상기 중간 칩의 후면에 있는 중간 후면 패시베이션층(backside passivation layer); 및
    상기 중간 관통 비아의 돌출부의 상면에 실질적으로 접촉하는 중간 후면 범프(bump);를 포함하고,
    상기 중간 후면 패시베이션층은
    상기 중간 관통 비아의 돌출부의 측면과 상기 중간 칩의 후면을 덮는 중간 제1절연층; 및
    상기 중간 제1절연층 상에 위치하는 중간 제2절연층을 포함하는 적층 패키지.
  13. 하부 관통 비아(via)가 실질적으로 관통하는 하부 칩(chip) 상에 적층된 상부 칩;
    상기 하부 칩 및 상부 칩의 측면을 덮어 보호하는 몰딩(molding)부;
    상기 몰딩부에 의해 노출되는 상기 하부 칩의 앞면(frontside) 및 상기 몰딩부의 하면 상에 배치된 외부 접속 단자들; 및
    상기 외부 접속 단자와 상기 하부 관통 비아를 전기적으로 연결하고 상기 하부 칩의 노출된 앞면 상에 위치하는 재배선층(redistribution layer);을 포함하고,
    상기 하부 칩의 후면 상으로 돌출된 상기 하부 관통 비아의 돌출부의 상면과 실질적으로 동일한 높이를 가지며 상기 하부 칩의 후면에 있는 후면 패시베이션층(backside passivation layer);
    상기 돌출부의 상면에 실질적으로 접촉하는 후면 범프(bump); 및
    상기 후면 범프와 전기적 및 물리적으로 연결되도록 상기 상부 칩의 칩 접촉부에 전기적으로 연결된 상면 범프;를 더 포함하고,
    상기 후면 패시베이션층은
    상기 돌출부의 측면과 상기 하부 칩의 후면을 직접적으로 덮는 제1절연층; 및
    상기 제1절연층 상에 상기 제1절연층을 덮도록 위치하는 제2절연층을 포함하고,
    상기 제1절연층은
    실리콘 질화물층 또는 실리콘 산질화물층을 포함하는 확산 배리어(barrier)층을 포함하고,
    상기 제2절연층은
    실리콘 산화물층을 포함하는 절연 버퍼(buffer)층을 포함하는 적층 패키지.
  14. 삭제
  15. 삭제
  16. 삭제
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 후면 패시베이션층은
    상기 제2절연층 상에 위치하는 제3절연층을 더 포함하는 적층 패키지.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 제3절연층은
    실리콘 질화물층 또는 실리콘 산질화물층을 포함하는 확산 배리어(barrier)층을 포함하는 적층 패키지.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 상부 칩은
    상기 하부 칩에 비해 작은 크기를 가지는 적층 패키지.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 상부 칩은
    상기 하부 칩에 비해 큰 크기를 가지는 적층 패키지.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 몰딩(molding)부는 상기 상부 칩의 후면을 덮도록 연장되는 적층 패키지.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 몰딩(molding)부는 상기 상부 칩의 후면을 노출하는 적층 패키지.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 재배선층은
    상기 하부 칩의 앞면에 인근하는 상기 몰딩부의 하면에까지 실질적으로 직접 접촉하며 연장된 적층 패키지.
  24. 하부 칩(chip)의 하부 관통 비아(via)의 돌출부가 돌출된 후면 상에 후면 패시베이션층(backside passivation layer)을 이루는 제1절연층을 상기 돌출부의 측면 및 상기 후면을 덮게 형성하는 단계;
    상기 제1절연층 상에 상기 돌출부의 상면과 실질적으로 동일한 높이를 가지는 상기 후면 패시베이션층을 이루는 제2절연층을 형성하는 단계;
    상기 돌출부의 상면에 실질적으로 접촉하는 후면 범프(bump)를 형성하는 단계; 및
    상부 칩의 칩 접촉부에 전기적으로 연결된 상면 범프가 상기 후면 범프와 전기적 및 물리적으로 연결되도록 상기 상부 칩을 상기 하부 칩 상에 적층하는 단계를 포함하고,
    상기 후면 패시베이션층은
    상기 돌출부의 측면과 상기 하부 칩의 후면을 직접적으로 덮는 제1절연층; 및
    상기 제1절연층 상에 상기 제1절연층을 덮도록 위치하는 제2절연층을 포함하고,
    상기 제1절연층은
    실리콘 질화물층 또는 실리콘 산질화물층을 포함하는 확산 배리어(barrier)층을 포함하고,
    상기 제2절연층은
    실리콘 산화물층을 포함하는 절연 버퍼(buffer)층을 포함하는 적층 패키지 제조 방법.
  25. 삭제
  26. 삭제
  27. ◈청구항 27은(는) 설정등록료 납부시 포기되었습니다.◈
    제24항에 있어서,
    상기 제2절연층 상에 제3절연층을 실리콘 질화물층 또는 실리콘 산질화물층을 포함하는 확산 배리어(barrier)층을 포함하여 형성하는 단계를 더 포함하는 적층 패키지 제조 방법.
  28. ◈청구항 28은(는) 설정등록료 납부시 포기되었습니다.◈
    제24항에 있어서,
    상기 하부 칩 및 상기 상부 칩의 측면을 덮는 몰딩(molding)부를 형성하는 단계;
    상기 몰딩부에 의해 노출되는 상기 하부 칩의 앞면(frontside) 및 상기 몰딩부의 하면 상에 외부 접속 단자들 형성하는 단계; 및
    상기 외부 접속 단자와 상기 하부 관통 비아를 전기적으로 연결하고 상기 하부 칩의 노출된 앞면 상에 위치하도록 재배선층(redistribution layer)을 형성하는 단계를 더 포함하는 적층 패키지 제조 방법.
  29. ◈청구항 29은(는) 설정등록료 납부시 포기되었습니다.◈
    제24항에 있어서,
    상기 상부 칩을 적층하는 단계는
    상기 하부 칩들을 보조 기판 상에 나란히 배치하는 단계; 및
    상기 하부 칩 각각에 상기 상부 칩을 적층하는 단계를 포함하는 적층 패키지 제조 방법.
  30. ◈청구항 30은(는) 설정등록료 납부시 포기되었습니다.◈
    제28항에 있어서,
    상기 몰딩부를 형성하는 단계는
    상기 하부 칩 상에 적층된 상부 칩의 측면 및 상면을 덮도록 상기 몰딩부를 몰딩(molding)하는 단계; 및
    상기 몰딩부의 일부를 제거하여 상기 상부 칩의 후면을 노출하는 단계를 포함하는 적층 패키지 제조 방법.

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