KR20130054005A - Ｔｓｖ를 포함하는 반도체 소자 - Google Patents

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KR20130054005A
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최길현
박병률
정현수
신창우
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Abstract

본 발명의 기술적 사상은 TSV를 포함하는 반도체 소자에 있어서, TSV를 기판의 후면으로 돌출되게 하면서도 TSV의 구부러짐을 방지하고 공정을 단순화할 수 있는 TSV를 포함하는 반도체 소자를 제공한다. 그 반도체 소자는 기판; 상기 기판의 상면(front side) 상에 형성된 배선층; 및 상기 기판을 관통하여 상기 배선층에 전기적으로 연결되고, 하부의 끝단 부분이 상기 기판의 하면(back side)으로부터 돌출되며, 상기 끝단 부분의 측면이 상기 기판의 물질로 둘러싸인 관통 실리콘 비아(Through Silicon Via: TSV);를 포함한다.

Description

ＴＳＶ를 포함하는 반도체 소자{Semiconductor device comprising TSV(Through Silicon Via)}
본 발명의 기술적 사상은 반도체 패키지에 관한 것으로서, 특히 TSV를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로, 웨이퍼에 여러 가지 반도체 공정들을 수행하여 복수 개의 반도체 칩들을 형성한다. 그런 다음, 각 반도체 칩들을 인쇄회로기판(Printed Circuit Board: PCB)에 실장하기 위해서, 웨이퍼에 대해서 패키징 공정을 수행하여 반도체 패키지를 형성한다. 반도체 패키지는 반도체 칩, 반도체 칩이 실장되는 PCB, 반도체 칩과 PCB를 전기적으로 연결키는 본딩 와이어 또는 범프, 및 반도체 칩을 밀봉하는 밀봉재를 포함할 수 있다.
근래 TSV(Through Silicon Via)를 이용하여 반도체 소자를 적층한 반도체 패키지들이 등장하고 있다. TSV를 이용하여 반도체 소자를 적층 시에 반도체 소자들 간의 부착 신뢰성이 요구된다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 TSV를 포함하는 반도체 소자에 있어서, TSV를 기판의 후면으로 돌출되게 하면서도 TSV의 구부러짐을 방지하고 공정을 단순화할 수 있는 TSV를 포함하는 반도체 소자를 제공하는 데에 있다.
상기 과제를 해결하기 위하여, 본 발명의 기술적 사상은 기판; 상기 기판의 상면(front side) 상에 형성된 배선층; 및 상기 기판을 관통하여 상기 배선층에 전기적으로 연결되고, 하부의 끝단 부분이 상기 기판의 하면(back side)으로부터 돌출되며, 상기 끝단 부분의 측면이 상기 기판의 물질로 둘러싸인 관통 실리콘 비아(Through Silicon Via: TSV);를 포함하는 반도체 소자를 제공한다.
본 발명의 일 실시예에 있어서, 상기 기판은 실리콘 기판이고, 상기 끝단 부분의 측면은 실리콘으로 소정 두께로 둘러싸일 수 있다. 또한, 상기 끝단 부분의 측면은 스페이서 절연층 및 상기 실리콘으로 둘러싸이거나, 장벽 금속층, 스페이서 절연층 및 상기 실리콘으로 둘러싸일 수 있다. 한편, 상기 TSV는 배선 금속층 및 상기 배선 금속층의 측면을 둘러싸는 장벽 금속층을 포함하고, 상기 장벽 금속층과 상기 실리콘 기판 사이에는 스페이서 절연층이 형성되어 있을 수 있다.
본 발명의 일 실시예에 있어서, 상기 TSV의 하면 상에 캡핑 금속층이 형성되어 있을 수 있다. 상기 캡핑 금속층은, Au, Ni/Au, 및 Ni/Pd/Au 중 어느 하나로 형성될 수 있다.
또한, 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, 제1 면 및 상기 제1 면에 대향하는 제2 면을 가지되, 상기 제2 면이 기저면(base surface) 및 상기 기저면에서 돌출된 돌출면(protrusion surface)을 구비한, 실리콘 기판; 상기 실리콘 기판 내에 형성되는 집적 회로층; 상기 제1 면 상에 형성되고 상기 집적 회로층에 전기적으로 연결된 다수의 배선들을 구비한 배선층; 및 상기 기판을 관통하여 상기 배선층에 전기적으로 연결되고, 하면이 상기 돌출면으로 노출되며, 측면이 상기 실리콘 기판에 의해 둘러싸인 TSV;를 포함하는 반도체 소자를 제공한다.
본 발명의 기술적 사상에 따른 TSV를 포함하는 반도체 소자는 돌출면 부분으로 돌출되는 TSV가 반도체 기판, 예컨대 실리콘에 의해 감싸도록 형성될 수 있다. 그에 따라, 웨이퍼의 전면 식각을 통해 TSV를 돌출하는 기존 공정에 비해, 실리콘이 TSV를 감싸는 구조를 채택함으로써 기계적 강도가 증가하여 CMP 공정 또는 적층(stack) 공정에서 TSV 구부러짐(bent)에 의한 수율 감소를 줄일 수 있다. 또한, TSV 하면에 패드를 형성하는 기존 공정에 비해 공정이 단순화될 수 있다.
도 1은 본 발명의 일 실시예에 따른 TSV를 포함하는 반도체 소자를 보여주는 단면도이다.
도 2 내지 7은 도 1의 반도체 소자를 제조하는 과정을 보여주는 단면도들이다.
도 8 및 9는 도 1의 반도체 소자를 적층한 구조를 보여주는 단면도들이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
이하의 설명에서 어떤 구성 요소가 다른 구성 요소에 연결된다고 기술될 때, 이는 다른 구성 요소와 바로 연결될 수도 있지만, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 유사하게, 어떤 구성 요소가 다른 구성 요소의 상부에 존재한다고 기술될 때, 이는 다른 구성 요소의 바로 위에 존재할 수도 있고, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 또한, 도면에서 각 구성 요소의 구조나 크기는 설명의 편의 및 명확성을 위하여 과장되었고, 설명과 관계없는 부분은 생략되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. 한편, 사용되는 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 TSV를 포함하는 반도체 소자를 보여주는 단면도이다.
도 1을 참조하면, 본 실시예의 TSV(Through Silicon Via)를 포함하는 반도체 소자는 반도체 기판(110), 회로층(120), 배선층(130), TSV(140), 및 전극 패드(150)를 포함할 수 있다.
반도체 기판(110)은 반도체 웨이퍼로 구성될 수 있고, 예컨대, IV족 물질 또는 III-V족 화합물을 포함할 수 있다. 한편, 반도체 기판(110)은 형성 방법적인 측면에서 실리콘 단결정 웨이퍼와 같은 단결정 웨이퍼로 형성될 수 있다. 그러나 반도체 기판(110)은 단결정 웨이퍼에 한정되지 않고, 에피(Epi) 또는 에피택셜(Epitaxial) 웨이퍼, 폴리시드(polished) 웨이퍼, 열처리된(Annealed) 웨이퍼, SOI(Silicon On Insulator) 웨이퍼 등 다양한 웨이퍼들이 반도체 기판으로서 이용될 수 있다. 여기서, 에피택셜 웨이퍼는 단결정 실리콘 기판 상에 결정성 물질을 성장시킨 웨이퍼를 말한다.
반도체 기판(110)은 제1 면(101) 및 제2 면(102)을 구비할 수 있고, 반도체 기판(110)의 제1 면(101) 상에 회로층(120)이 형성될 수 있다. 회로층(120)이 형성되는 제1 면(101)에 인접한 반도체 기판(110)의 상부 영역에는 불순물이 도핑된 도핑 영역들이 형성될 수 있다. 이에 반해 제2 면(102)에 인접하는 반도체 기판(110)의 하부 영역은 도핑되지 않은 영역(undoped region)일 수 있다. 경우에 따라, 회로층이 반도체 기판(110) 내에 형성될 수도 있다. 한편, 제2 면(102)은 베이스를 이루는 기저면(102B) 및 기저면(102B)으로부터 돌출된 돌출면(102P)을 포함할 수 있다.
회로층(120)은 층간 절연층(122), 집적 회로부(124), 및 비아 콘택(126)을 포함할 수 있다.
층간 절연층(122)은 제1 면(101) 상으로 집적 회로부(124)를 덮으면서 형성될 수 있다. 이러한 층간 절연층(122)은 집적 회로부(124) 내의 회로 소자들을 서로 이격시키는 기능을 수행할 수 있다. 또한, 층간 절연층(122)은 배선층(130) 내의 다층의 배선들과 집적 회로부(124) 내의 회로 소자들을 이격 배치시키는 역할을 할 수 있다. 이러한, 층간 절연층(122)은 산화층, 질화층, 저유전율층 및 고유전율층에서 선택된 하나 또는 둘 이상의 적층 구조로 형성될 수 있다.
집적 회로부(124)는 반도체 기판(110)의 제1 면(101) 상의 층간 절연층(122) 내에 형성될 수 있고, 다수의 회로 소자들을 포함할 수 있다. 집적 회로부(124)는 반도체 소자의 종류에 따라 다양한 회로 소자들, 예컨대 트랜지스터들 및/또는 커패시터들을 포함할 수 있다. 집적 회로부(124)의 구조에 따라서, 반도체 소자는 메모리 소자 또는 로직 소자로 기능할 수 있다. 예를 들어, 메모리 소자는 디램(DRAM), 에스램(SRAM), 플래시(flash) 메모리, 이이피롬(EEPROM), 피램(PRAM), 엠램(MRAM), 알램(RRAM)을 포함할 수 있다. 이러한 반도체 소자의 구조는 통상적으로 알려져 있고, 본 발명의 범위를 제한하지 않는다.
비아 콘택(126)은 도전 물질, 예컨대 구리나 알루미늄과 같은 메탈로 형성될 수 있고, 집적 회로부(124) 내의 회로 소자들을 상부의 배선층(130) 내의 다층의 배선들과 전기적으로 연결할 수 있다.
배선층(130)은 금속간 절연층(132), 배선들(134, 138), 및 수직 플러그(136)를 포함할 수 있다.
금속간 절연층(132)은 회로층(120), 즉 층간 절연층(122) 상에 형성되고, 배선들(134, 138)을 덮도록 형성될 수 있다. 금속간 절연층(132)은 배선들(134, 138)을 이격시키는 역할을 할 수 있다. 금속간 절연층(132)이 하나의 층으로 도시되었으나, 다층으로 형성될 수 있음은 물론이다. 예를 들어, 금속간 절연층(132)은 배선들(134, 138)의 층수에 대응하여 다층으로 제공될 수 있다.
배선들(134, 138)은 적어도 한층 이상으로 형성될 수 있고, 집적 회로부(124) 내의 회로 소자들에 연결되어 소정의 회로를 구성하거나 또는 이러한 회로 소자들을 외부 제품과 전기적으로 연결하기 위해서 이용될 수 있다. 본 실시예에서는 2개 층의 배선들, 예컨대, 제1 배선(134), 및 제2 배선(138)이 형성될 수 있고, 제1 배선(134)과 제2 배선(138)이 수직 플러그를 통해 연결될 수 있다. 또한, 제1 배선(134)이 수직 플러그(136)를 통해 전극 패드(150)에 바로 연결될 수도 있다. 이러한 제1 제1 및 제2 배선(134, 138)은 구리 또는 알루미늄과 같은 메탈로 형성될 수 있다.
상기에서 2개 층의 배선 및 배선들의 재질에 대하여 기술하였지만, 본 실시예의 배선들이 그에 한정되는 것은 아니다. 즉, 배선들은 3개 이상으로 형성될 수도 있고, 그 재질도 구리나 알루미늄에 한정되지 않고 텅스텐과 같은 다른 금속으로 형성될 수 있다. 한편, 도시된 배선들(134, 138) 및 수직 플러그들의 구조나 연결 관계는 예시적인 것으로, 본 실시예의 배선들 및 수직 플러그의 구조나 연결 관계가 그에 한정되는 것은 아니다.
한편, 배선들(134, 138) 및 수직 플러그(136)는 동일한 물질로 구성되거나 또는 서로 다른 물질로 구성될 수도 있다. 배선들(134, 138) 및 수직 플러그(136)은 배선을 구성하는 금속 외에 적어도 하나의 장벽 금속(barrier metal)을 더 포함할 수도 있다.
TSV(140)는 회로층(120) 및 반도체 기판(110)을 관통하여 형성되며, TSV(140)의 하부 끝단은 반도체 기판(110)의 제2 면(102)으로부터 노출될 수 있다. 특히, TSV(140)의 하부 끝단은 제2 면(102)의 돌출면(102P) 상으로 노출될 수 있다. 그에 따라, TSV(140)의 하부 부분은 돌출면(102P)에 대응하는 반도체 기판(110)의 부분에 의해 측면이 둘러싸일 수 있다. 한편, TSV(140)은 기저면(102B)을 기준으로 할 때 돌출된 구조를 가질 수 있다.
TSV(140)는 적어도 하나의 금속을 포함할 수 있다. 예를 들어, TSV(140)는 중심의 배선 금속층(142) 및 외곽의 장벽 금속층(144)을 포함할 수 있다. 배선 금속층(142)은 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 지르코늄(Zr) 중의 하나 또는 그 이상을 포함할 수 있다. 예컨대, 배선 금속층(142)은 텅스텐(W), 알루미늄(Al) 및 구리(Cu)에서 선택된 하나 또는 둘 이상의 적층 구조를 포함할 수 있다. 한편, 장벽 금속층(144)은 티타늄(Ti), 탄탈륨(Ta), 질화티타늄(TiN) 및 질화탄탈륨(TaN)에서 선택된 하나 또는 둘 이상의 적층 구조를 포함할 수 있다. 그러나 배선 금속층(142) 및 장벽 금속층(144)의 재질이 상기 물질들에 한정되는 것은 아니다. 한편, 장벽 금속층(144)은 생략될 수도 있다.
한편, TSV(140)의 하면은 OSP(Organic Solderable Preservatives) 표면 처리가 될 수 있다. 또한, TSV(140)의 하면 상에 캡핑 금속층(146)이 형성될 수 있다. 캡핑 금속층(146)은 Au, Ni/Au, 및 Ni/Pd/Au 중 어느 하나로 형성될 수 있고 DIG(Direct Immersion Gold), ENIG(Electroless Nickel Immersion Gold), ENEPIG(Electroless Nickel Immersion Palladium Immersion Gold) 등의 표면 처리를 통해 형성될 수 있다. 이러한 표면 처리는 TSV(140)가 범프 또는 솔더 볼에 보다 견고하게 부착되도록 할 수 있다.
한편, TSV(140) 및 반도체 기판(110) 사이에 스페이서 절연층(145)이 개재될 수 있다. 스페이서 절연층(145)은 반도체 기판(110) 또는 회로층(120) 내에 회로 소자들과 TSV(140)가 직접 접촉되는 것을 막아줄 수 있다. 이러한 스페이서 절연층(145)은 적어도 TSV(140)의 하면에는 형성되지 않을 수 있다.
반도체 기판(110)의 제2 면(102) 상에는 반도체 소자 보호를 위한 절연층(154)이 형성될 수 있다. 이러한 절연층(154)의 존재로 인해 TSV(140) 하면은 절연층(154)을 관통하여 노출될 수 있다.
본 실시예에서의 TSV(140)는 비아-미들 구조로 형성될 수 있다. 참고로, TSV은 비아-퍼스트, 비아-미들 및 비아-라스트로 분류될 수 있다. 비아-퍼스트는 회로층(120)이 형성되기 전에 TSV가 형성되는 구조를 지칭하며, 비아-미들은 회로층 형성 후 배선층(130) 형성되기 전에 TSV가 형성되는 구조를 지칭하고, 비아-라스트는 배선층(130)이 형성된 후에 TSV가 형성되는 구조를 지칭한다.
전극 패드(150)는 금속간 절연층(132) 상에 형성될 수 있고, 수직 플러그(136)를 통해 배선층(130) 내의 배선들(134, 138)에 연결될 수 있다. 경우에 따라 금속간 절연층(132)과 전극 패드(150) 사이에 층간 절연층이 더 개재될 수도 있고, 그러한 층간 절연층을 관통하는 수직 콘택을 통해 전극 패드(150)와 배선들(134, 138)이 연결될 수도 있다.
한편, 금속간 절연층(132) 상면 및 전극 패드(150) 측면 상에 패시베이션층(152)이 형성될 수 있다. 패시베이션층(152)은 반도체 소자의 상면을 보호할 수 있다. 패시베이션층(152)은 산화막 또는 질화막으로 형성될 수 있고, 또는 산화막과 질화막의 이중층으로 형성될 수 있다. 또한, 패시베이션층(152)은 HDP-CVD 공정을 이용하여 산화막, 예컨대 실리콘 산화막(SiO2)으로 형성할 수 있다.
본 실시예에 따른 반도체 소자는 반도체 기판의 하면으로 돌출된 구조의 TSV를 포함할 수 있다. 또한, 이러한 TSV는 반도체 기판의 일부, 예컨대 실리콘에 의해 둘러싸인 구조로 형성될 수 있고, 그에 따라, 반도체 소자 적층 공정 중에 TSV의 구부러짐이 방지되고 또한 공정의 단순화를 실현할 수 있다.
본 실시예에서, TSV의 돌출의 부분 측면이 거의 동일한 두께의 실리콘에 의해 둘러싸여 있지만 본 실시예의 반도체 소자 구조는 그러한 구조에 한정되는 것은 아니다. 다시 말해서, 돌출된 TSV를 구비하고 그러한 TSV를 소정 물질이 감싸는 구조를 갖는 반도체 소자는 본 발명의 기술사상에 속한다고 할 수 있다. 예컨대, 실리콘이 아닌 물질로 TSV의 돌출된 부분을 감싸거나 또는 일정하지 않은 두께로 TSV의 돌출된 부분을 감싸는 구조 역시 본 발명의 기술적 사상에 속할 수 있다.
도 2 내지 7은 도 1의 반도체 소자를 제조하는 과정을 보여주는 단면도들이다. 설명의 편의를 위해 도 1에서 설명한 내용은 간단히 설명하거나 생략한다.
도 2를 참조하면, 반도체 기판(110a) 상에 회로층(120)을 형성하고, 반도체 기판(110a) 및 회로층(120) 내에 TSV(140a)를 형성한다. 전술한 바와 같이 회로층(120)은 층간 절연층(122), 집적 회로부(124) 및 비아 콘택(126)을 포함할 수 있다.
TSV(140a)는 배선 금속층(142a) 및 장벽 금속층(144a)를 포함할 수 있고, 스페이서 절연층(145a)에 의해 반도체 기판(110a)과 회로층(120)으로부터 전기적으로 절연될 수 있다. 한편, TSV(140a)는 회로층(120)을 관통하여 반도체 기판(110a)의 제2 면(102a) 근처에까지 확장될 수 있다.
TSV(140a) 형성 후, 회로층(120) 상에 배선층(130)을 형성한다. 배선층(130)은 금속간 절연층(132), 배선들(134, 138) 및 수직 플러그(136)를 포함할 수 있다. 배선층(130) 상에 패시베이션층(152) 및 전극 패드(150)를 형성한다.
도 3을 참조하면, 반도체 기판(110a) 하면을 소정 두께만큼 그라인딩 또는 전면 식각하는 백-랩(Back-Lap) 공정을 실시하여 TSV(140a)의 하부를 반도체 기판(110b)의 제2 면(102b)으로부터 돌출시킨다. 백-랩 공정을 통해 TSV(140a)뿐만 아니라 스페이서 절연층(145)이 노출될 수 있다.
다음, 돌출된 TSV(140a)을 덮는 포토레지스트(Photo Resist: PR) 패턴(160)을 형성한다.
도 4를 참조하면, PR 패턴(160)을 마스크로 하여 반도체 기판(110b)의 제2 면(102b)을 건식 식각한다. 식각을 통해 반도체 기판(110)의 제2 면(102)은 기저면(102B) 부분과 돌출면(102P) 부분으로 구분될 수 있다. 반도체 기판(110)의 제2 면(102) 식각 공정 후 PR 패턴(160)을 제거한다.
도 5를 참조하면, 반도체 기판(110)의 제2 면(102) 및 노출된 스페이서 절연층(145a)을 덮는 절연층(154a)를 형성한다. 전술한 바와 같이 절연층(154a)은 반도체 소자를 외부의 화학적 기계적 손상으로부터 보호하고 또한 외부와의 전기적 접촉으로부터 절연시키는 기능을 할 수 있다.
도 6을 참조하면, 화학적기계적연마(Chemical Mechanical Polishing: CMP)을 통해 반도체 기판(110)의 돌출면(102P)으로부터 돌출된 TSV(140a)의 하부 부분과 스페이서 절연층(145a)의 하부 부분을 제거한다. 좀더 엄밀히 말하면, 돌출면(102P) 상에 절연층(154a)이 존재하기 때문에, 제거되는 부분은 절연층(154a)으로부터 돌출된 TSV(140a)의 하부 부분과 스페이서 절연층(145a)의 하부 부분일 수 있다. 또한, 돌출면(102P) 상의 절연층(154a)도 소정 두께만큼 제거될 수 있다.
CMP 공정 후, 돌출면(102P)에 대응하는 부분의 절연층(154a)의 하면은 TSV(140)의 하면 및 스페이서 절연층(145)의 하면과 동일 평면을 이룰 수 있다.
도 7을 참조하면, 노출된 TSV(140)의 하면 상에 DIG(Direct Immersion Gold), ENIG(Electroless Nickel Immersion Gold), ENEPIG(Electroless Nickel Immersion Palladium Immersion Gold) 등의 표면 처리를 통해 Au, Ni/Au, 및 Ni/Pd/Au 중 어느 하나로 형성된 캡핑 금속층(146)을 형성한다. 경우에 따라, 캡핑 금속층(146)을 형성하지 않고 단순히 OSP 표면 처리만을 수행할 수도 있다.
본 실시예의 반도체 소자 제조 공정은, 돌출면 부분으로 돌출되는 TSV가 반도체 기판, 예컨대 실리콘에 의해 감싸도록 형성될 수 있다. 그에 따라, 웨이퍼의 전면 식각을 통해 TSV를 돌출하는 기존 공정에 비해, 실리콘이 TSV를 감싸는 구조를 채택함으로써 기계적 강도가 증가하여 CMP 공정 또는 적층(stack) 공정에서 TSV 구부러짐(bent)에 의한 수율 감소를 줄일 수 있다. 또한, TSV 하면에 패드를 형성하는 기존 공정에 비해 공정이 단순화될 수 있다.
도 8 및 9는 도 1의 반도체 소자를 적층한 구조를 보여주는 단면도로서, 이와 같이 다수의 반도체 소자들을 적층하여 반도체 패키지를 제조할 수 있다. 물론, 반도체 패키지의 전체 구조는 적층된 반도체 소자들뿐만 아니라 적층된 반도체들이 실장되는 지지 기판(미도시)이나 적층된 반도체 패키지를 밀봉하는 밀봉재(미도시) 등을 더 포함할 수 있다.
도 8을 참조하면, 본 실시예에서, 반도체 소자 2개가 적층되며, 각각의 반도체 소자는 도 1에서 예시한 구조와 유사한 구조를 가질 수 있다. 도 1의 반도체 소자와의 차이는 본 실시예의 반도체 소자들의 TSV(140)의 하면 상에 캡핑 금속층이 형성되어 있지 않다는 것이다.
한편, 반도체 소자 간의 적층은 연결 부재(170)를 통해 이루어질 수 있다. 연결 부재(170)는 금속 필러(172)와 솔더(174)를 포함할 수 있다. 본 실시예에서 2개의 반도체 소자만이 적층되었지만 그 이상으로 적층시킬 수 있음은 물론이다.
종래 TSV를 이용한 반도체 소자들을 적층 시에, TSV의 돌출된 부분이 구부러지는 문제로 인하여, 반도체 패키지의 수율이 감소하였다. 그러나 본 실시예의 반도체 소자의 경우에 TSV의 돌출 부분이 반도체 기판, 예컨대 실리콘으로 측면이 둘러싸임에 따라 TSV의 구부러짐 문제를 해결할 수 있고, 그에 따라 반도체 패키지 공정 수율을 대폭적으로 증가시킬 수 있다. 또한, 돌출된 TSV의 구부러짐 문제를 해결하기 위해 TSV의 돌출 부분을 없애고 대신 패드를 형성하는 공정에 비해서 공정을 매우 단순화할 수 있다.
도 9를 참조하면, 본 실시예의 반도체 소자 적층 구조는 도 8의 반도체 소자 적층 구조와 거의 유사하다. 즉, 본 실시예에서는 반도체 소자는 도 1에 예시된 반도체 소자와 동일하고, 그에 따라 반도체 소자들의 TSV(140)의 하면 상에 캡핑 금속층(146)이 형성될 수 있다. 전술한 바와 같이 캡핑 금속층(146)은 반도체 소자들 적층 시에 연결 부재(170)와의 결합력을 견고히 하는 기능을 수행할 수 있다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
110: 반도체 기판, 120: 회로층, 122: 층간 절연층, 124: 집적 회로부, 126: 비아 콘택, 130: 배선층, 132: 금속간 절연층, 134, 138: 배선, 136: 수직 플러그, 140: TSV, 142: 배선 금속층, 144: 장벽 금속층, 145: 스페이서 절연층, 146: 캡핑 금속층, 150: 전극 패드, 152: 패시베이션층, 154: 절연층, 160: PR 패턴, 170: 연결 부재, 172: 금속 필러, 174: 솔더

Claims (10)

  1. 기판;
    상기 기판의 상면(front side) 상에 형성된 배선층; 및
    상기 기판을 관통하여 상기 배선층에 전기적으로 연결되고, 하부의 끝단 부분이 상기 기판의 하면(back side)으로부터 돌출되며, 상기 끝단 부분의 측면이 상기 기판의 물질로 둘러싸인 관통 실리콘 비아(Through Silicon Via: TSV);를 포함하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 기판은 실리콘 기판이고,
    상기 끝단 부분의 측면은 실리콘으로 소정 두께로 둘러싸인 것을 특징으로 반도체 소자.
  3. 제2 항에 있어서,
    상기 끝단 부분의 측면은 스페이서 절연층 및 상기 실리콘으로 둘러싸이거나, 장벽 금속층, 스페이서 절연층 및 상기 실리콘으로 둘러싸인 것을 특징으로 하는 반도체 소자.
  4. 제2 항에 있어서,
    상기 TSV는 배선 금속층 및 상기 배선 금속층의 측면을 둘러싸는 장벽 금속층을 포함하고,
    상기 장벽 금속층과 상기 실리콘 기판 사이에는 스페이서 절연층이 형성되어 있는 것을 특징으로 하는 반도체 소자.
  5. 제1 항에 있어서,
    상기 TSV의 하면 상에 캡핑 금속층이 형성되어 있는 것을 특징으로 하는 반도체 소자.
  6. 제5 항에 있어서,
    상기 캡핑 금속층은, Au, Ni/Au, 및 Ni/Pd/Au 중 어느 하나로 형성된 것을 특징으로 하는 반도체 소자.
  7. 제1 항에 있어서,
    상기 기판의 하면 상에는 절연층이 형성되어 있는 것을 특징으로 하는 반도체 소자.
  8. 제1 면 및 상기 제1 면에 대향하는 제2 면을 가지되, 상기 제2 면이 기저면(base surface) 및 상기 기저면에서 돌출된 돌출면(protrusion surface)을 구비한, 실리콘 기판;
    상기 실리콘 기판 내에 형성되는 집적 회로층;
    상기 제1 면 상에 형성되고 상기 집적 회로층에 전기적으로 연결된 다수의 배선들을 구비한 배선층; 및
    상기 기판을 관통하여 상기 배선층에 전기적으로 연결되고, 하면이 상기 돌출면으로 노출되며, 측면이 상기 실리콘 기판에 의해 둘러싸인 TSV;를 포함하는 반도체 소자.
  9. 제8 항에 있어서,
    상기 TSV의 하부 끝단의 측면은 상기 돌출면에 대응하는 상기 실리콘 기판으로 둘러싸이고,
    상기 TSV와 실리콘 기판 사이에는 스페이서 절연층, 또는 장벽 금속층 및 스페이서 절연층이 형성되어 있는 것을 특징으로 반도체 소자.
  10. 제8 항에 있어서,
    상기 TSV의 하면 상에는 캡핑 금속층이 형성되며,
    상기 제2 면 상에는 절연층이 형성되는 것을 특징으로 하는 반도체 소자.
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